JP4797631B2 - Dc−dcコンバータ及びその制御方法 - Google Patents

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Description

本発明は、同期整流方式のDC−DCコンバータで用いられる技術に関し、特に、スイッチング素子と同期整流素子とが共にオフとなるデッドタイムを制御する技術に関する。
図9に一般的な降圧型DC−DCコンバータの概略構成を示している。
同図に示す構成において、コントローラ101はスイッチング素子であるMOSFET102をオンオフすることで矩形波を生成させる。生成された矩形波は、リアクトル103とコンデンサ104とで構成されたローパスフィルタを介することで平均化され、直流電圧となって負荷105に出力される。ここで、コントローラ101によりMOSFET102のオンオフ比率を制御することで、所望の出力電圧を得ることができる。
この構成において、還流ダイオード106は、MOSFET102がオフのときにリアクトルLに蓄積されたエネルギーを電流として流し続けるためのものである。この還流ダイオード106に電流が流れることにより発生する導通損失により、DC−DCコンバータの電力変換効率が低下してしまう。
これに対し、図10に示すように、図9の還流ダイオード106に代えて、半導体スイッチング素子を同期整流素子として使用する同期整流方式のDC−DCコンバータがよく知られている。
図10においては、スイッチング素子であるMOSFET102をオンオフさせるためにコントローラ101より出力される制御信号(ハイレベル若しくはローレベルの2値論理の信号)が、インバータ108により反転されて同期整流素子であるMOSFET107に入力されている。従って、MOSFET107は、MOSFET102がオフした期間にオンとされ、リアクトル103に蓄えられたエネルギーを負荷105へと放出する経路を作る。この期間にMOSFET107のチャネルを流れる電流に生じる導通損失は還流ダイオード106に比べて小さいので、電力変換効率が向上する。
但し、図10の構成において、スイッチング素子であるMOSFET102と同期整流素子であるMOSFET107とが同時にオンしてしまうと、元の電源の両ノードであるPVDD−GND間の短絡を引き起こすこととなる。そこで、この短絡の防止のために、両素子を同時にオフ状態にする期間であるデッドタイムが設けられている。
ここで、このデッドタイムを長く設定した場合を考える。このときに、リアクトル103からの電流が負荷105の方向に流れている状態で、スイッチング素子であるMOSFET102をオン状態からオフ状態へと遷移させると、ハイサイド側スイッチング素子(MOSFET102)とローサイド側同期整流素子(MOSFET107)との接続点であるスイッチング端子(図10におけるM点)の電位は一時的に負となってしまう。これは、M点に接続されている不図示の寄生容量に蓄えられている電荷をリアクトル103からの電流が放電することによって生じる。
このようにしてM点の電位が負となると、図10において破線で表している、同期整流素子であるMOSFET107のボディダイオード(寄生ダイオード)109が導通する。すると、ボディダイオード109における導通損失が発生し、電力変換効率を低下させることとなる。従って、デッドタイムはボディダイオード109が導通するまでに要する時間よりも短くすることが望ましい。
このデッドタイムは、固定値としておく方式が一般的に用いられている。デッドタイムを短く設定する方が電力変換効率の向上には有利である。しかしながら、設定したデッドタイムが短すぎると、プロセスのばらつきや負荷条件により、スイッチング素子と同期整流素子とが同時にオン状態となる虞がある。従って、通常は、デッドタイムが十分に長く設定されており、そのために、同期整流素子のボディダイオード109に起因する導通損失が増加してしまい、同期整流方式による効率向上が十分に望めないという問題がある。
この問題に対して、動作状態に応じてデッドタイムを制御する技術が幾つか提案されている
例えば、特許文献1には、ローサイド側MOSFETの両端電圧の立ち下がりとローサイド側MOSFETのゲート電圧の立ち下がりとを監視し、それに応じてハイサイド側MOSFETとローサイド側MOSFETとのゲート電圧を立ち上げることでローサイド側MOSFETのボディダイオードの導通期間を低減させるという技術が開示されている。
また、特許文献2には、ローサイド側MOSFETの両端電圧をコンパレータで比較することでボディダイオードの導通を検知してその結果を記憶しておき、その結果に基づいてデッドタイムを調整する制御を行うという技術が開示されている。
特開2004−312913号公報 米国特許第6396250号明細書
前述したように、同期整流方式のDC−DCコンバータは、同期整流素子を用いることにより、スイッチング素子がオフしてリアクトルのエネルギーを放出する還流期間の導通損失を低減させることで、電力変換効率を向上させる。但し、両素子が同時に導通して元の電源の両端が短絡することを防ぐために固定値のデッドタイムを設けることが一般的であり、デッドタイムは、プロセスばらつき、負荷条件、動作条件等を考慮して、十分に長く設定されている。このデッドタイムが長すぎると、同期整流素子のボディダイオードがオン状態となって導通損失が発生してしまい、DC−DCコンバータの高効率化を阻害するという問題がある。
上掲した特許文献1に開示されている技術では、ローサイド側MOSFETの両端電圧及びゲート電圧の監視結果に基づいてボディダイオードの導通期間を短縮する回路構成を用いている。しかしながら、この技術では、例えばローサイド側MOSFETの両端電圧の低下を検知してからローサイド側ゲート電圧を立ち上げる信号を送るため、ローサイド側MOSFETが実際にオン状態になるまでのドライバ回路等の遅延が含まれてしまい、デッドタイムを十分に短くしきれない。
また、上掲した特許文献2に開示されている技術では、ローサイド側MOSFETの両端電圧の監視により検出したデッドタイムから次の周期のデッドタイムを予測し、アップダウンカウンタにて遅延時間を増減させて次の周期の制御を行う。従って、検出回路の遅延を含まず、デッドタイムを短くすることが可能である。但し、この技術では、コンパレータによるローサイド側MOSFETの両端電圧と参照電圧との比較によりボディダイオードの導通を検知している。そのため、実現にはコンパレータが必要であり、しかも、高精度の制御を行うためにはコンパレータに高速性が求められ、且つコンパレータの消費電流も増加する。更に、この技術では、デッドタイムが十分に短くなった後も、デッドタイムの長短の判定が続けられてデッドタイムの増減が繰り返されるため、動作の安定性が懸念される。
本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、スイッチング素子と同期整流素子との同時オン状態を防止すると共に、デッドタイムを短くすることである。
本発明の態様のひとつである、同期整流方式のDC−DCコンバータは、スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、当該検出手段による検出結果に基づいて当該印加信号を遅延させる時間を制御する制御手段と、を有し、当該第一の時刻は、当該第一のMOSFETと当該第二のMOSFETとの直列接続点の電位と、第一の閾値との大小関係が反転した時刻であり、当該第二の時刻は、当該印加信号の電位と第二の閾値との大小関係が反転した時刻である、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
上記の構成によれば、制御手段が上記の遅延時間を制御することによって、上記の第一の時刻を早回らない範囲で上記の第二の時刻を変化させることができるので、スイッチング素子と同期整流素子との同時オン状態を防止しつつ、デッドタイムを迅速に短くすることができる。
また、こうすることにより、スイッチング素子と同期整流素子との同時オン状態を確実に防止しつつ、デッドタイムを短くすることができる。
なお、このとき、当該直列接続点の電位と当該第一の閾値との大小関係についての第一の判定、及び、当該印加信号の電位と当該第二の閾値との大小関係についての第二の判定を、いずれもインバータによって行うようにしてもよい。
こうすることにより、コンパレータ等を用いなくて済むので、回路規模が小さくなり、消費電流も少なくて済む。
なお、このとき、当該検出手段は、当該インバータによる当該第一及び当該第二の判定の結果が各々入力されるフリップフロップであり、当該制御手段は、当該フリップフロップからの出力に基づいて当該制御を行う、ようにしてもよい。
こうすることにより、検出手段の回路規模が小さくて済む。
また、本発明の別の態様のひとつである同期整流方式のDC−DCコンバータは、スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、当該検出手段による検出結果に基づいて当該印加信号を遅延させる時間を制御する制御手段と、を有し、当該制御手段は、当該印加信号を遅延させる遅延回路の遅延時間を決定する抵抗の値を変化させる制御を行うというものである
こうすることにより、第二のMOSFETのゲートへの印加信号の遅延時間を制御することができる。
また、本発明の更なる別の態様のひとつである同期整流方式のDC−DCコンバータは、スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、当該検出手段による検出結果に基づいて当該印加信号を遅延させる時間を制御する制御手段と、を有し、当該制御手段は、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下となるように当該制御を行うというものである
あるいは、前述した本発明に係るDC−DCコンバータにおいて、当該インバータによる当該第一の判定の結果を所定の時間だけ遅延させる判定結果遅延手段と、当該第一の時刻から当該第二の時刻までの時間が当該所定の時間以下であるか否かを、当該判定結果遅延手段により遅延された当該第一の判定の結果と当該インバータによる当該第二の判定結果とに基づいて判定する判定手段と、を更に有し、当該制御手段は、当該判定手段による判定結果に基づき、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下となるように当該制御を行うようにしてもよい。
これらのようにすることにより、スイッチング素子と同期整流素子との同時オン状態を確実に防止することができる。
なお、このとき、当該判定手段は、当該判定結果遅延手段により遅延された当該第一の判定の結果と当該インバータによる当該第二の判定結果とが入力されるフリップフロップであってもよい。
こうすることにより、判定手段の回路規模が小さくて済む。
また、本発明の更なる別の態様のひとつである同期整流方式のDC−DCコンバータは、スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、当該検出手段による検出結果に基づいて当該印加信号を遅延させる時間を制御する制御手段と、を有し、当該制御手段は、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下である場合には、当該印加信号を遅延させる時間をそのまま保持する制御を行うというものである
あるいは、前述した本発明に係るDC−DCコンバータにおいて、当該制御手段は、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下である場合には、当該抵抗の値を一定値で保持する制御を行うようにしてもよい。
これらのようにすることにより、高い動作安定性が提供される。
本発明の更なる別の態様のひとつである同期整流方式のDC−DCコンバータの制御方法は、スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出し、当該検出の結果に基づいて当該印加信号を遅延させる時間を制御、当該第一の時刻は、当該第一のMOSFETと当該第二のMOSFETとの直列接続点の電位と、第一の閾値との大小関係が反転した時刻であり、当該第二の時刻は、当該印加信号の電位と第二の閾値との大小関係が反転した時刻である、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
上記の構成によれば、制御手段が上記の遅延時間を制御することによって、上記の第一の時刻を早回らない範囲で上記の第二の時刻を変化させることができるので、スイッチング素子と同期整流素子との同時オン状態を防止しつつ、デッドタイムを迅速に短くすることができる。
本発明の更なる別の態様のひとつである同期整流方式のDC−DCコンバータの制御方法は、スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出し、当該検出の結果に基づいて当該印加信号を遅延させる時間を制御して、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下となるようにする、というものである。
本発明によれば、以上のようにすることにより、スイッチング素子と同期整流素子との同時オン状態が防止されると共に、デッドタイムが短くなるので、スイッチング素子のオフ期間における同期整流素子であるMOSFETのボディダイオードによる導通損失が低減する結果、DC−DCコンバータの電圧変換効率が向上するという効果を奏する。
まず、本発明を実施するDC−DCコンバータの概要について説明する。
本発明を実施するDC−DCコンバータは、ハイサイド側MOSFETをスイッチング素子とし、ローサイド側MOSFETを同期整流素子とした同期整流方式の降圧型DC−DCコンバータを前提とする。ここで、ハイサイド側MOSFETがオフしてからローサイド側MOSFETがオンするまでのデッドタイムの制御を行う。
デッドタイムを短くするためには、ハイサイド側MOSFETが完全にオフの状態を検知し、その直後にローサイド側MOSFETをオンにする制御が必要となる。ハイサイド側MOSFETがオフ状態であることを検知するために、ここではローサイド側MOSFETのドレイン−ソース間電圧を監視する。ここで、ハイサイド側MOSFETのゲート信号をオフとすると、ローサイド側MOSFETのドレイン−ソース間電圧は低下する。ローサイド側MOSFETのドレイン−ソース間電圧が十分に低下していれば、ハイサイド側MOSFETを流れる電流はゼロであり、ハイサイド側MOSFETはオフ状態になっていると判定することができる。そこで、この状態でローサイド側MOSFETをオンさせれば両方のMOSFETが同時に導通することを防ぐことができる。
本発明を実施するDC−DCコンバータでは、始めに、ローサイド側MOSFETのドレイン−ソース間電圧が立ち下がるタイミングとローサイド側MOSFETのゲート電圧が立ち上がるタイミングとのどちらが早いかを検出し、その検出結果を記憶しておく。この結果、デッドタイムが長すぎる場合には次の周期でゲート信号の遅延を短くする。一方、デッドタイムが短すぎる場合には、次の周期でゲート信号の遅延を長くする制御を行う。
本発明を実施するDC−DCコンバータでは、ローサイド側MOSFETの両端電圧およびゲート電圧の監視を行うが、次の周期のデッドタイムを調整するため、ボディダイオードへの導通を検出する回路における遅延を含むことがなく、前掲した特許文献1に開示されているような従来技術よりも、デッドタイムを短くする制御が可能である。
また、本発明を実施するDC−DCコンバータでは、上述したタイミングの検出を行う周期の次の周期でデッドタイムを制御するが、その検出にはインバータのみを用いる。従って、前掲した特許文献2に開示されているような、ボディダイオードへの導通の検出のためにコンパレータを用いる従来技術よりも、回路規模の点で有利である。また、高精度の制御のために必要となるコンパレータの高速動作に伴う消費電流増加による電圧変換効率の低下の問題も生じない。
更に、本発明を実施するDC−DCコンバータでは、ローサイド側MOSFETのドレイン−ソース間電圧立ち下がりのタイミングの判定結果を微小時間だけ遅延させたものと、ゲート電圧立ち上がりのタイミングの判定結果とを比較したものを記憶させる回路を有している。そして、ローサイド側MOSFETのゲート電圧がドレイン−ソース間電圧の立ち下がり後、限りなくゼロに近い微小遅延時間だけ遅れて立ち上がっていると判定されれば、デッドタイムが十分に短い状態になっており、スイッチの切り替えは行わずゲート信号の遅延時間を次の周期も同じとする。つまり、このDC−DCコンバータは、制御の実施によってデッドタイムが所定の時間まで短くなれば、そのデッドタイムを維持するという機能を有している。従って、前掲した特許文献2に開示されているような、デッドタイムを常にアップダウンカウンタで増減させる従来技術に比べると、デッドタイムが十分に短くなった後ではデッドタイムの増減を繰り返すことがないので、動作安定性の面で有利である。
以下、本発明の実施の形態を図面に基づいて説明する。
図1について説明する。同図は、デッドタイム生成回路10の構成を示している。
デッドタイム生成回路10の入力端子INはインバータ11及び20の各入力に接続されている。インバータ11の出力はインバータ12により反転されて、PチャネルMOSFET(以下、「PMOS」と称することとする)13及びNチャネルMOSFET(以下、「NMOS」と称することとする)14の各ゲート端子と接続されている。なお、PMOS13のソース端子は電源線VDDに接続されており、NMOS14のソース端子はグランドに接続されている。
PMOS13のドレイン端子とNMOS14のドレイン端子との間には抵抗15が直列に接続されており、NMOS14のドレイン端子とソース端子とにコンデンサ16が並列接続されている。
NMOS14のドレイン端子はインバータ17の入力と接続されており、このインバータ17の出力がインバータ18により反転されて、デッドタイム生成回路10の第一出力端子OUT1に接続されている。
一方、インバータ20の出力は、PMOS21及びNMOS22の各ゲート端子と接続されている。なお、PMOS21のソース端子は電源線VDDに接続されており、NMOS22のソース端子はグランドに接続されている。
PMOS21のドレイン端子とNMOS22のドレイン端子との間には抵抗23が直列に接続されており、NMOS22のドレイン端子とソース端子とにコンデンサ24が並列接続されている。
また、NMOS22のドレイン端子はインバータ25の入力端子と接続されており、このインバータ25の出力がインバータ26により反転されて、デッドタイム生成回路10の第二出力端子OUT2に接続されている。
デッドタイム生成回路10は、入力端子INに入力された制御信号(ハイレベル若しくはローレベルの2値論理の信号)を所定時間遅延させて第一出力端子OUT1より出力すると共に、当該制御信号をインバータ20で反転させた上で所定時間遅延させて第二出力端子OUT1より出力する。ここで、第一出力端子OUT1より出力される信号の遅延時間は、抵抗15の抵抗値とコンデンサ16の容量値とにより決定され、第二出力端子OUT2より出力される反転信号の遅延時間は、抵抗23の抵抗値とコンデンサ24の容量値とにより決定される。従って、コンデンサ16及び24の容量値を固定値としても、抵抗15及び23の値を変化させれば、これらの遅延時間を各々変更することができる。
次に図2について説明する。同図は、本発明を実施するDC−DCコンバータの回路構成を示している。
同図において、デッドタイム生成回路10は図1に示した回路構成を有している。デッドタイム生成回路10の第一出力端子OUT1はハイサイド(Hside)側ドライバ31の入力と接続されており、第二出力端子OUT2はローサイド(Lside)側ドライバ32の入力と接続されている。ハイサイド側ドライバ31の出力は、このDC−DCコンバータにおけるスイッチング素子であるハイサイド側のNMOS33のゲート端子に接続されており、ローサイド側ドライバ32の出力は、このDC−DCコンバータにおける同期整流素子であるローサイド側のNMOS34のゲート端子に接続されている。なお、NMOS33のドレイン端子は元の電源の電源線PVDDに接続されており、NMOS22のソース端子はグランドに接続されている。
NMOS33とNMOS34との直列接続点(NMOS33のソース端子とNMOS34のドレイン端子との接続点)であるM点(スイッチング端子)にはリアクトルLの片方の端子が接続されており、リアクトル35のもう片方の端子とグランドとの間にはコンデンサ36が接続されており、リアクトル35とコンデンサ36とで構成されているローパスフィルタにより平滑化された直流電圧が負荷36に印加される。
なお、図2に示したDC−DCコンバータではNMOSを使用しているが、その代わりにPMOSを使用して同様の回路を構成することも可能である。
デッドタイム生成回路10の入力端子INに入力される信号は、PWMコンバータ等のDC−DCコンバータにおける一般的なコントローラから出力される制御信号である。デッドタイム生成回路10の第一出力端子OUT1及び第二出力端子OUT2から出力される信号は、各々ハイサイド側ドライバ31及びローサイド側ドライバ32を経てNMOS33及び34の各ゲート端子に入力されている。従って、デッドタイム生成回路10がこの制御信号を適切に遅延させてデッドタイムを生成することによって、電源線PVDDからグランドへの電流の貫通状態を防ぐことができる。
次に、図2の回路において、このデッドタイムの制御を行う部分について説明する。
ローサイド側ドライバ32の出力は、バッファ41を経た後にRSFF(RS−フリップフロップ)50及び60の各リセット入力Rに入力される。また、前述したM点は、インバータ42の入力に接続されており、インバータ42の出力はバッファ43の入力に接続されている。バッファ43の出力はRSFF60のセット入力Sと後述するディレイ回路44の入力とに接続されており、ディレイ回路44の出力がRSFF50のセット入力Sに接続されている。
RSFF50の内部構成を図3Aに示し、RSFF60の内部構成を図3Bに示す。RSFF50は、2入力のNAND回路51及び52により構成されており、RSFF60は、2入力のNAND回路61及び62によりRSFF50と同様に構成されている。
RSFF50のリセット入力RはNAND回路51の片方の入力に接続されており、セット入力SはNAND回路52の片方の入力に接続されている。NAND回路51の出力は、RSFF50の反転出力QbとNAND回路52のもう片方の入力とに接続されており、NAND回路52の出力は、RSFF50の出力QとNAND回路51のもう片方の入力とに接続されている。
RSFF50の動作について説明する。RSFF50のセット入力Sの電位をローレベル(以下、「Lレベル」と称することとする)とすると、出力Qの電位がハイレベル(以下、「Hレベル」と称することとする)になり、反転出力Qbの電位がLレベルになる。一方、RSFF50のリセット入力Rの電位をLレベルとすると、出力Qの電位がLレベルになり、反転出力Qbの電位がHレベルになる。なお、RSFF50のセット入力S及びリセット入力Rの電位を両方ともLレベルとした場合には、出力Q及び反転出力QbはどちらもHレベルとなり、RSFF50のセット入力S及びリセット入力Rの電位を両方ともHレベルとした場合には、出力Q及び反転出力Qbは直前の電位が保持される。
RSFF60の動作も、同様に構成されているRSFF50の動作と同様であるので、その説明は省略する。
RSFF50の反転出力端子Qb及びRSFF60の出力端子Qは、2入力のNOR回路71の入力端子と各々接続されている。NOR回路71の出力端子はインバータ72の入力と接続されており、インバータ72の出力は双方向シフトレジスタ80のホールド入力へ導かれている。一方、RSFF60の反転出力端子Qbはインバータ73の入力と接続されており、インバータ73の出力は双方向シフトレジスタ80のUD入力へ導かれている。なお、双方向シフトレジスタ80のクロック入力には、デッドタイム生成回路10の第二出力端子OUT2からの出力がインバータ74によって反転されて入力されている。
次に、図2の回路におけるデッドタイムの制御動作について説明する。
図2において、バッファ41及び43は、インバータを偶数段(例えば2段)直列に接続したものであり、バッファ41を構成する初段のインバータおよびインバータ42を閾値素子として使用している。すなわち、入力される信号の電位と所定の閾値との大小関係を判定し、入力される信号の電位が所定の閾値よりも高い場合には各バッファ41及び43はそれぞれHレベルおよびLレベルを出力する。ここで、インバータ42の閾値をVth1とし、バッファ41の閾値をVth2とすると、バッファ43の出力は、電位Vmが閾値Vth1を下回るとLレベルからHレベルへと遷移することになる。また、バッファ41の出力は、ローサイド側のNMOS34のゲート端子に印加されている制御信号の電位Vgが第二の閾値Vth2を上回るとLレベルからHレベルへと遷移することになる。
なお、図2の回路において、バッファ43を使用する代わりに、バッファ43を削除してインバータ42の出力をRSFF60のセット入力Sとディレイ回路44の入力端子とに直接接続するように構成してもよい。
バッファ41及び43の各出力、すなわちバッファ41及び43の各々によってなされた判定の結果はRSFF60のリセット入力R及びセット入力Sに各々入力されている。ここで、前述したM点の電位Vmが閾値Vth1を下回った時刻をTfmとし、前述したゲート端子の電位Vgが閾値Vth2を上回った時刻をTrgする。つまり、時刻Tfmは、スイッチング素子であるNMOS33のドレイン−ソース間がオフ状態へと遷移した第一の時刻であり、時刻Trgは、同期整流素子であるNMOS34のドレイン−ソース間をオン状態へと遷移させるためにNMOS34のゲート端子への印加信号が変化した第二の時刻である。
RSFF60は、時刻Tfmと時刻Trgとのうちのどちらが先であるかを検出する。以下、その検出の様子を説明する。
まず、時刻Tfmが時刻Trgよりも早い場合を考える。この場合には、バッファ43の出力がLレベルからHレベルへと遷移するが、バッファ41の出力はLレベルのままであるので、RSFF60はリセットされ、反転出力QbからはHレベルの電圧が出力される。
RSFF60の反転出力Qbは、インバータ73を経て双方向シフトレジスタ80のud入力へ導かれている。双方向シフトレジスタ80はnビットのレジスタであり、ud入力がLレベルのときには、ck入力への入力信号の遷移に応じ、レジスタの各ビットの値を1ビット左シフトすると共に、最下位(最右)ビットをHレベルとする。
ここで図4について説明する。同図は、抵抗調整回路の構成を示している。本実施形態においては、図1に示したデッドタイム生成回路10における抵抗23を、この抵抗調整回路により構成する。
図4に示すように、この回路は、n個のスイッチ91−1、91−2、…、91−nとm個(但し、m=n+1)の抵抗92−1、92−2、…、92−mとより構成されており、抵抗92−1、92−2、…、92−mの直列接続における各接続点にスイッチ91−1、91−2、…、91−nの片方の端子が各々接続され、スイッチ91−1、91−2、…、91−nの各々のもう片方の端子が纏めて抵抗92−1、92−2、…、92−mの直列接続の末端に接続されて構成されている。ここで、スイッチ91−1、91−2、…、91−nは、双方向シフトレジスタ80の各ビットの値に応じ、Hレベルの場合には対応するものの接点を短絡し、Lレベルの場合には対応するものの接点を開放するように動作する。つまり、双方向シフトレジスタ80にセットされている値に応じて抵抗23の値が変更されるので、ハイサイド側のNMOS33のゲート電圧が立ち下がってからローサイド側のNMOS34のゲート端子の電位Vgの立ち上がるまでの遅延量が変化する。
以上のようにして、双方向シフトレジスタ80は、RSFF60により検出される時刻Tfmと時刻Trgとのうちのどちらが先であるかの検出結果に基づいて、NMOS34のゲート端子への印加信号を遅延させる時間を決定する抵抗23の値を変化させることにより、NMOS34のゲート端子への印加信号を遅延させる時間を制御する。
なお、本実施形態においては、抵抗15は固定値とし、ハイサイド側のNMOS33のゲート電圧の立ち下がり時刻の調整は行わないものとする。
ここで図5について説明する。同図は、図2に示したDC−DCコンバータの各部のタイミングチャートを示している。同図において、波形Mと波形Gとの間で矢印により示されている時間幅が、前述した時刻Tfmから時刻Trgまでの時間、すなわちデッドタイムである。
同図から分かるように、時刻Tfmが時刻Trgよりもかなり早い場合には、双方向シフトレジスタ80のud入力はLレベルとなっているので、ck入力への入力信号の遷移に応じ、双方向シフトレジスタ80の各ビットの値が1ビットずつ左シフトして順次Hレベルとなる。すると、対応するスイッチ91−1、91−2、…、91−nの接点が順次閉じられるので、抵抗23の値が徐々に小さくなる結果、時刻Trgが徐々に早くなってデッドタイムを短くする。
次に、時刻Tfmが時刻Trgよりも遅れていることにより、ハイサイド側のNMOS33とローサイド側のNMOS34とが貫通に近い状態となった場合についての動作を説明する。図6は、この場合における、図2に示したDC−DCコンバータの各部のタイミングチャートを示している。
時刻Tfmが時刻Trgよりも遅れている場合、時刻TrgにおいてRSFF60はセットされて反転出力はLに遷移するので、双方向シフトレジスタ80のud入力はHレベルとなる。従って、ck入力への入力信号の遷移に応じ、双方向シフトレジスタ80の各ビットの値が1ビットずつ右シフトし、順次Lレベルとなる。すると、対応するスイッチ91−1、91−2、…、91−nの接点が順次開かれるので、抵抗23の値が徐々に大きくなる結果、時刻Trgは徐々に遅くなり、やがては時刻Tfmよりも遅くなってデッドタイムが生成され、NMOS33とNMOS34との貫通状態は解消される。
次に、デットタイムが最小の状態の動作、すなわち、時刻Tfmが時刻Trgよりもごくわずか早い場合における動作を説明する。図7は、この場合における、図2に示したDC−DCコンバータの各部のタイミングチャートを示している。
図2に示したように、M点の信号は、インバータ42及びバッファ43を経てディレイ回路44に入力されている。ディレイ回路44は、例えば、インバータを偶数段多段に直列接続してものであり、入力された信号、すなわち、前述したM点の電位Vmと第一の閾値Vth1との大小関係の判定結果を微小時間αだけ遅延させる。従って、ディレイ回路44の出力とバッファ41の出力とが各々入力されているRSFF50では、前述した時刻Tfmから微小時間αだけ経過した時刻(Tfm+α)と前述した時刻Tfgとの比較、すなわち、時刻Tfmから時刻Trgまでの時間が微少時間α以下であるか否かの判定が行われる。ここで、時刻(Tfm+α)が時刻Trgよりも遅い場合には、RSFF50の反転出力QbはLレベルの電位となる。
一方、RSFF60では、時刻Tfmと時刻Trgとの比較が行われている。ここで、時刻Tfmが時刻Trgよりも早い場合には、RSFF60の出力QはLレベルの電位となる。従って、RSFF50の反転出力QbとRSFF60の出力Qとがそれぞれ入力されるNOR回路71と、NOR回路71の出力が入力されるインバータ72との存在より、双方向シフトレジスタ80のホールド入力には、時刻Trgが時刻Tfmから時刻(Tfm+α)までの間の時刻である場合に、Lレベルの電位が入力され、その他の場合にはHレベルの電位が入力される。
双方向シフトレジスタ80は、ホールド入力にLレベルの電位が入力されている期間は、ck入力へ入力される信号の遷移に拘らず、レジスタの内容を変更しない。従って、時刻Trgが時刻Tfmから時刻(Tfm+α)までの間の時刻である場合、すなわち、ローサイド側のNMOS34のゲート信号Gの立ち上がりのタイミングが、ハイサイド側のNMOS33のゲート電圧が立ち下がってより微少時間αが経過するまでの間にある場合には、双方向シフトレジスタ80による抵抗23の値の変更は行われない。この場合、抵抗23の値が一定値で保持されるので、NMOS34のゲート端子への印加信号の遅延時間が保持される結果、デッドタイムの長さが微少時間α以下である一定の長さで維持される。つまり、図2の回路によれば、デッドタイムの長短変化を繰り返すような動作とならないので、動作安定性の点において好ましい。
以上の説明を纏めると、双方向シフトレジスタ80は、RSFF50によってなされる判定の結果に基づいて、NMOS34のゲート端子への印加信号を遅延させる時間を制御して、時刻Tfmから時刻Trgまでの時間が微少時間α以下となるようにする。
以上のように、本実施形態では、接続端子Mの電圧の立ち下りとローサイド側NMOS34のゲート信号Gの立ち上がりとを検出し、図8に矢印で示すように、この検出結果に基づいてローサイド側NMOS34をオン状態にするまでの遅延時間を制御している。この制御により、ハイサイド側NMOS33が立ち下がってからローサイド側NMOS34が立ち上がるまでのデッドタイムのみが制御される。なお、図8において、OUT1はハイサイド側NMOS33のドライバ31へ入力する信号の波形を示しており、OUT2はローサイド側NMOS34のドライバ32へ入力する信号の波形を示している。
以上のように、本発明を実施する同期整流型のDC−DCコンバータによれば、デッドタイムを短くする制御を行い、スイッチング素子がオフである期間に同期整流素子であるローサイド側MOSFETのボディダイオードが導通する際の導通損失を低減させるので、DC−DCコンバータの電圧変換効率が向上する。
なお、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。
デッドタイム生成回路の構成を示す図である。 本発明を実施するDC−DCコンバータの回路構成を示す図である。 RSFF50の構成を示す図である。 RSFF60の構成を示す図である。 抵抗調整回路の構成を示す図である。 図2に示したDC−DCコンバータの各部のタイミングチャートを示す図(その1)である。 図2に示したDC−DCコンバータの各部のタイミングチャートを示す図(その2)である。 図2に示したDC−DCコンバータの各部のタイミングチャートを示す図(その3)である。 デッドタイム生成回路の入出力タイミングチャートである。 従来の降圧型DC−DCコンバータの構成例を示す図である。 従来の同期整流方式のDC−DCコンバータの構成例を示す図である。
符号の説明
10 デッドタイム生成回路
11、12、17、18、20、25、26、42、72、73、74、108 インバータ
13、21 PチャネルMOSFET
14、22、33、34 NチャネルMOSFET
15、23、91−1、91−2、91−3、91-m 抵抗
16、24、36、104 コンデンサ
31 ハイサイド側ドライバ
32 ローサイド側ドライバ
35、103 リアクトル
37、105 負荷
41、43 バッファ
44 ディレイ回路
50、60 RS−フリップフロップ
51、52、61、62 NAND回路
71 NOR回路
80 双方向シフトレジスタ
92−1、92−2、92−3、92−n スイッチ
101 コントローラ
102、107 MOSFET
106 還流ダイオード
109 ボディダイオード

Claims (11)

  1. 同期整流方式のDC−DCコンバータであって、
    スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、
    前記検出手段による検出結果に基づいて前記印加信号を遅延させる時間を制御する制御手段と、
    を有し、
    前記第一の時刻は、前記第一のMOSFETと前記第二のMOSFETとの直列接続点の電位と、第一の閾値との大小関係が反転した時刻であり、
    前記第二の時刻は、前記印加信号の電位と第二の閾値との大小関係が反転した時刻である、
    ことを特徴とすDC−DCコンバータ。
  2. 前記直列接続点の電位と前記第一の閾値との大小関係についての第一の判定、及び、前記印加信号の電位と前記第二の閾値との大小関係についての第二の判定を、いずれもインバータによって行うことを特徴とする請求項に記載のDC−DCコンバータ。
  3. 前記検出手段は、前記インバータによる前記第一及び前記第二の判定の結果が各々入力されるフリップフロップであり、
    前記制御手段は、前記フリップフロップからの出力に基づいて前記制御を行う、
    ことを特徴とする請求項に記載のDC−DCコンバータ。
  4. 同期整流方式のDC−DCコンバータであって、
    スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、
    前記検出手段による検出結果に基づいて前記印加信号を遅延させる時間を制御する制御手段と、
    を有し、
    前記制御手段は、前記印加信号を遅延させる遅延回路の遅延時間を決定する抵抗の値を変化させる制御を行うことを特徴とすDC−DCコンバータ。
  5. 同期整流方式のDC−DCコンバータであって、
    スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、
    前記検出手段による検出結果に基づいて前記印加信号を遅延させる時間を制御する制御手段と、
    を有し、
    前記制御手段は、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下となるように前記制御を行うことを特徴とすDC−DCコンバータ。
  6. 前記インバータによる前記第一の判定の結果を所定の時間だけ遅延させる判定結果遅延手段と、
    前記第一の時刻から前記第二の時刻までの時間が前記所定の時間以下であるか否かを、前記判定結果遅延手段により遅延された前記第一の判定の結果と前記インバータによる前記第二の判定結果とに基づいて判定する判定手段と、
    を更に有し、
    前記制御手段は、前記判定手段による判定結果に基づき、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下となるように前記制御を行う、
    ことを特徴とする請求項に記載のDC−DCコンバータ。
  7. 前記判定手段は、前記判定結果遅延手段により遅延された前記第一の判定の結果と前記インバータによる前記第二の判定結果とが入力されるフリップフロップであることを特徴とする請求項に記載のDC−DCコンバータ。
  8. 同期整流方式のDC−DCコンバータであって、
    スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、
    前記検出手段による検出結果に基づいて前記印加信号を遅延させる時間を制御する制御手段と、
    を有し、
    前記制御手段は、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下である場合には、前記印加信号を遅延させる時間をそのまま保持する制御を行うことを特徴とすDC−DCコンバータ。
  9. 前記制御手段は、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下である場合には、前記抵抗の値を一定値で保持する制御を行うことを特徴とする請求項に記載のDC−DCコンバータ。
  10. 同期整流方式のDC−DCコンバータの制御方法であって、
    スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出し、
    前記検出の結果に基づいて前記印加信号を遅延させる時間を制御
    前記第一の時刻は、前記第一のMOSFETと前記第二のMOSFETとの直列接続点の電位と、第一の閾値との大小関係が反転した時刻であり、
    前記第二の時刻は、前記印加信号の電位と第二の閾値との大小関係が反転した時刻である、
    ことを特徴とするDC−DCコンバータの制御方法。
  11. 同期整流方式のDC−DCコンバータの制御方法であって、
    スイッチング素子である第一のMOSFETのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のMOSFETのドレイン−ソース間をオン状態へと遷移させるために当該第二のMOSFETのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出し、
    前記検出の結果に基づいて前記印加信号を遅延させる時間を制御して、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下となるようにする、
    ことを特徴とするDC−DCコンバータの制御方法。
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