JP4797631B2 - Ｄｃ−ｄｃコンバータ及びその制御方法 - Google Patents

Description

本発明は、同期整流方式のＤＣ−ＤＣコンバータで用いられる技術に関し、特に、スイッチング素子と同期整流素子とが共にオフとなるデッドタイムを制御する技術に関する。

図９に一般的な降圧型ＤＣ−ＤＣコンバータの概略構成を示している。
同図に示す構成において、コントローラ１０１はスイッチング素子であるＭＯＳＦＥＴ１０２をオンオフすることで矩形波を生成させる。生成された矩形波は、リアクトル１０３とコンデンサ１０４とで構成されたローパスフィルタを介することで平均化され、直流電圧となって負荷１０５に出力される。ここで、コントローラ１０１によりＭＯＳＦＥＴ１０２のオンオフ比率を制御することで、所望の出力電圧を得ることができる。

この構成において、還流ダイオード１０６は、ＭＯＳＦＥＴ１０２がオフのときにリアクトルＬに蓄積されたエネルギーを電流として流し続けるためのものである。この還流ダイオード１０６に電流が流れることにより発生する導通損失により、ＤＣ−ＤＣコンバータの電力変換効率が低下してしまう。

これに対し、図１０に示すように、図９の還流ダイオード１０６に代えて、半導体スイッチング素子を同期整流素子として使用する同期整流方式のＤＣ−ＤＣコンバータがよく知られている。

図１０においては、スイッチング素子であるＭＯＳＦＥＴ１０２をオンオフさせるためにコントローラ１０１より出力される制御信号（ハイレベル若しくはローレベルの２値論理の信号）が、インバータ１０８により反転されて同期整流素子であるＭＯＳＦＥＴ１０７に入力されている。従って、ＭＯＳＦＥＴ１０７は、ＭＯＳＦＥＴ１０２がオフした期間にオンとされ、リアクトル１０３に蓄えられたエネルギーを負荷１０５へと放出する経路を作る。この期間にＭＯＳＦＥＴ１０７のチャネルを流れる電流に生じる導通損失は還流ダイオード１０６に比べて小さいので、電力変換効率が向上する。

但し、図１０の構成において、スイッチング素子であるＭＯＳＦＥＴ１０２と同期整流素子であるＭＯＳＦＥＴ１０７とが同時にオンしてしまうと、元の電源の両ノードであるＰＶＤＤ−ＧＮＤ間の短絡を引き起こすこととなる。そこで、この短絡の防止のために、両素子を同時にオフ状態にする期間であるデッドタイムが設けられている。

ここで、このデッドタイムを長く設定した場合を考える。このときに、リアクトル１０３からの電流が負荷１０５の方向に流れている状態で、スイッチング素子であるＭＯＳＦＥＴ１０２をオン状態からオフ状態へと遷移させると、ハイサイド側スイッチング素子（ＭＯＳＦＥＴ１０２）とローサイド側同期整流素子（ＭＯＳＦＥＴ１０７）との接続点であるスイッチング端子（図１０におけるＭ点）の電位は一時的に負となってしまう。これは、Ｍ点に接続されている不図示の寄生容量に蓄えられている電荷をリアクトル１０３からの電流が放電することによって生じる。

このようにしてＭ点の電位が負となると、図１０において破線で表している、同期整流素子であるＭＯＳＦＥＴ１０７のボディダイオード（寄生ダイオード）１０９が導通する。すると、ボディダイオード１０９における導通損失が発生し、電力変換効率を低下させることとなる。従って、デッドタイムはボディダイオード１０９が導通するまでに要する時間よりも短くすることが望ましい。

このデッドタイムは、固定値としておく方式が一般的に用いられている。デッドタイムを短く設定する方が電力変換効率の向上には有利である。しかしながら、設定したデッドタイムが短すぎると、プロセスのばらつきや負荷条件により、スイッチング素子と同期整流素子とが同時にオン状態となる虞がある。従って、通常は、デッドタイムが十分に長く設定されており、そのために、同期整流素子のボディダイオード１０９に起因する導通損失が増加してしまい、同期整流方式による効率向上が十分に望めないという問題がある。

この問題に対して、動作状態に応じてデッドタイムを制御する技術が幾つか提案されている
例えば、特許文献１には、ローサイド側ＭＯＳＦＥＴの両端電圧の立ち下がりとローサイド側ＭＯＳＦＥＴのゲート電圧の立ち下がりとを監視し、それに応じてハイサイド側ＭＯＳＦＥＴとローサイド側ＭＯＳＦＥＴとのゲート電圧を立ち上げることでローサイド側ＭＯＳＦＥＴのボディダイオードの導通期間を低減させるという技術が開示されている。

また、特許文献２には、ローサイド側ＭＯＳＦＥＴの両端電圧をコンパレータで比較することでボディダイオードの導通を検知してその結果を記憶しておき、その結果に基づいてデッドタイムを調整する制御を行うという技術が開示されている。
特開２００４−３１２９１３号公報 米国特許第６３９６２５０号明細書

前述したように、同期整流方式のＤＣ−ＤＣコンバータは、同期整流素子を用いることにより、スイッチング素子がオフしてリアクトルのエネルギーを放出する還流期間の導通損失を低減させることで、電力変換効率を向上させる。但し、両素子が同時に導通して元の電源の両端が短絡することを防ぐために固定値のデッドタイムを設けることが一般的であり、デッドタイムは、プロセスばらつき、負荷条件、動作条件等を考慮して、十分に長く設定されている。このデッドタイムが長すぎると、同期整流素子のボディダイオードがオン状態となって導通損失が発生してしまい、ＤＣ−ＤＣコンバータの高効率化を阻害するという問題がある。

上掲した特許文献１に開示されている技術では、ローサイド側ＭＯＳＦＥＴの両端電圧及びゲート電圧の監視結果に基づいてボディダイオードの導通期間を短縮する回路構成を用いている。しかしながら、この技術では、例えばローサイド側ＭＯＳＦＥＴの両端電圧の低下を検知してからローサイド側ゲート電圧を立ち上げる信号を送るため、ローサイド側ＭＯＳＦＥＴが実際にオン状態になるまでのドライバ回路等の遅延が含まれてしまい、デッドタイムを十分に短くしきれない。

また、上掲した特許文献２に開示されている技術では、ローサイド側ＭＯＳＦＥＴの両端電圧の監視により検出したデッドタイムから次の周期のデッドタイムを予測し、アップダウンカウンタにて遅延時間を増減させて次の周期の制御を行う。従って、検出回路の遅延を含まず、デッドタイムを短くすることが可能である。但し、この技術では、コンパレータによるローサイド側ＭＯＳＦＥＴの両端電圧と参照電圧との比較によりボディダイオードの導通を検知している。そのため、実現にはコンパレータが必要であり、しかも、高精度の制御を行うためにはコンパレータに高速性が求められ、且つコンパレータの消費電流も増加する。更に、この技術では、デッドタイムが十分に短くなった後も、デッドタイムの長短の判定が続けられてデッドタイムの増減が繰り返されるため、動作の安定性が懸念される。

本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、スイッチング素子と同期整流素子との同時オン状態を防止すると共に、デッドタイムを短くすることである。

本発明の態様のひとつである、同期整流方式のＤＣ−ＤＣコンバータは、スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、当該検出手段による検出結果に基づいて当該印加信号を遅延させる時間を制御する制御手段と、を有し、当該第一の時刻は、当該第一のＭＯＳＦＥＴと当該第二のＭＯＳＦＥＴとの直列接続点の電位と、第一の閾値との大小関係が反転した時刻であり、当該第二の時刻は、当該印加信号の電位と第二の閾値との大小関係が反転した時刻である、ことを特徴とするものであり、この特徴によって前述した課題を解決する。

上記の構成によれば、制御手段が上記の遅延時間を制御することによって、上記の第一の時刻を早回らない範囲で上記の第二の時刻を変化させることができるので、スイッチング素子と同期整流素子との同時オン状態を防止しつつ、デッドタイムを迅速に短くすることができる。

また、こうすることにより、スイッチング素子と同期整流素子との同時オン状態を確実に防止しつつ、デッドタイムを短くすることができる。
なお、このとき、当該直列接続点の電位と当該第一の閾値との大小関係についての第一の判定、及び、当該印加信号の電位と当該第二の閾値との大小関係についての第二の判定を、いずれもインバータによって行うようにしてもよい。

こうすることにより、コンパレータ等を用いなくて済むので、回路規模が小さくなり、消費電流も少なくて済む。
なお、このとき、当該検出手段は、当該インバータによる当該第一及び当該第二の判定の結果が各々入力されるフリップフロップであり、当該制御手段は、当該フリップフロップからの出力に基づいて当該制御を行う、ようにしてもよい。

こうすることにより、検出手段の回路規模が小さくて済む。
また、本発明の別の態様のひとつである同期整流方式のＤＣ−ＤＣコンバータは、スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、当該検出手段による検出結果に基づいて当該印加信号を遅延させる時間を制御する制御手段と、を有し、当該制御手段は、当該印加信号を遅延させる遅延回路の遅延時間を決定する抵抗の値を変化させる制御を行うというものである。

こうすることにより、第二のＭＯＳＦＥＴのゲートへの印加信号の遅延時間を制御することができる。
また、本発明の更なる別の態様のひとつである同期整流方式のＤＣ−ＤＣコンバータは、スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、当該検出手段による検出結果に基づいて当該印加信号を遅延させる時間を制御する制御手段と、を有し、当該制御手段は、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下となるように当該制御を行うというものである。

あるいは、前述した本発明に係るＤＣ−ＤＣコンバータにおいて、当該インバータによる当該第一の判定の結果を所定の時間だけ遅延させる判定結果遅延手段と、当該第一の時刻から当該第二の時刻までの時間が当該所定の時間以下であるか否かを、当該判定結果遅延手段により遅延された当該第一の判定の結果と当該インバータによる当該第二の判定結果とに基づいて判定する判定手段と、を更に有し、当該制御手段は、当該判定手段による判定結果に基づき、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下となるように当該制御を行うようにしてもよい。

これらのようにすることにより、スイッチング素子と同期整流素子との同時オン状態を確実に防止することができる。
なお、このとき、当該判定手段は、当該判定結果遅延手段により遅延された当該第一の判定の結果と当該インバータによる当該第二の判定結果とが入力されるフリップフロップであってもよい。

こうすることにより、判定手段の回路規模が小さくて済む。
また、本発明の更なる別の態様のひとつである同期整流方式のＤＣ−ＤＣコンバータは、スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、当該検出手段による検出結果に基づいて当該印加信号を遅延させる時間を制御する制御手段と、を有し、当該制御手段は、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下である場合には、当該印加信号を遅延させる時間をそのまま保持する制御を行うというものである。

あるいは、前述した本発明に係るＤＣ−ＤＣコンバータにおいて、当該制御手段は、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下である場合には、当該抵抗の値を一定値で保持する制御を行うようにしてもよい。

これらのようにすることにより、高い動作安定性が提供される。
本発明の更なる別の態様のひとつである同期整流方式のＤＣ−ＤＣコンバータの制御方法は、スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出し、当該検出の結果に基づいて当該印加信号を遅延させる時間を制御し、当該第一の時刻は、当該第一のＭＯＳＦＥＴと当該第二のＭＯＳＦＥＴとの直列接続点の電位と、第一の閾値との大小関係が反転した時刻であり、当該第二の時刻は、当該印加信号の電位と第二の閾値との大小関係が反転した時刻である、ことを特徴とするものであり、この特徴によって前述した課題を解決する。

上記の構成によれば、制御手段が上記の遅延時間を制御することによって、上記の第一の時刻を早回らない範囲で上記の第二の時刻を変化させることができるので、スイッチング素子と同期整流素子との同時オン状態を防止しつつ、デッドタイムを迅速に短くすることができる。
本発明の更なる別の態様のひとつである同期整流方式のＤＣ−ＤＣコンバータの制御方法は、スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出し、当該検出の結果に基づいて当該印加信号を遅延させる時間を制御して、当該第一の時刻から当該第二の時刻までの時間が所定の時間以下となるようにする、というものである。

本発明によれば、以上のようにすることにより、スイッチング素子と同期整流素子との同時オン状態が防止されると共に、デッドタイムが短くなるので、スイッチング素子のオフ期間における同期整流素子であるＭＯＳＦＥＴのボディダイオードによる導通損失が低減する結果、ＤＣ−ＤＣコンバータの電圧変換効率が向上するという効果を奏する。

まず、本発明を実施するＤＣ−ＤＣコンバータの概要について説明する。
本発明を実施するＤＣ−ＤＣコンバータは、ハイサイド側ＭＯＳＦＥＴをスイッチング素子とし、ローサイド側ＭＯＳＦＥＴを同期整流素子とした同期整流方式の降圧型ＤＣ−ＤＣコンバータを前提とする。ここで、ハイサイド側ＭＯＳＦＥＴがオフしてからローサイド側ＭＯＳＦＥＴがオンするまでのデッドタイムの制御を行う。

デッドタイムを短くするためには、ハイサイド側ＭＯＳＦＥＴが完全にオフの状態を検知し、その直後にローサイド側ＭＯＳＦＥＴをオンにする制御が必要となる。ハイサイド側ＭＯＳＦＥＴがオフ状態であることを検知するために、ここではローサイド側ＭＯＳＦＥＴのドレイン−ソース間電圧を監視する。ここで、ハイサイド側ＭＯＳＦＥＴのゲート信号をオフとすると、ローサイド側ＭＯＳＦＥＴのドレイン−ソース間電圧は低下する。ローサイド側ＭＯＳＦＥＴのドレイン−ソース間電圧が十分に低下していれば、ハイサイド側ＭＯＳＦＥＴを流れる電流はゼロであり、ハイサイド側ＭＯＳＦＥＴはオフ状態になっていると判定することができる。そこで、この状態でローサイド側ＭＯＳＦＥＴをオンさせれば両方のＭＯＳＦＥＴが同時に導通することを防ぐことができる。

本発明を実施するＤＣ−ＤＣコンバータでは、始めに、ローサイド側ＭＯＳＦＥＴのドレイン−ソース間電圧が立ち下がるタイミングとローサイド側ＭＯＳＦＥＴのゲート電圧が立ち上がるタイミングとのどちらが早いかを検出し、その検出結果を記憶しておく。この結果、デッドタイムが長すぎる場合には次の周期でゲート信号の遅延を短くする。一方、デッドタイムが短すぎる場合には、次の周期でゲート信号の遅延を長くする制御を行う。

本発明を実施するＤＣ−ＤＣコンバータでは、ローサイド側ＭＯＳＦＥＴの両端電圧およびゲート電圧の監視を行うが、次の周期のデッドタイムを調整するため、ボディダイオードへの導通を検出する回路における遅延を含むことがなく、前掲した特許文献１に開示されているような従来技術よりも、デッドタイムを短くする制御が可能である。

また、本発明を実施するＤＣ−ＤＣコンバータでは、上述したタイミングの検出を行う周期の次の周期でデッドタイムを制御するが、その検出にはインバータのみを用いる。従って、前掲した特許文献２に開示されているような、ボディダイオードへの導通の検出のためにコンパレータを用いる従来技術よりも、回路規模の点で有利である。また、高精度の制御のために必要となるコンパレータの高速動作に伴う消費電流増加による電圧変換効率の低下の問題も生じない。

更に、本発明を実施するＤＣ−ＤＣコンバータでは、ローサイド側ＭＯＳＦＥＴのドレイン−ソース間電圧立ち下がりのタイミングの判定結果を微小時間だけ遅延させたものと、ゲート電圧立ち上がりのタイミングの判定結果とを比較したものを記憶させる回路を有している。そして、ローサイド側ＭＯＳＦＥＴのゲート電圧がドレイン−ソース間電圧の立ち下がり後、限りなくゼロに近い微小遅延時間だけ遅れて立ち上がっていると判定されれば、デッドタイムが十分に短い状態になっており、スイッチの切り替えは行わずゲート信号の遅延時間を次の周期も同じとする。つまり、このＤＣ−ＤＣコンバータは、制御の実施によってデッドタイムが所定の時間まで短くなれば、そのデッドタイムを維持するという機能を有している。従って、前掲した特許文献２に開示されているような、デッドタイムを常にアップダウンカウンタで増減させる従来技術に比べると、デッドタイムが十分に短くなった後ではデッドタイムの増減を繰り返すことがないので、動作安定性の面で有利である。

以下、本発明の実施の形態を図面に基づいて説明する。
図１について説明する。同図は、デッドタイム生成回路１０の構成を示している。
デッドタイム生成回路１０の入力端子ＩＮはインバータ１１及び２０の各入力に接続されている。インバータ１１の出力はインバータ１２により反転されて、ＰチャネルＭＯＳＦＥＴ（以下、「ＰＭＯＳ」と称することとする）１３及びＮチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳ」と称することとする）１４の各ゲート端子と接続されている。なお、ＰＭＯＳ１３のソース端子は電源線ＶＤＤに接続されており、ＮＭＯＳ１４のソース端子はグランドに接続されている。

ＰＭＯＳ１３のドレイン端子とＮＭＯＳ１４のドレイン端子との間には抵抗１５が直列に接続されており、ＮＭＯＳ１４のドレイン端子とソース端子とにコンデンサ１６が並列接続されている。

ＮＭＯＳ１４のドレイン端子はインバータ１７の入力と接続されており、このインバータ１７の出力がインバータ１８により反転されて、デッドタイム生成回路１０の第一出力端子ＯＵＴ１に接続されている。

一方、インバータ２０の出力は、ＰＭＯＳ２１及びＮＭＯＳ２２の各ゲート端子と接続されている。なお、ＰＭＯＳ２１のソース端子は電源線ＶＤＤに接続されており、ＮＭＯＳ２２のソース端子はグランドに接続されている。

ＰＭＯＳ２１のドレイン端子とＮＭＯＳ２２のドレイン端子との間には抵抗２３が直列に接続されており、ＮＭＯＳ２２のドレイン端子とソース端子とにコンデンサ２４が並列接続されている。

また、ＮＭＯＳ２２のドレイン端子はインバータ２５の入力端子と接続されており、このインバータ２５の出力がインバータ２６により反転されて、デッドタイム生成回路１０の第二出力端子ＯＵＴ２に接続されている。

デッドタイム生成回路１０は、入力端子ＩＮに入力された制御信号（ハイレベル若しくはローレベルの２値論理の信号）を所定時間遅延させて第一出力端子ＯＵＴ１より出力すると共に、当該制御信号をインバータ２０で反転させた上で所定時間遅延させて第二出力端子ＯＵＴ１より出力する。ここで、第一出力端子ＯＵＴ１より出力される信号の遅延時間は、抵抗１５の抵抗値とコンデンサ１６の容量値とにより決定され、第二出力端子ＯＵＴ２より出力される反転信号の遅延時間は、抵抗２３の抵抗値とコンデンサ２４の容量値とにより決定される。従って、コンデンサ１６及び２４の容量値を固定値としても、抵抗１５及び２３の値を変化させれば、これらの遅延時間を各々変更することができる。

次に図２について説明する。同図は、本発明を実施するＤＣ−ＤＣコンバータの回路構成を示している。
同図において、デッドタイム生成回路１０は図１に示した回路構成を有している。デッドタイム生成回路１０の第一出力端子ＯＵＴ１はハイサイド（Ｈｓｉｄｅ）側ドライバ３１の入力と接続されており、第二出力端子ＯＵＴ２はローサイド（Ｌｓｉｄｅ）側ドライバ３２の入力と接続されている。ハイサイド側ドライバ３１の出力は、このＤＣ−ＤＣコンバータにおけるスイッチング素子であるハイサイド側のＮＭＯＳ３３のゲート端子に接続されており、ローサイド側ドライバ３２の出力は、このＤＣ−ＤＣコンバータにおける同期整流素子であるローサイド側のＮＭＯＳ３４のゲート端子に接続されている。なお、ＮＭＯＳ３３のドレイン端子は元の電源の電源線ＰＶＤＤに接続されており、ＮＭＯＳ２２のソース端子はグランドに接続されている。

ＮＭＯＳ３３とＮＭＯＳ３４との直列接続点（ＮＭＯＳ３３のソース端子とＮＭＯＳ３４のドレイン端子との接続点）であるＭ点（スイッチング端子）にはリアクトルＬの片方の端子が接続されており、リアクトル３５のもう片方の端子とグランドとの間にはコンデンサ３６が接続されており、リアクトル３５とコンデンサ３６とで構成されているローパスフィルタにより平滑化された直流電圧が負荷３６に印加される。

なお、図２に示したＤＣ−ＤＣコンバータではＮＭＯＳを使用しているが、その代わりにＰＭＯＳを使用して同様の回路を構成することも可能である。
デッドタイム生成回路１０の入力端子ＩＮに入力される信号は、ＰＷＭコンバータ等のＤＣ−ＤＣコンバータにおける一般的なコントローラから出力される制御信号である。デッドタイム生成回路１０の第一出力端子ＯＵＴ１及び第二出力端子ＯＵＴ２から出力される信号は、各々ハイサイド側ドライバ３１及びローサイド側ドライバ３２を経てＮＭＯＳ３３及び３４の各ゲート端子に入力されている。従って、デッドタイム生成回路１０がこの制御信号を適切に遅延させてデッドタイムを生成することによって、電源線ＰＶＤＤからグランドへの電流の貫通状態を防ぐことができる。

次に、図２の回路において、このデッドタイムの制御を行う部分について説明する。
ローサイド側ドライバ３２の出力は、バッファ４１を経た後にＲＳＦＦ（ＲＳ−フリップフロップ）５０及び６０の各リセット入力Ｒに入力される。また、前述したＭ点は、インバータ４２の入力に接続されており、インバータ４２の出力はバッファ４３の入力に接続されている。バッファ４３の出力はＲＳＦＦ６０のセット入力Ｓと後述するディレイ回路４４の入力とに接続されており、ディレイ回路４４の出力がＲＳＦＦ５０のセット入力Ｓに接続されている。

ＲＳＦＦ５０の内部構成を図３Ａに示し、ＲＳＦＦ６０の内部構成を図３Ｂに示す。ＲＳＦＦ５０は、２入力のＮＡＮＤ回路５１及び５２により構成されており、ＲＳＦＦ６０は、２入力のＮＡＮＤ回路６１及び６２によりＲＳＦＦ５０と同様に構成されている。

ＲＳＦＦ５０のリセット入力ＲはＮＡＮＤ回路５１の片方の入力に接続されており、セット入力ＳはＮＡＮＤ回路５２の片方の入力に接続されている。ＮＡＮＤ回路５１の出力は、ＲＳＦＦ５０の反転出力ＱｂとＮＡＮＤ回路５２のもう片方の入力とに接続されており、ＮＡＮＤ回路５２の出力は、ＲＳＦＦ５０の出力ＱとＮＡＮＤ回路５１のもう片方の入力とに接続されている。

ＲＳＦＦ５０の動作について説明する。ＲＳＦＦ５０のセット入力Ｓの電位をローレベル（以下、「Ｌレベル」と称することとする）とすると、出力Ｑの電位がハイレベル（以下、「Ｈレベル」と称することとする）になり、反転出力Ｑｂの電位がＬレベルになる。一方、ＲＳＦＦ５０のリセット入力Ｒの電位をＬレベルとすると、出力Ｑの電位がＬレベルになり、反転出力Ｑｂの電位がＨレベルになる。なお、ＲＳＦＦ５０のセット入力Ｓ及びリセット入力Ｒの電位を両方ともＬレベルとした場合には、出力Ｑ及び反転出力ＱｂはどちらもＨレベルとなり、ＲＳＦＦ５０のセット入力Ｓ及びリセット入力Ｒの電位を両方ともＨレベルとした場合には、出力Ｑ及び反転出力Ｑｂは直前の電位が保持される。

ＲＳＦＦ６０の動作も、同様に構成されているＲＳＦＦ５０の動作と同様であるので、その説明は省略する。
ＲＳＦＦ５０の反転出力端子Ｑｂ及びＲＳＦＦ６０の出力端子Ｑは、２入力のＮＯＲ回路７１の入力端子と各々接続されている。ＮＯＲ回路７１の出力端子はインバータ７２の入力と接続されており、インバータ７２の出力は双方向シフトレジスタ８０のホールド入力へ導かれている。一方、ＲＳＦＦ６０の反転出力端子Ｑｂはインバータ７３の入力と接続されており、インバータ７３の出力は双方向シフトレジスタ８０のＵＤ入力へ導かれている。なお、双方向シフトレジスタ８０のクロック入力には、デッドタイム生成回路１０の第二出力端子ＯＵＴ２からの出力がインバータ７４によって反転されて入力されている。

次に、図２の回路におけるデッドタイムの制御動作について説明する。
図２において、バッファ４１及び４３は、インバータを偶数段（例えば２段）直列に接続したものであり、バッファ４１を構成する初段のインバータおよびインバータ４２を閾値素子として使用している。すなわち、入力される信号の電位と所定の閾値との大小関係を判定し、入力される信号の電位が所定の閾値よりも高い場合には各バッファ４１及び４３はそれぞれＨレベルおよびＬレベルを出力する。ここで、インバータ４２の閾値をＶｔｈ１とし、バッファ４１の閾値をＶｔｈ２とすると、バッファ４３の出力は、電位Ｖｍが閾値Ｖｔｈ１を下回るとＬレベルからＨレベルへと遷移することになる。また、バッファ４１の出力は、ローサイド側のＮＭＯＳ３４のゲート端子に印加されている制御信号の電位Ｖｇが第二の閾値Ｖｔｈ２を上回るとＬレベルからＨレベルへと遷移することになる。

なお、図２の回路において、バッファ４３を使用する代わりに、バッファ４３を削除してインバータ４２の出力をＲＳＦＦ６０のセット入力Ｓとディレイ回路４４の入力端子とに直接接続するように構成してもよい。

バッファ４１及び４３の各出力、すなわちバッファ４１及び４３の各々によってなされた判定の結果はＲＳＦＦ６０のリセット入力Ｒ及びセット入力Ｓに各々入力されている。ここで、前述したＭ点の電位Ｖｍが閾値Ｖｔｈ１を下回った時刻をＴｆｍとし、前述したゲート端子の電位Ｖｇが閾値Ｖｔｈ２を上回った時刻をＴｒｇする。つまり、時刻Ｔｆｍは、スイッチング素子であるＮＭＯＳ３３のドレイン−ソース間がオフ状態へと遷移した第一の時刻であり、時刻Ｔｒｇは、同期整流素子であるＮＭＯＳ３４のドレイン−ソース間をオン状態へと遷移させるためにＮＭＯＳ３４のゲート端子への印加信号が変化した第二の時刻である。

ＲＳＦＦ６０は、時刻Ｔｆｍと時刻Ｔｒｇとのうちのどちらが先であるかを検出する。以下、その検出の様子を説明する。
まず、時刻Ｔｆｍが時刻Ｔｒｇよりも早い場合を考える。この場合には、バッファ４３の出力がＬレベルからＨレベルへと遷移するが、バッファ４１の出力はＬレベルのままであるので、ＲＳＦＦ６０はリセットされ、反転出力ＱｂからはＨレベルの電圧が出力される。

ＲＳＦＦ６０の反転出力Ｑｂは、インバータ７３を経て双方向シフトレジスタ８０のｕｄ入力へ導かれている。双方向シフトレジスタ８０はｎビットのレジスタであり、ｕｄ入力がＬレベルのときには、ｃｋ入力への入力信号の遷移に応じ、レジスタの各ビットの値を１ビット左シフトすると共に、最下位（最右）ビットをＨレベルとする。

ここで図４について説明する。同図は、抵抗調整回路の構成を示している。本実施形態においては、図１に示したデッドタイム生成回路１０における抵抗２３を、この抵抗調整回路により構成する。

図４に示すように、この回路は、ｎ個のスイッチ９１−１、９１−２、…、９１−ｎとｍ個（但し、ｍ＝ｎ＋１）の抵抗９２−１、９２−２、…、９２−ｍとより構成されており、抵抗９２−１、９２−２、…、９２−ｍの直列接続における各接続点にスイッチ９１−１、９１−２、…、９１−ｎの片方の端子が各々接続され、スイッチ９１−１、９１−２、…、９１−ｎの各々のもう片方の端子が纏めて抵抗９２−１、９２−２、…、９２−ｍの直列接続の末端に接続されて構成されている。ここで、スイッチ９１−１、９１−２、…、９１−ｎは、双方向シフトレジスタ８０の各ビットの値に応じ、Ｈレベルの場合には対応するものの接点を短絡し、Ｌレベルの場合には対応するものの接点を開放するように動作する。つまり、双方向シフトレジスタ８０にセットされている値に応じて抵抗２３の値が変更されるので、ハイサイド側のＮＭＯＳ３３のゲート電圧が立ち下がってからローサイド側のＮＭＯＳ３４のゲート端子の電位Ｖｇの立ち上がるまでの遅延量が変化する。

以上のようにして、双方向シフトレジスタ８０は、ＲＳＦＦ６０により検出される時刻Ｔｆｍと時刻Ｔｒｇとのうちのどちらが先であるかの検出結果に基づいて、ＮＭＯＳ３４のゲート端子への印加信号を遅延させる時間を決定する抵抗２３の値を変化させることにより、ＮＭＯＳ３４のゲート端子への印加信号を遅延させる時間を制御する。

なお、本実施形態においては、抵抗１５は固定値とし、ハイサイド側のＮＭＯＳ３３のゲート電圧の立ち下がり時刻の調整は行わないものとする。
ここで図５について説明する。同図は、図２に示したＤＣ−ＤＣコンバータの各部のタイミングチャートを示している。同図において、波形Ｍと波形Ｇとの間で矢印により示されている時間幅が、前述した時刻Ｔｆｍから時刻Ｔｒｇまでの時間、すなわちデッドタイムである。

同図から分かるように、時刻Ｔｆｍが時刻Ｔｒｇよりもかなり早い場合には、双方向シフトレジスタ８０のｕｄ入力はＬレベルとなっているので、ｃｋ入力への入力信号の遷移に応じ、双方向シフトレジスタ８０の各ビットの値が１ビットずつ左シフトして順次Ｈレベルとなる。すると、対応するスイッチ９１−１、９１−２、…、９１−ｎの接点が順次閉じられるので、抵抗２３の値が徐々に小さくなる結果、時刻Ｔｒｇが徐々に早くなってデッドタイムを短くする。

次に、時刻Ｔｆｍが時刻Ｔｒｇよりも遅れていることにより、ハイサイド側のＮＭＯＳ３３とローサイド側のＮＭＯＳ３４とが貫通に近い状態となった場合についての動作を説明する。図６は、この場合における、図２に示したＤＣ−ＤＣコンバータの各部のタイミングチャートを示している。

時刻Ｔｆｍが時刻Ｔｒｇよりも遅れている場合、時刻ＴｒｇにおいてＲＳＦＦ６０はセットされて反転出力はＬに遷移するので、双方向シフトレジスタ８０のｕｄ入力はＨレベルとなる。従って、ｃｋ入力への入力信号の遷移に応じ、双方向シフトレジスタ８０の各ビットの値が１ビットずつ右シフトし、順次Ｌレベルとなる。すると、対応するスイッチ９１−１、９１−２、…、９１−ｎの接点が順次開かれるので、抵抗２３の値が徐々に大きくなる結果、時刻Ｔｒｇは徐々に遅くなり、やがては時刻Ｔｆｍよりも遅くなってデッドタイムが生成され、ＮＭＯＳ３３とＮＭＯＳ３４との貫通状態は解消される。

次に、デットタイムが最小の状態の動作、すなわち、時刻Ｔｆｍが時刻Ｔｒｇよりもごくわずか早い場合における動作を説明する。図７は、この場合における、図２に示したＤＣ−ＤＣコンバータの各部のタイミングチャートを示している。

図２に示したように、Ｍ点の信号は、インバータ４２及びバッファ４３を経てディレイ回路４４に入力されている。ディレイ回路４４は、例えば、インバータを偶数段多段に直列接続してものであり、入力された信号、すなわち、前述したＭ点の電位Ｖｍと第一の閾値Ｖｔｈ１との大小関係の判定結果を微小時間αだけ遅延させる。従って、ディレイ回路４４の出力とバッファ４１の出力とが各々入力されているＲＳＦＦ５０では、前述した時刻Ｔｆｍから微小時間αだけ経過した時刻（Ｔｆｍ＋α）と前述した時刻Ｔｆｇとの比較、すなわち、時刻Ｔｆｍから時刻Ｔｒｇまでの時間が微少時間α以下であるか否かの判定が行われる。ここで、時刻（Ｔｆｍ＋α）が時刻Ｔｒｇよりも遅い場合には、ＲＳＦＦ５０の反転出力ＱｂはＬレベルの電位となる。

一方、ＲＳＦＦ６０では、時刻Ｔｆｍと時刻Ｔｒｇとの比較が行われている。ここで、時刻Ｔｆｍが時刻Ｔｒｇよりも早い場合には、ＲＳＦＦ６０の出力ＱはＬレベルの電位となる。従って、ＲＳＦＦ５０の反転出力ＱｂとＲＳＦＦ６０の出力Ｑとがそれぞれ入力されるＮＯＲ回路７１と、ＮＯＲ回路７１の出力が入力されるインバータ７２との存在より、双方向シフトレジスタ８０のホールド入力には、時刻Ｔｒｇが時刻Ｔｆｍから時刻（Ｔｆｍ＋α）までの間の時刻である場合に、Ｌレベルの電位が入力され、その他の場合にはＨレベルの電位が入力される。

双方向シフトレジスタ８０は、ホールド入力にＬレベルの電位が入力されている期間は、ｃｋ入力へ入力される信号の遷移に拘らず、レジスタの内容を変更しない。従って、時刻Ｔｒｇが時刻Ｔｆｍから時刻（Ｔｆｍ＋α）までの間の時刻である場合、すなわち、ローサイド側のＮＭＯＳ３４のゲート信号Ｇの立ち上がりのタイミングが、ハイサイド側のＮＭＯＳ３３のゲート電圧が立ち下がってより微少時間αが経過するまでの間にある場合には、双方向シフトレジスタ８０による抵抗２３の値の変更は行われない。この場合、抵抗２３の値が一定値で保持されるので、ＮＭＯＳ３４のゲート端子への印加信号の遅延時間が保持される結果、デッドタイムの長さが微少時間α以下である一定の長さで維持される。つまり、図２の回路によれば、デッドタイムの長短変化を繰り返すような動作とならないので、動作安定性の点において好ましい。

以上の説明を纏めると、双方向シフトレジスタ８０は、ＲＳＦＦ５０によってなされる判定の結果に基づいて、ＮＭＯＳ３４のゲート端子への印加信号を遅延させる時間を制御して、時刻Ｔｆｍから時刻Ｔｒｇまでの時間が微少時間α以下となるようにする。

以上のように、本実施形態では、接続端子Ｍの電圧の立ち下りとローサイド側ＮＭＯＳ３４のゲート信号Ｇの立ち上がりとを検出し、図８に矢印で示すように、この検出結果に基づいてローサイド側ＮＭＯＳ３４をオン状態にするまでの遅延時間を制御している。この制御により、ハイサイド側ＮＭＯＳ３３が立ち下がってからローサイド側ＮＭＯＳ３４が立ち上がるまでのデッドタイムのみが制御される。なお、図８において、ＯＵＴ１はハイサイド側ＮＭＯＳ３３のドライバ３１へ入力する信号の波形を示しており、ＯＵＴ２はローサイド側ＮＭＯＳ３４のドライバ３２へ入力する信号の波形を示している。

以上のように、本発明を実施する同期整流型のＤＣ−ＤＣコンバータによれば、デッドタイムを短くする制御を行い、スイッチング素子がオフである期間に同期整流素子であるローサイド側ＭＯＳＦＥＴのボディダイオードが導通する際の導通損失を低減させるので、ＤＣ−ＤＣコンバータの電圧変換効率が向上する。

なお、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。

デッドタイム生成回路の構成を示す図である。 本発明を実施するＤＣ−ＤＣコンバータの回路構成を示す図である。 ＲＳＦＦ５０の構成を示す図である。 ＲＳＦＦ６０の構成を示す図である。 抵抗調整回路の構成を示す図である。 図２に示したＤＣ−ＤＣコンバータの各部のタイミングチャートを示す図（その１）である。 図２に示したＤＣ−ＤＣコンバータの各部のタイミングチャートを示す図（その２）である。 図２に示したＤＣ−ＤＣコンバータの各部のタイミングチャートを示す図（その３）である。 デッドタイム生成回路の入出力タイミングチャートである。 従来の降圧型ＤＣ−ＤＣコンバータの構成例を示す図である。 従来の同期整流方式のＤＣ−ＤＣコンバータの構成例を示す図である。

符号の説明

１０ デッドタイム生成回路
１１、１２、１７、１８、２０、２５、２６、４２、７２、７３、７４、１０８ インバータ
１３、２１ ＰチャネルＭＯＳＦＥＴ
１４、２２、３３、３４ ＮチャネルＭＯＳＦＥＴ
１５、２３、９１−１、９１−２、９１−３、９１-ｍ 抵抗
１６、２４、３６、１０４ コンデンサ
３１ ハイサイド側ドライバ
３２ ローサイド側ドライバ
３５、１０３ リアクトル
３７、１０５ 負荷
４１、４３ バッファ
４４ ディレイ回路
５０、６０ ＲＳ−フリップフロップ
５１、５２、６１、６２ ＮＡＮＤ回路
７１ ＮＯＲ回路
８０ 双方向シフトレジスタ
９２−１、９２−２、９２−３、９２−ｎ スイッチ
１０１ コントローラ
１０２、１０７ ＭＯＳＦＥＴ
１０６ 還流ダイオード
１０９ ボディダイオード

Claims (11)

1. 同期整流方式のＤＣ−ＤＣコンバータであって、
   スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、
   前記検出手段による検出結果に基づいて前記印加信号を遅延させる時間を制御する制御手段と、
   を有し、
   前記第一の時刻は、前記第一のＭＯＳＦＥＴと前記第二のＭＯＳＦＥＴとの直列接続点の電位と、第一の閾値との大小関係が反転した時刻であり、
   前記第二の時刻は、前記印加信号の電位と第二の閾値との大小関係が反転した時刻である、
   ことを特徴とするＤＣ−ＤＣコンバータ。
2. 前記直列接続点の電位と前記第一の閾値との大小関係についての第一の判定、及び、前記印加信号の電位と前記第二の閾値との大小関係についての第二の判定を、いずれもインバータによって行うことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記検出手段は、前記インバータによる前記第一及び前記第二の判定の結果が各々入力されるフリップフロップであり、
   前記制御手段は、前記フリップフロップからの出力に基づいて前記制御を行う、
   ことを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
4. 同期整流方式のＤＣ−ＤＣコンバータであって、
   スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、
   前記検出手段による検出結果に基づいて前記印加信号を遅延させる時間を制御する制御手段と、
   を有し、
   前記制御手段は、前記印加信号を遅延させる遅延回路の遅延時間を決定する抵抗の値を変化させる制御を行うことを特徴とするＤＣ−ＤＣコンバータ。
5. 同期整流方式のＤＣ−ＤＣコンバータであって、
   スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、
   前記検出手段による検出結果に基づいて前記印加信号を遅延させる時間を制御する制御手段と、
   を有し、
   前記制御手段は、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下となるように前記制御を行うことを特徴とするＤＣ−ＤＣコンバータ。
6. 前記インバータによる前記第一の判定の結果を所定の時間だけ遅延させる判定結果遅延手段と、
   前記第一の時刻から前記第二の時刻までの時間が前記所定の時間以下であるか否かを、前記判定結果遅延手段により遅延された前記第一の判定の結果と前記インバータによる前記第二の判定結果とに基づいて判定する判定手段と、
   を更に有し、
   前記制御手段は、前記判定手段による判定結果に基づき、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下となるように前記制御を行う、
   ことを特徴とする請求項５に記載のＤＣ−ＤＣコンバータ。
7. 前記判定手段は、前記判定結果遅延手段により遅延された前記第一の判定の結果と前記インバータによる前記第二の判定結果とが入力されるフリップフロップであることを特徴とする請求項６に記載のＤＣ−ＤＣコンバータ。
8. 同期整流方式のＤＣ−ＤＣコンバータであって、
   スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出する検出手段と、
   前記検出手段による検出結果に基づいて前記印加信号を遅延させる時間を制御する制御手段と、
   を有し、
   前記制御手段は、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下である場合には、前記印加信号を遅延させる時間をそのまま保持する制御を行うことを特徴とするＤＣ−ＤＣコンバータ。
9. 前記制御手段は、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下である場合には、前記抵抗の値を一定値で保持する制御を行うことを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
10. 同期整流方式のＤＣ−ＤＣコンバータの制御方法であって、
    スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出し、
    前記検出の結果に基づいて前記印加信号を遅延させる時間を制御し、
    前記第一の時刻は、前記第一のＭＯＳＦＥＴと前記第二のＭＯＳＦＥＴとの直列接続点の電位と、第一の閾値との大小関係が反転した時刻であり、
    前記第二の時刻は、前記印加信号の電位と第二の閾値との大小関係が反転した時刻である、
    ことを特徴とするＤＣ−ＤＣコンバータの制御方法。
11. 同期整流方式のＤＣ−ＤＣコンバータの制御方法であって、
    スイッチング素子である第一のＭＯＳＦＥＴのドレイン−ソース間がオフ状態へと遷移した第一の時刻と、同期整流素子である第二のＭＯＳＦＥＴのドレイン−ソース間をオン状態へと遷移させるために当該第二のＭＯＳＦＥＴのゲートへの印加信号が変化した第二の時刻とのうちのどちらが先かを検出し、
    前記検出の結果に基づいて前記印加信号を遅延させる時間を制御して、前記第一の時刻から前記第二の時刻までの時間が所定の時間以下となるようにする、
    ことを特徴とするＤＣ−ＤＣコンバータの制御方法。

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