JP2010068553A

JP2010068553A - 電流モード制御型ｄｃ−ｄｃコンバータ

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Publication number: JP2010068553A
Application number: JP2008229945A
Authority: JP
Inventors: Ippei Noda; 一平野田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-09-08
Filing date: 2008-09-08
Publication date: 2010-03-25
Anticipated expiration: 2028-09-08
Also published as: US8362755B2; JP5151830B2; US20100060250A1

Abstract

【課題】リセットパルスが出力された後スロープ電圧を素早く接地電位まで低下させ、出力電圧の変動を防止する。
【解決手段】電流モード制御型ＤＣ−ＤＣコンバータは、クロック信号が入力される度にオンされるスイッチングトランジスタＭ４と、スイッチングトランジスタのオンにより電流が供給されるインダクタＬ１と、基準電圧と出力電圧を分圧した分圧電圧との差を増幅した誤差電圧を出力する誤差増幅回路１０と、インダクタ電流にスロープ補償を行なったスロープ電圧を発生するスロープ電圧発生回路２０と、スロープ電圧と誤差電圧を比較し、スロープ電圧が誤差電圧に達したときリセットパルスを生成するＰＷＭコンパレータ１１とを備え、リセットパルスによってスイッチングトランジスタをオフする。ここで、リセットパルスが生成されてから次のクロック信号が入力されるまでの期間、スロープ電圧を接地電位に保持する手段を備える。
【選択図】図１

Description

本発明は、電子機器の電源に用いる電流モード制御型ＤＣ−ＤＣコンバータに関する。

携帯機器の電源回路としては、小型化が可能でしかも高効率が得られるインダクタを用いた非絶縁方式のＤＣ−ＤＣコンバータがよく用いられている。ＤＣ−ＤＣコンバータを帰還方式で分けると電圧モード制御と電流モード制御方式がある。電流モード制御方式のＤＣ−ＤＣコンバータは、ラインレギュレーションに優れ、位相補償が簡単であり、電流制限が容易に実現でき、並列に構成して大容量化するのに適するなど、多くの利点があり、近年多く用いられるようになってきた。

特許文献１は、本出願人が特許を受ける権利を有する発明が開示された特許出願公報であって、図３は特許文献１の図１に開示されている従来技術に係る電流モード制御型ＤＣ−ＤＣコンバータの構成を示す回路図である。図４のタイミングチャートを参照しながら、本発明に関係する当該従来技術の部分の動作を簡単に説明する。

ＲＳフリップフロップ回路１２のセット入力Ｓにはクロック信号が入力され、クロック信号の周期毎にＲＳフリップフロップ回路１２はセットされる。ＲＳフリップフロップ回路１２がセットされると、出力端子Ｑがハイレベルとなり、この信号はドライバ回路１３の入力端子Ｉに印加される。すると、ドライバ回路１３は出力端子Ｐから出力される制御信号ＰＨＳと出力端子Ｎから出力される制御信号ＮＬＳを共にローレベルにして、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフにする。このとき、スイッチングトランジスタＭ１に並列に接続され、かつ直列接続されているＰＭＯＳトランジスタＭ３とＭ４もオンになる。

次いで、スイッチングトランジスタＭ１がオンになると、電源入力端子ＶｉｎからインダクタＬ１に電流ＩＬが供給される。このとき、スイッチングトランジスタＭ１のソース−ドレイン間にはインダクタ電流ＩＬに比例した電圧降下が発生する。この電圧降下は、ＰＭＯＳトランジスタＭ３とＭ４で分圧され、ＰＭＯＳトランジスタＭ３のソース−ドレイン間電圧として取り出される。この電圧が電圧Ｖｓｅｎｓｅである。

電圧Ｖｓｅｎｓｅは演算増幅回路１８の非反転入力に印加されている。演算増幅回路１８の反転入力は、ＰＭＯＳトランジスタＭ５のソースに接続され、出力はＰＭＯＳトランジスタＭ５のゲートに接続されている。ＰＭＯＳトランジスタＭ５のソースと電源入力端子Ｖｉｎ間には抵抗Ｒ６が接続され、ドレインと接地端子Ｖｓｓ間には抵抗Ｒ８が接続されている。そのため、ＰＭＯＳトランジスタＭ５のドレイン電圧Ａは、電圧Ｖｓｅｎｓｅに比例し、しかも接地基準に変換した電圧となる。インダクタ電流ＩＬは時間の経過と共に増加するので、図４に示すように電圧Ａは時間と共に上昇する。なお、電圧Ａが０Ｖより高い電圧からスタートしているのは、スイッチングトランジスタＭ１がオフの間、同期整流トランジスタＭ２を介してインダクタ電流ＩＬが流れており、次にスイッチングトランジスタＭ１がオンするまでインダクタ電流が０Ａにならない連続モードのためである。

次に、補正スロープ補償電圧生成回路１７の動作を無視して、固定スロープ補償電圧生成回路１６の動作を説明する。制御信号ＰＨＳがハイレベルのときは、ＮＭＯＳトランジスタＭ１０はオンしており、コンデンサＣ２の電荷は放電されている。またＰＭＯＳトランジスタＭ９はオフしており、電流源Ｉ１からコンデンサＣ２への電流供給は停止している。前記したように、クロック信号がＲＳフリップフロップ回路１２に入って、制御信号ＰＨＳがローレベルになると、ＮＭＯＳトランジスタＭ１０がオフ、ＰＭＯＳトランジスタＭ９がオンとなる。すると、コンデンサＣ２は電流源Ｉ１によって充電され、ＰＭＯＳトランジスタＭ９のドレインとコンデンサＣ２の接続ノードの電圧Ｂは図４に示すように直線的に上昇する。

電圧Ａと電圧Ｂは抵抗Ｒ７とＲ９を介して加算され、図４に示す電圧Ｃが得られる。この電圧Ｃは演算増幅回路１９と、ＰＭＯＳトランジスタＭ７、Ｍ６で構成されたカレントミラー回路を介してＰＷＭコンパレータ１１の反転入力に印加されている。一方、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔは抵抗Ｒ１とＲ２で分圧され、誤差増幅回路１０の反転入力に印加されている。誤差増幅回路１０の非反転入力には基準電圧Ｖｒｅｆが印加されており、誤差増幅回路１０は、分圧された出力電圧と基準電圧Ｖｒｅｆの差を増幅した誤差電圧ＶｅｒｒをＰＷＭコンパレータ１１の反転入力に印加している。

図４の電圧Ｃと誤差電圧Ｖｅｒｒで示すように、電圧Ｃが時間経過と共に上昇し、誤差電圧Ｖｅｒｒに達すると、ＰＷＭコンパレータ１１の出力はハイレベルとなり、ＲＳフリップフロップ回路１２をリセットする。すると出力端子Ｑはローレベルとなり、これを受けたドライバ回路１３は制御信号ＰＨＳとＮＬＳを共にハイレベルとする。すると、スイッチングトランジスタＭ１はオフ、同期整流トランジスタＭ２はオンとなる。また、ＮＭＯＳトランジスタＭ１０はオンとなるので、コンデンサＣ２に蓄えられた電荷を放電するので、電圧Ｂは接地電位まで低下する。なお、ＰＭＯＳトランジスタＭ９はオフするので、電流源Ｉ１からの電流は遮断される。さらに、ＰＭＯＳトランジスタＭ３とＭ４がオフするので、電圧Ｖｓｅｎｓｅはほぼ入力電圧Ｖｉｎになり、電圧Ａも接地電圧まで低下するので、電圧Ｃも接地電圧まで低下する。次に、クロック信号がハイレベルになり、制御信号ＰＨＳがローレベルになると上記動作を繰り返す。

特開２００７−２０９１０３号公報。

しかしながら、従来のスロープ電圧生成回路では、スイッチングトランジスタＭ１がオフした後、直ちに接地電位まで低下せず、図４の電圧Ｃの波形で、鎖線で示すようゆっくりと低下する。これは、回路のＣ点からＰＷＭコンパレータ１１の非反転入力までに生じる浮遊容量にたまった電荷を放電するのに時間が掛かるためである。この時間が長くなり、次のクロック信号が入力されるまでに接地電位まで低下しないと、次のサイクルでこの電圧が加算され、正確なスイッチング時間が得られなくなり、出力電圧の変動を招くという不具合が発生する。

本発明は上述した実情を考慮してなされたものであって、リセットパルスが出力された後、スロープ電圧を素早く接地電位まで低下させ、出力電圧の変動を防止するようにしたＤＣ−ＤＣコンバータを提供することを目的とする。

上記の課題を解決するために、本発明に係る電流モード制御型ＤＣ−ＤＣコンバータによれば、所定の周期で出力されるクロック信号と、前記クロック信号が入力される度にオンされるスイッチングトランジスタと、前記スイッチングトランジスタのオンにより電流が供給されるインダクタと、所定の基準電圧と、ＤＣ−ＤＣコンバータの出力電圧を分圧した分圧電圧との差を増幅した誤差電圧を出力する誤差増幅回路と、前記インダクタ電流にスロープ補償を行なったスロープ電圧を発生するスロープ電圧発生回路と、前記スロープ電圧と前記誤差電圧を比較し、前記スロープ電圧が前記誤差電圧に達したときリセットパルスを生成するＰＷＭコンパレータを備え、前記リセットパルスによって前記スイッチングトランジスタをオフする電流モード制御型ＤＣ−ＤＣコンバータにおいて、前記リセットパルスが生成されてから次の前記クロック信号が入力されるまでの期間、前記スロープ電圧を接地電位に保持する手段を備えたので、スイッチングトランジスタがオフした直後にスロープ電圧を接地電位まで低下することができるようになった。

上記電流モード制御型ＤＣ−ＤＣコンバータにおいて、前記ＰＷＭコンパレータは入力オフセット電圧を備え、前記スロープ電圧に前記入力オフセット電圧を加えた電圧が前記誤差電圧以上になったとき、前記リセットパルスを生成するようにしたので、出力電圧が目標電圧以上になった場合でも、安定した動作を行なうことができるようになった。

本発明によれば、スイッチングトランジスタＭ１をオフした場合は、スロープ電圧Ｖｓｌｏｐｅを強制的に接地電圧まで低下させるようにしたので、次にスイッチングトランジスタＭ１がオンするときに、前回のスロープ電圧が残っていて出力電圧Ｖｏを変動させることがなくなった。また、ＰＷＭコンパレータ１１に入力オフセット電圧を設けたため、急激な負荷変動などでオーバーシュートが発生し、出力電圧Ｖｏが目標電圧以上になった場合でも、安定した動作を行なうことができるようになった。

以下、本発明に係る実施形態について図面を参照して説明する。

図１は、本発明の一実施形態に係る電流モード制御型ＤＣ−ＤＣコンバータの構成を示す回路図である。本実施形態に係る電流モード制御型ＤＣ−ＤＣコンバータは、スロープ電圧発生回路２０と、基準電圧Ｖｒｅｆと、誤差増幅回路１０と、ＰＷＭコンパレータ１１と、ＲＳフリップフロップ回路１２と、ドライバ回路１３と、スイッチングトランジスタＭ１と、同期整流トランジスタＭ２と、ＰＭＯＳトランジスタＭ３とＭ４と、インダクタＬ１と、コンデンサＣ１と、抵抗Ｒ１とＲ２とを備えて構成され、電源入力端子Ｖｉｎ、接地端子Ｖｓｓ、出力端子Ｖｏｕｔを備えている。さらに、電源入力端子Ｖｉｎと接地端子Ｖｓｓ間には、図示しない入力電圧Ｖｉが接続され、出力端子Ｖｏｕｔからは出力電圧Ｖｏが出力されている。スロープ電圧発生回路２０は、演算増幅回路１４と１５と、電流源Ｉ１と、ＰＭＯＳトランジスタＭ５と、ＮＭＯＳトランジスタＭ６からＭ８と、コンデンサＣｓと、抵抗Ｒ３からＲ６とを備えて構成される。

出力電圧Ｖｏは抵抗Ｒ１とＲ２で分圧され、分圧された分圧電圧Ｖｆｂは誤差増幅回路１０の反転入力に印加されている。誤差増幅回路１０の非反転入力には基準電圧Ｖｒｅｆが接続され、出力からは分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆの差を増幅した誤差電圧Ｖｅｒｒが出力され、この誤差電圧ＶｅｒｒはＰＷＭコンパレータ１１の反転入力に入力されている。ＰＷＭコンパレータ１１の出力はＲＳフリップフロップ回路１２のリセット端子Ｒに接続されている。ＲＳフリップフロップ回路１２のセット端子Ｓには図示しない発振回路から出力されるクロック信号ＣＬＫが入力されている。ＲＳフリップフロップ回路１２の出力端子Ｑはドライバ回路１３の入力端子Ｉに接続されている。ドライバ回路１３の出力端子ＰはスイッチングトランジスタＭ１とＰＭＯＳトランジスタＭ４、およびＮＭＯＳトランジスタＭ７とＭ８のゲートに接続されている。また、出力端子Ｎは同期整流トランジスタＭ２のゲートに接続されている。

スイッチングトランジスタＭ１はＰＭＯＳトランジスタで構成され、ソースは電源入力端子Ｖｉｎに、ドレインはインダクタＬ１の一端と同期整流トランジスタＭ２のドレインに接続されている。同期整流トランジスタＭ２はＮＭＯＳトランジスタで構成され、ソースは接地端子Ｖｓｓに接続されている。インダクタＬ１の他端は出力端子Ｖｏｕｔに接続されている。コンデンサＣ１は出力端子Ｖｏｕｔと接地端子Ｖｓｓ間に接続されている。
ＰＭＯＳトランジスタＭ３のソースは電源入力端子Ｖｉｎに接続され、ゲートは接地端子Ｖｓｓに接続され、ドレインはＰＭＯＳトランジスタＭ４のソースに接続されている。ＰＭＯＳトランジスタＭ４のドレインはスイッチングトランジスタＭ１のドレインに接続されている。

演算増幅回路１４の非反転入力はＰＭＯＳトランジスタＭ３のドレインに接続され、反転入力はＰＭＯＳトランジスタＭ５のソースに接続されている。また、出力はＰＭＯＳトランジスタＭ５のゲートに接続されている。ＰＭＯＳトランジスタＭ５のソースと電源入力端子Ｖｉｎの間には抵抗Ｒ３が接続され、ドレインと接地端子Ｖｓｓ間には抵抗Ｒ４が接続されている。さらにドレインは抵抗Ｒ５の一端に接続されている。

演算増幅回路１５の非反転入力と電源入力端子Ｖｉｎ間には電流源Ｉ１が接続されている。また、非反転入力は、コンデンサＣｓの一端と、ＮＭＯＳトランジスタＭ８のドレインに接続されている。コンデンサＣｓの他端と、ＮＭＯＳトランジスタＭ８のソースは接地端子Ｖｓｓに接続されている。演算増幅回路１５の反転入力はＮＭＯＳトランジスタＭ６のソースと抵抗Ｒ６の一端に接続され、出力はＮＭＯＳトランジスタＭ６のゲートに接続されている。ＮＭＯＳトランジスタＭ６のドレインは電源入力端子Ｖｉｎに接続されている。抵抗Ｒ６の他端は抵抗Ｒ５の他端に接続され、抵抗Ｒ５とＲ６の接続ノードはＰＷＭコンパレータ１１の非反転入力に接続されている。さらに、抵抗Ｒ５とＲ６の接続ノードと接地端子Ｖｓｓ間にはＮＭＯＳトランジスタＭ７が接続されている。

次に、図１のＤＣ−ＤＣコンバータの回路動作について以下に説明する。図２は図１の回路動作を説明するためのタイミングチャートで、本発明に関わる部分の信号を示している。ＣＬＫはＲＳフリップフロップ回路１２のセット端子Ｓに入力されるクロック信号である。ＰＨＳはドライバ回路１３の出力端子Ｐから出力される制御信号である。リセットパルス（ＰＷＭｏｕｔ）はＰＷＭコンパレータ１１の出力信号である。ＩＬはインダクタＬ１に流れる電流である。電圧ＡはＰＭＯＳトランジスタＭ５のドレイン電圧である。電圧ＢはＮＭＯＳトランジスタＭ６のソース電圧である。Ｖｓｌｏｐｅは抵抗Ｒ５とＲ６の接続ノードの電圧で、ＰＷＭコンパレータ１１の非反転入力に印加される電圧である。

クロック信号ＣＬＫがハイレベルになると、ＲＳフリップフロップ回路１２がセットされ、出力端子Ｑがハイレベルを出力する。この信号がドライバ回路１３の入力端子Ｉに入力される。するとドライバ回路１３は出力端子Ｐから出力される制御信号ＰＨＳと、出力端子Ｎから出力される制御信号ＮＬＳを共にローレベルにする。

制御信号ＰＨＳがローレベルになると、スイッチングトランジスタＭ１がオンとなり、電源入力端子ＶｉｎからインダクタＬ１に電流ＩＬを供給する。スイッチングトランジスタＭ１がオンした直後のインダクタ電流ＩＬは、スイッチングトランジスタＭ１がオンする直前のインダクタ電流ＩＬに等しいので、連続動作モードにおいては、図４のＩＬに示すように正の電流値になっている。

電流モード制御では、インダクタ電流ＩＬによる帰還ループを設けるため、インダクタ電流ＩＬを電圧に変換して、ＰＷＭコンパレータ１１に入力し、出力電圧Ｖｏと比較を行なう。そのため、インダクタ電流ＩＬに比例した電圧を作成している。スロープ電圧発生回路２０はそのための回路である。インダクタ電流ＩＬは時間の経過に従って増加する。スイッチングトランジスタＭ１のオン抵抗はほぼ一定であるから、スイッチングトランジスタＭ１のソース−ドレイン間電圧はインダクタ電流ＩＬに比例した電圧となる。

ＰＭＯＳトランジスタＭ３のゲートは接地されているので、ＰＭＯＳトランジスタＭ３は常にオンしている。ＰＭＯＳトランジスタＭ４はスイッチングトランジスタＭ１と同期してオン／オフ制御されている。また、ＰＭＯＳトランジスタＭ３とＭ４は直列接続されており、さらに、スイッチングトランジスタＭ１に並列に接続されているので、ＰＭＯＳトランジスタＭ３のソース−ドレイン間電圧ＶｓｅｎｓｅはスイッチングトランジスタＭ１の両端の電圧を、ＰＭＯＳトランジスタＭ３とＭ４のオン抵抗で分圧した電圧となる。すなわち、電圧Ｖｓｅｎｓｅはインダクタ電流ＩＬに比例した電圧となる。

電圧Ｖｓｅｎｓｅは演算増幅回路１４の非反転入力に印加されている。演算増幅回路１４はＰＭＯＳトランジスタＭ５のソースが電圧Ｖｓｅｎｓｅと同電位になるようにＰＭＯＳトランジスタＭ５のゲート電圧を制御する。その結果、ＰＭＯＳトランジスタＭ５のドレイン電流をＩｄ５とすると、ドレイン電流Ｉｄ５は電圧Ｖｓｅｎｓｅに比例した電流でＩｄ５＝Ｖｓｅｎｓｅ／Ｒ３となる。

抵抗Ｒ４＜＜抵抗Ｒ５とすると、このドレイン電流Ｉｄ５はほとんど抵抗Ｒ４に流れるので、ＰＭＯＳトランジスタＭ５のドレイン電圧Ａは、電圧Ａ＝Ｒ４×（Ｖｓｅｎｓｅ／Ｒ３）となる。抵抗Ｒ４＝Ｒ３とすると、電圧Ａ＝Ｖｓｅｎｓｅとなり、電圧Ａは電圧Ｖｓｅｎｓｅと等しく、しかも接地電位基準となる。

次に、スロープ補償回路を説明する。電流モード制御の場合、スイッチングトランジスタＭ１のオン時比率が５０％を超えると、動作が不安定になるサブハーモニック発振が発生する。そのため、インダクタ電流ＩＬに比例したスロープ電圧に、さらに別のスロープ電圧を加算するスロープ補償を行なう必要がある。

制御信号ＰＨＳがローレベルになると、ＮＭＯＳトランジスタＭ８がオフとなる。すると、コンデンサＣｓは電流源Ｉ１によって定電流充電が行われるので、コンデンサＣｓの端子電圧は直線的に上昇する。演算増幅回路１５はＮＭＯＳトランジスタＭ６のソース電圧ＢがコンデンサＣｓの端子電圧と同じになるようにＮＭＯＳトランジスタＭ６のゲート電圧を制御するので、電圧Ｂは図４に示すように、接地電位から時間の経過にしたがって上昇する電圧となる。電圧Ｖｓｌｏｐｅは電圧Ａと電圧Ｂの中間の電圧となり、次式で表される。

［数１］
Ｖｓｌｏｐｅ
＝ＶＢ＋（Ｒ６×（ＶＡ−ＶＢ））／（Ｒ５＋Ｒ６） …（式１）

ここで、抵抗Ｒ５と抵抗Ｒ６の抵抗値を同じにすると、次式で表される。

［数２］
Ｖｓｌｏｐｅ＝ＶＢ＋（ＶＡ−ＶＢ）／２＝（ＶＡ＋ＶＢ）／２ …（式２）

すなわち、電圧Ａに電圧Ｂを加算した電圧が得られる。この電圧ＶｓｌｏｐｅはＰＷＭコンパレータの非反転入力に印加されている。

一方、ＤＣ−ＤＣコンバータの出力電圧Ｖｏは抵抗Ｒ１とＲ２で分圧され、分圧された分圧電圧Ｖｆｂは誤差増幅回路１０の反転入力に印加されている。誤差増幅回路１０の非反転入力には基準電圧Ｖｒｅｆが印加されているので、誤差増幅回路１０は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂの差を増幅した誤差電圧Ｖｅｒｒを出力する。この誤差電圧ＶｅｒｒはＰＷＭコンパレータ１１の反転入力に印加されている。ＰＷＭコンパレータ１１はスロープ電圧Ｖｓｌｏｐｅが上昇し、誤差電圧Ｖｅｒｒに達するとハイレベルを出力する。この信号はＲＳフリップフロップ回路１２のリセット端子Ｒに入力されているので、ＲＳフリップフロップ回路１２はリセットされ、出力端子Ｑはローレベルとなる。すると、ドライバ回路１３の出力端子ＰとＮは共にハイレベルとなる。すなわち、制御信号ＰＨＳとＮＬＳがハイレベルとなる。

なお、ＰＷＭコンパレータの入力にはオフセット電圧が設けてある。これは、何らかの原因で出力電圧Ｖｏが目標電圧以上になると、誤差増幅回路１０の出力である誤差電圧Ｖｅｒｒは接地電位まで低下してしまう。このような状態のとき、クロック信号ＣＬＫがハイレベルとなり、スイッチングトランジスタＭ１がオンして、スロープ電圧Ｖｓｌｏｐｅが出力されると、スロープ電圧Ｖｓｌｏｐｅも接地電位からスタートするので、ＰＷＭコンパレータ１１の出力信号は不安定となり、不用意にＲＳフリップフロップ回路１２にリセット信号を出力してしまう。

そこで、ＰＷＭコンパレータ１１の入力にオフセット電圧を設け、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｏｐｅが共に接地電位の場合は、ＰＷＭコンパレータ１１の出力はハイレベルとなり、クロック信号ＣＬＫがＲＳフリップフロップ回路１２入力されても、出力端子Ｑからハイレベルが出力されないようにしている。ここで、誤差電圧Ｖｅｒｒがオフセット電圧以上の場合は、ＰＷＭコンパレータ１１の出力はローレベルとなり、クロック信号ＣＬＫによりＲＳフリップフロップ回路１２がセットできるようにしている。これにより、誤差増幅回路１０の出力が接地電位まで低下した場合でも安定した動作を行なうことができるようになる。

制御信号ＰＨＳとＮＬＳがハイレベルになると、スイッチングトランジスタＭ１はオフ、同期整流トランジスタＭ２はオンとなる。すると、インダクタ電流ＩＬは接地端子Ｖｓｓから同期整流トランジスタＭ２を介して供給され、時間の経過に従い減少する。また、制御信号ＰＨＳがハイレベルになると、ＰＭＯＳトランジスタＭ４もオフとなるので、ＰＭＯＳトランジスタＭ３のドレイン電流は流れなくなり、ＰＭＯＳトランジスタＭ３における電圧降下である電圧Ｖｓｅｎｓｅは０Ｖとなる。その結果、ＰＭＯＳトランジスタＭ５のソース電位も入力電圧Ｖｉとなり、ＰＭＯＳトランジスタＭ５のドレイン電流Ｉｄ５は０Ａとなる。すると電圧Ａは接地電位まで低下する。

さらに、制御信号ＰＨＳがハイレベルになると、ＮＭＯＳトランジスタＭ７とＭ８がオンとなる。ＮＭＯＳトランジスタＭ７がオンすると、ＰＷＭコンパレータ１１の非反転入力を接地電位にショートするので、電圧Ｖｓｌｏｐｅを急速に接地電位まで低下させる。その結果、従来技術で問題となっていた、電圧Ｖｓｌｏｐｅの立下り遅れによる問題が解決される。

ＮＭＯＳトランジスタＭ８がオンすると、コンデンサＣｓの電荷を放電するので電圧Ｂも急速に接地電位まで低下する。なお、実施例では、ＮＭＯＳトランジスタＭ８がオン中はＭ８に電流源Ｉ１の電流が流れてしまうが、図３の従来技術にあるＰＭＯＳトランジスタＭ９に相当するトランジスタを設けて、ＮＭＯＳトランジスタＭ８がオンしている間は電流源Ｉ１からの電流を遮断してもよい。クロック信号ＣＬＫが次にハイレベルになると、上記動作を繰り返す。

以上説明したように、本実施形態によれば、スイッチングトランジスタＭ１をオフした場合は、ＮＭＯＳトランジスタＭ７をオンにして、スロープ電圧Ｖｓｌｏｐｅを強制的に接地電圧まで低下させるようにしたので、次にスイッチングトランジスタＭ１がオンするときに、前回のスロープ電圧が放電しきらずに残っていて出力電圧Ｖｏを変動させることがなくなった。また、ＰＷＭコンパレータ１１に入力オフセット電圧を設けたため、急激な負荷変動などでオーバーシュートが発生し、出力電圧Ｖｏが目標電圧以上になった場合でも、安定した動作を行なうことができるようになった。

以上詳述したように、本発明によれば、スイッチングトランジスタＭ１をオフした場合は、スロープ電圧Ｖｓｌｏｐｅを強制的に接地電圧まで低下させるようにしたので、次にスイッチングトランジスタＭ１がオンするときに、前回のスロープ電圧が残っていて出力電圧Ｖｏを変動させることがなくなった。また、ＰＷＭコンパレータ１１に入力オフセット電圧を設けたため、急激な負荷変動などでオーバーシュートが発生し、出力電圧Ｖｏが目標電圧以上になった場合でも、安定した動作を行なうことができるようになった。

本発明の一実施形態に係る電流モード制御型ＤＣ−ＤＣコンバータの構成を示す回路図である。図１の電流モード制御型ＤＣ−ＤＣコンバータの回路動作を説明するためのタイミングチャートである。従来技術の電流モード制御型ＤＣ−ＤＣコンバータの回路図である。図３の電流モード制御型ＤＣ−ＤＣコンバータの回路動作を説明するためのタイミングチャートである。

符号の説明

１０…誤差増幅回路、
１１…ＰＷＭコンパレータ、
１２…ＲＳフリップフロップ回路、
１３…ドライバ回路、
２０…スロープ電圧発生回路、
Ｖｒｅｆ…基準電圧、
Ｍ１…スイッチングトランジスタ、
Ｍ２…同期整流トランジスタ、
Ｍ３，Ｍ４…ＰＭＯＳトランジスタ、
Ｌ１…インダクタ。

Claims

所定の周期で出力されるクロック信号と、
前記クロック信号が入力される度にオンされるスイッチングトランジスタと、
前記スイッチングトランジスタのオンにより電流が供給されるインダクタと、
所定の基準電圧と、ＤＣ−ＤＣコンバータの出力電圧を分圧した分圧電圧との差を増幅した誤差電圧を出力する誤差増幅回路と、
前記インダクタ電流にスロープ補償を行なったスロープ電圧を発生するスロープ電圧発生回路と、
前記スロープ電圧と前記誤差電圧を比較し、前記スロープ電圧が前記誤差電圧に達したときリセットパルスを生成するＰＷＭコンパレータとを備え、
前記リセットパルスによって前記スイッチングトランジスタをオフする電流モード制御型ＤＣ−ＤＣコンバータにおいて、
前記リセットパルスが生成されてから次の前記クロック信号が入力されるまでの期間、前記スロープ電圧を接地電位に保持する手段を備えたことを特徴とする電流モード制御型ＤＣ−ＤＣコンバータ。
前記ＰＷＭコンパレータは入力オフセット電圧を備え、前記スロープ電圧に前記入力オフセット電圧を加えた電圧が前記誤差電圧以上になったとき、前記リセットパルスを生成するようにしたことを特徴とする請求項１記載の電流モード制御型ＤＣ−ＤＣコンバータ。