JP2010067886A - 酸化亜鉛系半導体素子及びその製造方法 - Google Patents

Abstract

【目的】
素子分離する際に半導体素子に欠陥が導入されることを阻止し、素子特性及び量産性に優れた半導体素子及びその製造方法を提供する。特に、発光効率及び素子寿命に優れるとともに、量産性に優れた高性能な半導体発光素子及びその製造方法を提供する。
【解決手段】
酸化亜鉛（ＺｎＯ）からなる基板と素子動作層との間に基板とは異なる結晶組成の欠陥阻止層を形成するステップと、当該素子動作層が形成された基板の素子動作層側表面から欠陥阻止層を超える深さまで除去された素子区画溝を形成するステップと、を有している。
【選択図】図５

Description

本発明は、酸化亜鉛系半導体素子及びその製造方法に関する。

酸化亜鉛（ＺｎＯ）は、室温で３．３７ｅＶのバンドギャップエネルギーを有する直接遷移型の半導体で、青ないし紫外領域の光素子用の材料として期待されている。特に、励起子の束縛エネルギーが６０ｍｅＶ、また屈折率ｎ＝２．０と半導体発光素子に極めて適した物性を有している。また、発光素子、受光素子に限らず、表面弾性波(ＳＡＷ)デバイス、圧電素子等にも広く応用が可能である。さらに、原材料が安価であるとともに、環境や人体に無害であるという特徴を有している。

従来、半導体素子を構成する半導体結晶層が形成されたウエハから、半導体素子を切り出す場合、ウエハに素子分割溝やスクライブ溝を形成し、ナイフエッジなどを用いて素子分離することが行われている。例えば、ＧａＡｓ（ガリウム砒素）系化合物半導体やＩｎＰ（インジウム燐）系化合物半導体などの閃亜鉛鉱構造結晶は、（１１０）面の劈開性が良好であるため、ウエハから半導体素子を切り出す場合の問題は少なかった。しかしながら、ウルツァイト構造を有する窒化物半導体層が形成されたウエハにおいては、劈開性が悪いためクラック等の切断不良が発生し易いという問題があった（例えば、特許文献１、２参照）。

例えば、特許文献２には、サファイア基板上に窒化物半導体層が形成されたウエハのスクライブにおいて、切断線が曲がって真っ直ぐに切断できずに発生するチップ不良を防ぐため、サファイア基板の一部を取り除く深さまで割り溝を形成することが開示されている。しかしながら、当該窒化物半導体と同じ六方晶形のウルツァイト構造の結晶であるが、窒化物半導体とは材料の性質や物性の異なる酸化亜鉛（ＺｎＯ）系化合物半導体結晶に関しては、素子分離工程の際に生じる問題について十分な検討がなされていなかった。
特許第２７８０６１８号公報（第２頁、図１） 特許第２８６１９９１号公報（第２頁、図１）

本発明は、酸化亜鉛（ＺｎＯ）系素子構造体（素子動作層）がＺｎＯ基板上に形成されたウエハの素子分離工程において、素子分離部から当該素子の特性に重大な影響を与える格子欠陥が素子構造体に伝播されるという知見を得、かかるＺｎＯ系結晶に特有の問題を解決せんとしてなされたものである。本発明の目的は、ＺｎＯ系化合物半導体がＺｎＯ基板上に形成されたウエハを半導体素子に分離する際に半導体素子に欠陥が導入されることを阻止することが可能な半導体素子の製造方法及び素子特性、素子寿命及び量産性に優れた半導体素子を提供することにある。特に、発光効率及び素子寿命に優れるとともに、量産性に優れた高性能な半導体発光素子及びその製造方法を提供することにある。

本発明の半導体素子の製造方法は、酸化亜鉛（ＺｎＯ）からなる基板と素子動作層との間に基板とは異なる結晶組成の欠陥阻止層を形成するステップと、当該素子動作層が形成された基板の素子動作層側表面から欠陥阻止層を超える深さまで除去された素子区画溝を形成するステップと、を有している。

また、本発明の素子動作層付き基板は、酸化亜鉛からなる基板と、当該基板上に形成された、当該基板とは異なる結晶組成の欠陥阻止層と、当該欠陥阻止層上に形成された素子動作層と、当該素子動作層表面から当該欠陥阻止層を超える深さまで形成された素子区画溝と、を有している。

また、本発明の半導体素子は、上記素子動作層付き基板を、当該素子区画溝に沿って劈開して個片化して形成したことを特徴としている。

本発明において、素子区画溝は、基板の一部を除去する深さで形成されていることができる。

また、欠陥阻止層は、隣接する層が互いに異なる結晶組成であるように積層された複数のＺｎＯ系化合物半導体層を含むことができる。

以下においては、酸化亜鉛（ＺｎＯ）系化合物半導体が酸化亜鉛基板上に形成されたウエハを半導体素子に分離（個片化）する方法について図面を参照して詳細に説明する。また、当該半導体素子として半導体発光素子（ＬＥＤ：Light Emitting Diode）を例に説明する。

図１は、本発明により酸化亜鉛（ＺｎＯ）系化合物半導体層（以下、ＺｎＯ系半導体層という。）がＺｎＯ基板１０上に成長されたＬＥＤ動作層付き基板１５を示す断面図である。

基板１０はウルツァイト構造の｛０００１｝面を主面（結晶成長面）とするＺｎＯ単結晶からなり、例えば、５００μｍの厚さを有している。ＲＳ−ＭＢＥ（ラジカルソース分子線成長）装置を用いて、当該ＺｎＯ基板１０上に、厚さ３０ｎｍ（ナノメートル）のＺｎＯ層１１、欠陥阻止層１２及びＬＥＤ動作層１４がこの順で形成されている。なお、結晶成長法は、ＲＳ−ＭＢＥ法に限らず、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相堆積）法などが用いられてもよい。

ここで、本明細書において、動作層又は素子動作層とは、半導体素子がその機能を果たすために含まれるべき半導体で構成される層を指すこととする。例えば、単純なトランジスタであればｎ型半導体、ｐ型半導体及びｎ型半導体（またはｐ型半導体、ｎ型半導体及びｐ型半導体）のｐｎ接合によって構成される構造層を含む。

なお、ｐ型半導体層、発光層及びｎ型半導体層（または、ｐ型半導体層及びｎ型半導体層）から構成され、注入されたキャリアの再結合によって発光動作をなす半導体層を、特に、発光動作層という。

ＬＥＤ動作層１４は、ｎ型ＺｎＯ系半導体層１４Ａ、発光層１４Ｂ及びｐ型ＺｎＯ系半導体層１４Ｃがこの順で積層された構成を有している。例えば、ｎ型ＺｎＯ系半導体層１４Ａは、Ｇａ（ガリウム）を２〜５×１０^１８ｃｍ^−３の濃度範囲内でドープした厚さ３８０ｎｍのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ層（ｘ＝０．１）である。発光層１４Ｂは、それぞれ厚さ７ｎｍ及び２．５ｎｍのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ層（ｘ＝０．１）及びＺｎＯ層を交互に３ペア積層したＭＱＷ（多重量子井戸）層である。また、ｐ型ＺｎＯ系半導体層１４Ｃは、例えば、Ｎ（窒素）を１×１０^２０ｃｍ^−３の濃度でドープした厚さ１００ｎｍのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．２）層（第１ｐ型ＺｎＯ系半導体層）と、Ｎ（窒素）を２×１０^２０ｃｍ^−３の濃度でドープした厚さ１０ｎｍのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．０５）層（第２ｐ型ＺｎＯ系半導体層）が積層された構造を有している。

欠陥阻止層１２は、隣接する層が互いに異なる結晶組成であるように、複数のＺｎＯ系半導体層が積層された構造を有している。例えば、欠陥阻止層１２は、厚さが２０ｎｍのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．１）層と厚さが２０ｎｍのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．２）層とを交互に３ペア積層した構造を有している。

次に、図２を参照して、半導体発光素子（ＬＥＤ）の製造工程について説明する。図２（ａ）に示すように、フォトリソグラフィ及びＥＢ（電子ビーム）蒸着等を用いて、ｐ側電極２１を形成する。まず、Ｎｉ（ニッケル）を１ｎｍ、さらにＡｕ（金）を１０ｎｍの厚さで成膜する。そして、ＲＴＡ（ラピッド・サーマル・アニーラ）にて２０％酸素含有窒素ガスまたは１００％酸素ガス雰囲気下で４５０℃、３０秒の処理を行って透光性電極２１が形成される。

次に、ｐ側電極２１上に、ＥＢ蒸着によってＮｉ/Ｐｔ/Ａｕをそれぞれ１０ｎｍ/１００ｎｍ/１０００ｎｍの厚みでこの順に積層してｐ側接続電極２２が形成される。

次に、ｐ側接続電極２２を形成した表面に、フォトリソグラフィ技術を用いて、素子区画溝２３の形状で開口したレジストマスクを形成する。そして、図２（ｂ）に示すように、ウエットエッチングを用い、ＬＥＤ動作層１４、欠陥阻止層１２、ＺｎＯ層１１及びＺｎＯ基板１０の一部を除去する深さまでエッチングを行う。最後にレジストを除去し、素子区画溝２３（区画溝幅Ｗ、区画溝深さＤ、図２（ｂ））を形成する。すなわち、素子区画溝２３は、少なくとも欠陥阻止層１２を超える深さまでエッチングして形成されている。なお、ウエットエッチングに限らず、ドライエッチングによって素子区画溝２３を形成してもよい。例えば、ＲＩＥ（リアクティブ・イオン・エッチング）を用い、塩素ガスによってエッチングすることができる。

次に、ＬＥＤ動作層付き基板１５の表面（ｐ側電極２１側）を研削機に取り付け、研磨面（ＺｎＯ基板１０側）が鏡面（光学鏡面）になるまで研磨する。研磨後の基板１５の厚みは約２００μｍである。そして、フォトリソグラフィにより、基板裏面側にｎ側接続電極２５の形状に開口したレジストマスクを形成する。次に電子ビーム（ＥＢ）蒸着にてｎ側接続電極２５として Ｔｉ /Ａｕを１０ｎｍ /１００ｎｍの厚みで積層する。その後、リフトオフ法によってマスク開口部以外の蒸着材料を除去し、ｎ側接続電極２５を形成する（図２（ｃ））。

次に、電極形成された表面側に保護シートを貼った後、スクライブ装置を用いて素子区画溝２３の中央に対応する裏面に互いに直交するスクライブ溝２６が形成される。図３は、ＬＥＤ素子３０の平面図（上段）及び線Ａ−Ａにおける素子断面を示す図（下段）である。スクライブ溝２６は、ａ軸＜１１−２０＞方向及びｍ軸＜１０−１０＞方向に格子状に形成される。なお、ＬＥＤ素子３０の素子サイズは４００μｍ角である。

次に、ブレーキング工程において、ナイフエッジ２７を素子区画溝２３側（スクライブ溝２６の対向面側）から当て、スクライブ溝２６に対応する線に沿ってナイフエッジ２７に荷重しスクライブ溝方向に劈開を行う。同様に、基板を９０°回転させ、直交するスクライブ溝２６方向にも劈開を行う。より詳細には、｛０００１｝面であるＣ面ＺｎＯ基板上にＺｎＯ層１１、欠陥阻止層１２及びＬＥＤ動作層１４が積層され、電極形成プロセスがなされた半導体発光素子ウエハ１７を、｛１１−２０｝面であるＡ面と、これに直交する｛１０−１０｝面であるＭ面とで矩形に素子分離（劈開）する。すなわち、ＬＥＤ素子３０は、｛１１−２０｝面及びこれと直交する｛１０−１０｝面で囲まれた矩形形状を有する。以上の工程を経て、半導体発光素子ウエハ１７の素子分離（個片化）がなされＬＥＤ素子３０が製造される（図２（ｄ））。

本願発明者は、ＺｎＯ基板上に成長された半導体発光素子ウエハ１７のブレーキング工程において、ナイフエッジで加圧劈開する際に、その応力で結晶面が滑るなどの欠陥（刃状転移など）が導入されるという知見を得た。すなわち、従来手法を用いた素子構造、スクライブ及びブレーキング法では、素子分離する際に分離部からＬＥＤ動作層内に格子欠陥が導入され、発光効率の低下、リーク電流の増大、寿命の低下などを引き起こすことが明らかとなった。これは、酸化亜鉛（ＺｎＯ）は劈開性が良くないことのみならず、モース硬度が４程度と小さく、柔らかいことに起因している。

一方、ＺｎＯと同じウルツァイト構造を有するＧａＮなどの窒化物結晶は、モース硬度が９と非常に硬いため、素子分離工程におけるスクライブ、ブレーキング、ダイシング等が素子のクラックや欠けの原因とはなっても、素子特性に重大な影響を与える程度や種類の格子欠陥が結晶中に導入されることは無い。また、ＺｎＯと同程度の小さなモース硬度を有する閃亜鉛構造のＧａＡｓ等の結晶では、劈開性が良いためモース硬度が小さくともこのような欠陥導入の問題は生じない。

すなわち、素子分離工程における格子欠陥の素子構造体への伝播という問題は、ウルツァイト構造を有し、劈開性が悪く、しかもモース硬度が小さいＺｎＯ系化合物半導体に特有の問題であって、これまでかかる課題は認識されていなかった。

本実施例においては、欠陥阻止層１２が設けられている。すなわち、欠陥阻止層１２は、互いに組成、硬さ、応力方向の異なるＭｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ層とＭｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ層（ｘ１≠ｘ２）とを交互に１対以上積層した層として構成されている。欠陥阻止層１２はＺｎＯ基板１０とＬＥＤ動作層１４との間に設けられている。また、素子区画溝２３は、ＬＥＤ動作層１４が形成された表面側からＺｎＯ基板１０と成長層との界面を超える深さまでエッチングして形成されている。

図４は、ＺｎＯ｛０００１｝面基板上に欠陥阻止層１２としてＭｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ（ｘ１＝０）／Ｍｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ（ｘ２＝０．２）層を６対積層した（０００２）面の２θ−ω（Ｘ線）回折パターンの一例を示している。

欠陥阻止層１２は、階段状に結晶組成の異なる２層以上の層を複数対以上積層することで、欠陥伝播を効果的に止めることができる。図示した回折パターンのように欠陥阻止層１２の回折ピーク及び、１対あたりの膜厚に基づく＋１，−１サテライトピーク、及び、積層数Ｎに対応した（Ｎ−２）のフリンジが観察されるような積層状態が好ましい。

歪み応力の観点では、フリースタンディングのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ結晶のａ軸長は、Ｍｇ結晶組成ｘに比例して長くなり、ｃ軸長は短くなる。他方、ＺｎＯ基板上に結晶成長した欠陥阻止層としてのＭｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ（０≦ｘ１≦０．６８）／Ｍｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ（０≦ｘ２≦０．６８）結晶のａ軸長は、Ｍｇ結晶組成ｘ１及びｘ２が０．６８まではＺｎＯ基板のａ軸長と同じであり、ｃ軸長は長くなる（ＺｎＯ基板のｃ軸長より長い）。このように、欠陥阻止層１２には歪み応力が内在し、欠陥伝播を止めることができる。

上記した結晶面が滑るタイプの欠陥は、基板上に成長した結晶層の結晶組成の異なる界面、結晶の硬さが異なる界面、格子定数が異なるあるいは歪みを有する層の界面で曲げられ、あるいは止められる。従って、このような界面を複数有する欠陥阻止層１２によって基板側（素子分離部）からの欠陥伝播が阻止される。図５は、複数の層を有する欠陥阻止層１２を模式的に示すとともに、素子分離工程において分離部から生じた欠陥が欠陥阻止層１２の多数の界面で阻止される様子を模式的に示している。

なお、欠陥阻止層１２のＭｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ層とＭｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ層の組成ｘ１及びｘ２は、０≦（ｘ１、ｘ２）≦０．６８、かつ０．０５≦｜ｘ１−ｘ２｜≦０．６８であることが欠陥阻止の点で好ましい。また、欠陥阻止層１２は２対〜１０対設けられていることが好ましい。また、Ｍｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ層とＭｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ層の層厚は、１ｎｍ以上５０ｎｍ以下であることが好ましく、５ｎｍ以上３０ｎｍ以下であることが更に好ましい。

また、欠陥阻止層１２のうち少なくとも１層が歪み結晶層であることがより好ましい。また、欠陥阻止層１２は、多層積層構造として構成されていることがさらに好ましい。多層積層構造であれば、複数の組成の異なる界面を有するのみならず、単一構造の結晶層（バルク層）よりも歪み量が大きな層と小さな層（又は歪みの無い層）を積層した歪み積層構造とすることが可能だからである。

なお、本実施例においては、図６に示すように、素子区画溝２３がウエハ１７の表面側からＺｎＯ基板１０と成長層との界面Ｊ１（基板１０の表面）を超える深さまでエッチングして形成されている。すなわち、素子区画溝２３は、少なくともＬＥＤ動作層１４及び欠陥阻止層１２、ＺｎＯ層１１及びＺｎＯ基板１０の一部を除去するように（界面Ｊ１からの深さＤ１、図６）形成されている。このように、素子区画溝２３はＺｎＯ基板１０の一部を除去する深さまで形成されていることが好ましい。成長層に直接欠陥が導入されることを防止できるからである。また、素子区画溝２３は、基板界面から深く形成する方がＬＥＤ動作層１４までの距離が長くなるので好ましい。特に、素子区画溝底部と区画側面の境界部より導入される欠陥には有効である。基板界面からの溝の深さは、０．５μｍ以上が良く、好ましくは１μｍ以上であり、更に好ましくは３μｍ以上である。なお、ＺｎＯ層１１は設けられていなくともよい。

なお、本実施例のように、ＺｎＯ基板１０と欠陥阻止層１２との間に半導体層（ＺｎＯ層１１）が設けられている場合、素子区画溝２３は、ウエハ１７の表面側から少なくとも欠陥阻止層１２を超える深さまで除去されて形成されていてもよい。すなわち、図７に示すように、素子区画溝２３は、欠陥阻止層１２とＺｎＯ層１１との界面Ｊ２を超える深さまで、すなわち、ＺｎＯ層１１の一部（界面Ｊ２からの深さＤ２）を除去するようにエッチングして形成してもよい。

また、素子区画溝２３の幅は、広い方が素子分離部からの素子区画までの距離が長くなるので好ましい。具体的には、３０μｍ以上が好ましく、６０μｍ以上がより好ましく、さらに１００μｍ以上が好ましい。

上記したように、素子分離部から生じた欠陥は欠陥阻止層１２によって阻止され、ＬＥＤ動作層１４には伝播されないので、発光効率及び素子寿命に優れるとともに、量産性に優れた高性能な半導体発光素子を製造することができる。

図８は、本発明の実施例２であるＬＥＤ素子３０の断面図である。ＺｎＯ基板１０上に、厚さ３０ｎｍのＺｎＯ層１１、欠陥阻止層１２及びＬＥＤ動作層１４がこの順で形成されている。本実施例においては、欠陥阻止層１２は、例えば、Ｇａを２〜５×１０^１８ｃｍ^−３の濃度範囲内でドープした厚さ５００ｎｍのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ層（ｘ＝０．１）によって形成されている。そして、欠陥阻止層１２上には、ＬＥＤ動作層１４が形成されている。

ここで、ＬＥＤ動作層１４は、発光層１４Ｂ及びｐ型ＺｎＯ系半導体層１４Ｃからなる構成を有している。すなわち、欠陥阻止層１２がＬＥＤ動作層１４のｎ型半導体層（クラッド層）を兼ねている。なお、発光層１４Ｂ及びｐ型ＺｎＯ系半導体層１４Ｃの構成は、例えば、実施例１の場合と同様である。

素子区画溝２３は、少なくともＬＥＤ動作層１４及び欠陥阻止層１２を除去する深さまでエッチングされていればよいが、図８に示すように、素子区画溝２３が少なくとも基板１０の一部を除去する深さまで除去されて形成されていることが好ましい。成長層に直接欠陥が導入されることを防止できるからである。なお、ＺｎＯ層１１は設けられていなくともよい。

本実施例においては、基板であるＺｎＯ結晶とは結晶組成の異なるＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ層を欠陥阻止層１２として用いている。Ｍｇ_ｘＺｎ_{（１−ｘ）}Ｏ結晶はａ軸方向に圧縮され、ｃ軸方向に伸張されており、応力はその逆に方向に働く。さらに、Ｍｇ_ｘＺｎ_{（１−ｘ）}Ｏ結晶はＺｎＯ結晶よりも硬い。かかる構成により素子分離部から導入された欠陥は、基板及びＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ層の界面で効果的に阻止される。

図９は、本発明の実施例３であるＬＥＤ素子３０の断面図である。より具体的には、実施例２における欠陥阻止層１２が、互いに結晶組成の異なる２層のｎ型ＺｎＯ系化合物半導体層、すなわち、第１ｎ型ＺｎＯ系化合物半導体層１２Ａと、第２ｎ型ＺｎＯ系化合物半導体層１２Ｂとから構成されている。より具体的には、第１ｎ型ＺｎＯ系化合物半導体層１２Ａは、例えば、Ｇａを２〜５×１０^１８ｃｍ^−３の濃度範囲内でドープした厚さ４５０ｎｍのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．１）層であり、第２ｎ型ＺｎＯ系化合物半導体層１２Ｂは、例えば、Ｇａを２〜５×１０^１８ｃｍ^−３の濃度範囲内でドープした厚さ５０ｎｍのＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．２）層である。他の構成は、実施例２と同様である。

本実施例においても、図９に示すように、素子区画溝２３は、ＬＥＤ動作層１４が形成された表面側から基板１０の一部を除去する深さで形成されていることが好ましい。なお、素子区画溝２３は、欠陥阻止層１２を超える深さまで除去されていてもよい。

本実施例においては、基板であるＺｎＯ結晶とは結晶組成の異なるＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．１）層１２Ａと、Ｍｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．２）層１２Ｂとを欠陥阻止層１２として用いている。従って、素子分離部から導入された欠陥は、基板及びＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ層間の界面、Ｍｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．１）層１２Ａ及びＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．２）層１２Ｂ間の界面、Ｍｇ_ｘＺｎ_{（１−ｘ）}Ｏ（ｘ＝０．２）層１２Ｂ及びＬＥＤ動作層１４間の界面で阻止される。

図１０は、本発明の実施例４であるＬＥＤ素子３０の断面図である。より具体的には、基板１０上に、シリコン（Ｓｉ）を添加した、厚さ３０ｎｍ（ナノメートル）のＺｎＯ結晶層である欠陥阻止層１２及びＬＥＤ動作層１４がこの順で形成されている。

ＬＥＤ動作層１４は、ｎ型ＺｎＯ系半導体層１４Ａ、発光層１４Ｂ及びｐ型ＺｎＯ系半導体層１４Ｃがこの順で積層された構成を有している。ｎ型ＺｎＯ系半導体層１４Ａ、発光層１４Ｂ及びｐ型ＺｎＯ系半導体層１４Ｃの構成は、例えば、実施例１の場合と同様である。

欠陥阻止層１２は、より詳細には、低温（３００℃程度）で成長した低温成長結晶層であり、１×１０^１８ｃｍ^−３〜５×１０^２０ｃｍ^−３の濃度範囲内でＳｉを添加して成長したＺｎＳｉＯ（ジンクシリケート）からなる結晶層である。当該ＺｎＳｉＯ層は成長後に、高温（８００℃程度）でアニール処理され、欠陥阻止層１２が形成される。

本実施例においては、欠陥阻止層１２は基板１０上に直接形成されており、素子区画溝２３は、欠陥阻止層１２を超える深さまで除去されて形成されている。すなわち、素子区画溝２３は、ＬＥＤ動作層１４が形成された表面側から基板１０の一部を除去する深さで形成されている。

図１１は、ＺｎＯ｛０００１｝面基板上にＺｎＳｉＯ層を成長し、その上にＺｎＯ層を成長した一例の（０００２）面の２θ−ω（Ｘ線）回折パターンを示している。このように、ＺｎＳｉＯ層上のＺｎＯ層の回折ピークが、ＺｎＯ基板の回折ピークより高角側に観察される状態が好ましい。ＺｎＯ成長層の格子定数は、ＺｎＯ基板の格子定数より、ａ軸が長くなり、ｃ軸が短くなり、この結果、ＺｎＳｉＯ層に圧縮応力が働く。

また、図１２は、図１１に示した一例のＳＩＭＳ（Secondary Ion Mass Spectrometry）の深さ方向プロファイルを示している。ＺｎＳｉＯ層のＳｉ濃度は、不純物程度の濃度であっても、成長層であるＺｎＯ層の格子定数を変化させることが可能である。

本実施例においては、Ｓｉを添加したＺｎＯ結晶である欠陥阻止層１２には圧縮応力が働き、基板１０及び欠陥阻止層１２間の界面、欠陥阻止層１２及びｎ型ＺｎＯ系半導体層１４Ａ間の界面で欠陥は方向を変える、または欠陥伝播が止まるのでＬＥＤ動作層１４への欠陥導入が阻止される。また、素子区画溝を基板に到達するまで形成しているので、素子区画溝２３の底面と素子区画溝２３の角部からＬＥＤ動作層１４に伝播する欠陥は阻止される。

以上説明した実施例は適宜組み合わせて適用することも可能である。例えば、実施例１〜３におけるＭｇ_ｘＺｎ_{（１−ｘ）}Ｏ層と実施例４のＺｎＳｉＯ層とを組み合わせて欠陥阻止層とすることができる。あるいは、実施例１〜３におけるＺｎＯ層１１をＺｎＳｉＯ層で置換することも可能である。かかる場合、ＺｎＳｉＯ層の歪みによる欠陥阻止効果に加え、これと結晶組成や硬度あるいは格子歪みの異なる層による欠陥阻止効果とが得られ、阻止効果が増大するのみならず、異なる種類の格子欠陥、転位を効果的に阻止できるという格別の効果が得られる。

上記実施例においては、半導体発光素子としてＬＥＤを例に説明したが、半導体レーザあるいは他の半導体素子に適用することも可能である。

以上、詳細に説明したように、本発明によれば、欠陥阻止層と、素子動作層が形成された表面側から欠陥阻止層を除去する深さにまで達する素子区画溝と、が設けられている。かかる構成により、ウエハを半導体素子に分離する際の素子分離部から素子動作層への欠陥伝播が阻止される。従って、素子特性、素子寿命及び量産性に優れた高性能な半導体素子を製造することができる。特に、発光効率及び素子寿命に優れるとともに、量産性に優れた高性能な半導体発光素子を製造することができる。

本発明により酸化亜鉛（ＺｎＯ）系化合物半導体層がＺｎＯ基板１０上に成長されたＬＥＤ動作層付き基板を示す断面図である。 本発明による半導体発光素子（ＬＥＤ）の製造工程について示す図である。 本発明によるＬＥＤ素子の平面図（上段）及び線Ａ−Ａにおける素子断面を示す図（下段）である。 ＺｎＯ｛０００１｝面基板上に欠陥阻止層として６対のＺｎＯ／ＭｇＺｎＯ薄膜多重積層を成長した一例の（０００２）面の２θ−ω（Ｘ線）回折パターンを示す図である。 複数の層を有する欠陥阻止層を模式的に示すとともに、素子分離工程において分離部から生じた欠陥が欠陥阻止層の多数の界面で阻止される様子を模式的に示す図である。 素子区画溝が、半導体発光素子ウエハの表面側からＺｎＯ基板と成長層との界面Ｊ１（基板表面）を超える深さで形成されていることを模式的に示す図である。 素子区画溝が、半導体発光素子ウエハの表面側から欠陥阻止層とＺｎＯ成長層との界面Ｊ２を超える深さまで除去されて形成されていることを模式的に示す図である。 本発明の実施例２であるＬＥＤ素子の断面図である。 本発明の実施例３であるＬＥＤ素子の断面図である。 本発明の実施例４であるＬＥＤ素子の断面図である。 ＺｎＯ｛０００１｝面基板上にＺｎＳｉＯ層を挿入し、その上にＺｎＯ層を成長した一例の（０００２）面の２θ−ω（Ｘ線）回折パターンを示す図である。 図１１に示したサンプルのＳＩＭＳの深さ方向プロファイルを示す図である。

符号の説明

１０ 基板
１１ ＺｎＯ層
１２ 欠陥阻止層
１４ ＬＥＤ動作層
１４Ａ ｎ型半導体層
１４Ｂ 発光層
１４Ｃ ｐ型半導体層
１５ ＬＥＤ動作層付き基板
１７ 半導体発光素子ウエハ
３０ ＬＥＤ素子

Claims (22)

1. 酸化亜鉛（ＺｎＯ）からなる基板上に素子動作層が形成された半導体素子の製造方法であって、
   前記基板と前記素子動作層との間に前記基板とは異なる結晶組成の欠陥阻止層を形成するステップと、
   前記素子動作層側表面から前記欠陥阻止層を超える深さまで除去された素子区画溝を形成するステップと、
   を有することを特徴とする製造方法。
2. 前記素子区画溝は、前記基板の一部を除去する深さまで形成されていることを特徴とする請求項１に記載の製造方法。
3. 前記欠陥阻止層は、隣接する層が互いに異なる結晶組成であるように積層された複数のＺｎＯ系化合物半導体層を含むことを特徴とする請求項１又は２に記載の製造方法。
4. 前記ＺｎＯ系化合物半導体層は、Ｍｇ_ｘＺｎ_{（１−ｘ）}Ｏ層であることを特徴とする請求項３に記載の製造方法。
5. 前記欠陥阻止層は、Ｍｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ層とＭｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ層（ｘ１≠ｘ２）が交互に１対以上積層された層であって、ｘ１及びｘ２は０≦（ｘ１、ｘ２）≦０．６８、及び、０．０５≦｜ｘ１−ｘ２｜≦０．６８であることを特徴とする請求項３に記載の製造方法。
6. 前記欠陥阻止層は、Ｍｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ層とＭｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ層（ｘ１≠ｘ２）が交互に１対以上積層された層であって、前記Ｍｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ層及び前記Ｍｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ層の層厚は１ｎｍ以上５０ｎｍ以下であることを特徴とする請求項３に記載の製造方法。
7. 前記欠陥阻止層はＺｎＳｉＯ（ジンクシリケート）層を含むことを特徴とする請求項１ないし６のいずれか１に記載の製造方法。
8. 前記欠陥阻止層は前記基板とは異なる格子定数を有する層を含むことを特徴とする請求項１ないし７のいずれか１に記載の製造方法。
9. 前記素子区画溝が前記基板の一部を除去する深さは０．５μｍ以上であることを特徴とする請求項２に記載の製造方法。
10. 前記半導体素子は半導体発光素子であり、前記素子動作層は発光動作層であることを特徴とする請求項１ないし９のいずれか１に記載の製造方法。
11. 酸化亜鉛（ＺｎＯ）からなる基板と、
    前記基板上に形成された、前記基板とは異なる結晶組成の欠陥阻止層と、
    前記欠陥阻止層上に形成された素子動作層と、
    前記素子動作層表面から前記欠陥阻止層を超える深さまで形成された素子区画溝と、
    を有することを特徴とする素子動作層付き基板。
12. 前記素子区画溝は、前記基板の一部を除去する深さまで形成されていることを特徴とする請求項１１に記載の素子動作層付き基板。
13. 前記欠陥阻止層は、隣接する層が互いに異なる結晶組成であるように積層された複数のＺｎＯ系化合物半導体層を含むことを特徴とする請求項１１又は１２に記載の素子動作層付き基板。
14. 前記ＺｎＯ系化合物半導体層は、Ｍｇ_ｘＺｎ_{（１−ｘ）}Ｏ層であることを特徴とする請求項１３に記載の素子動作層付き基板。
15. 前記欠陥阻止層は、Ｍｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ層とＭｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ層（ｘ１≠ｘ２）が交互に１対以上積層された層であって、ｘ１及びｘ２は０≦（ｘ１、ｘ２）≦０．６８、及び、０．０５≦｜ｘ１−ｘ２｜≦０．６８であることを特徴とする請求項１３に記載の素子動作層付き基板。
16. 前記欠陥阻止層は、Ｍｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ層とＭｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ層（ｘ１≠ｘ２）が交互に１対以上積層された層であって、前記Ｍｇ_ｘ１Ｚｎ_{（１−ｘ１）}Ｏ層及び前記Ｍｇ_ｘ２Ｚｎ_{（１−ｘ２）}Ｏ層の層厚は１ｎｍ以上５０ｎｍ以下であることを特徴とする請求項３に記載の素子動作層付き基板。
17. 前記欠陥阻止層はＺｎＳｉＯ（ジンクシリケート）層を含むことを特徴とする請求項１１ないし１６のいずれか１に記載の素子動作層付き基板。
18. 前記欠陥阻止層は前記基板とは異なる格子定数を有する層を含むことを特徴とする請求項１１ないし１７のいずれか１に記載の素子動作層付き基板。
19. 前記素子区画溝が前記基板の一部を除去する深さは０．５μｍ以上であることを特徴とする請求項１２に記載の素子動作層付き基板。
20. 前記素子動作層は発光動作層であることを特徴とする請求項１１ないし１９のいずれか１に記載の素子動作層付き基板。
21. 請求項１１ないし２０のいずれか１に記載の素子動作層付き基板を、前記素子区画溝に沿って劈開して個片化して形成したことを特徴とする半導体素子。
22. 前記素子動作層は発光動作層であることを特徴とする請求項２１に記載の半導体素子。

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