JP2010045166A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 半導体装置及びその製造方法に関し、従来どおりの簡易で安価なウェハーテストでチップを選別しても、積層実装した後の製品の不良率を十分に低くする。
【解決手段】 複数の第１の半導体チップと、第１の半導体チップと外部との通信、又は、第１の半導体チップ間の通信を制御する第２の半導体チップとを積層した第１の実装装置と、第２の半導体チップと通信する少なくとも一つの第３の半導体チップを有した第２の実装装置を実装基板上に実装し、第３の半導体チップは第１の半導体チップの代替機能を有しており、第１の実装装置内の第１の半導体チップ内の正常動作しない第１の半導体チップの数と同じ数或いはそれ以上の数が積層され、正常動作しない第１の半導体チップの機能を代行させる。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関するものであり、特に、半導体メモリチップ等の複数の半導体チップを積層した積層型半導体装置において、積層した後のテストで判明した不良チップを他の良品チップで代行させて歩留りを向上するための構成に関するものである。

近年、複数の半導体メモリを積層することで外部から１つの半導体メモリと同様に制御できる大容量の積層型半導体メモリ装置が開発されている。例えば、磁気ハードディスクに代えて不揮発性メモリを用いたＳｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ（ＳＳＤ）では、同一のフラッシュメモリチップを複数枚積層することで記憶容量を増大できる。

図１５は、ＳＳＤの概略的構成図であり、１ＧＢのＮＡＮＤフラッシュメモリからなる半導体メモリチップ８３を８枚積層させたメモリパッケージ８２を８個、実装基板８１に実装して６４ＧＢのＮＡＮＤフラッシュメモリとして外部からアクセスできるようにしたものである。この場合、各１ＧＢのＮＡＮＤフラッシュメモリの動作を制御するコントロールチップ８４も実装基板８１に実装している。

このような、積層型半導体装置における各チップ間の接続や電源供給はワイヤ配線を用いて行われている。しかし、このような、ワイヤ配線は半導体装置が高密度・高集積度化するにつれて困難になっている。

そこで、本発明者等は、このような積層型装置内に多層に積層されたチップ間や積層されたプリント配線基板間を無線接続する技術として、チップ上の配線やプリント配線基板上の配線により形成されるコイルを介して積層実装されるチップ間や基板間で誘導結合による通信を行うことを提案している（例えば、特許文献１乃至６、非特許文献１乃至８参照）。

例えば、特許文献１に開示した提案によれば、複数のチップを積層し、磁界通信用コイルの誘導結合でチップ間のデータ通信ができる。
特開２００５−２２８９８１号公報 特開２００５−３４８２６４号公報 特開２００６−０５０３５４号公報 特開２００６−０６６４５４号公報 特開２００６−１０５６３０号公報 特開２００６−１７３９８６号公報 Ｄ．Ｍｉｚｏｇｕｃｈｉ ｅｔ ａｌ，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ （ＩＳＳＣＣ’０４），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１４２−１４３，５１７，Ｆｅｂ．２００４ Ｎ．Ｍｉｕｒａ ｅｔ ａｌ，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２４６−２４９，Ｊｕｎ．２００４ Ｎ．Ｍｉｕｒａ ｅｔ ａｌ，"Ｃｒｏｓｓ Ｔａｌｋ Ｃｏｕｎｔｅｒｍｅａｓｕｒｅｓ ｉｎ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−Ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ，" ｉｎ Ｐｒｏｃ．ＩＥＥＥ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＣＩＣＣ’０４），ｐｐ．９９−１０２，Ｏｃｔ．２００４ Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｈ．Ｔｓｕｊｉ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０５），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００５ Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｋ．Ｎｉｉｔｓｕ，Ｙ．Ｎａｋａｇａｗａ，Ｍ．Ｔａｇｏ，Ｍ．Ｆｕｋａｉｓｈｉ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０６），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４２４−４２５，Ｆｅｂ．２００６ Ｎ．Ｍｉｕｒａ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０７），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００７ Ｈ．Ｉｓｈｉｋｕｒｏ，Ｓ．Ｉｗａｔａ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０７），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．３６０−３６１，６０８，Ｆｅｂ．２００７ Ｎ．Ｍｉｕｒａ，Ｙ．Ｋｏｈａｍａ，Ｙ．Ｓｕｇｉｍｏｒｉ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ０８），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２９８−２９９，Ｆｅｂ．２００８

しかし、上述のように６４ＧＢのフラッシュメモリを８個のメモリパッケージで構成する場合、実装面積が大きく、小型の携帯機器に搭載する半導体メモリとしてはさらなる小型化が要されている。

そこで、１ＧＢのＮＡＮＤフラッシュメモリを６４枚を同一パッケージ内に積層すれば、６４ＧＢのＮＡＮＤフラッシュメモリとして外部からアクセスできる。図１６は、１ＧＢのＮＡＮＤフラッシュメモリからなる半導体メモリチップ８３を６４枚を積層したメモリパッケージ８５とコントロールチップ８４とを実装したＳＳＤの概念的構成図である。このように、６４枚積層した場合に実装面積を約１／４にすることが可能になる。

しかし、従来のワイヤボンディングを用いた積層方法では、６４枚の半導体チップを積層することは現実的ではない。即ち、各半導体チップに対するワイヤボンディングの数は、例えば、電源供給用１本、ＧＲＯＵＮＤ用１本、及び、信号用２４本の２６本となり、全体の本数は１６６４本（＝２６本×６４個）となるため、このような本数のワイヤをボンディングするスペースを１パッケージ内に確保することは実際上は不可能である。

そこで、上述の本発明者等の提案によるコイルの誘導結合を用いた磁界通信が重要になる。磁界通信を用いると、各半導体チップに対するワイヤボンディングの数は、電源供給用、ＧＲＯＵＮＤ用、及び、リセット用の３本で良く、全体の本数は１９２本（＝３本×６４個）となり、現実的なボンディング数である。

また、積層高さも、各半導体チップの厚さを６０μｍとし、接着剤の厚さを１５μｍとすると、積層高さは４．８ｍｍとなり、パッケージした後の高さは６ｍｍ程度となる。一方、従来の８枚の半導体チップを積層したパッケージの高さは３ｍｍ程度であるので、実装体積としての従来型の１／２程度になるため、高密度実装に適した構成となる。

同様にして、３２枚のＤＲＡＭチップを積層することで、ＤＲＡＭの記憶容量を３２倍に増大できる。また、マイクロプロセッサチップを８枚積層してマルチコアプロセッサの数を８倍に増やすことも考えられる。

このように積層した半導体チップ間の通信手段として磁界通信を用いる場合には、半導体チップが逐次信号を転送することで離れた位置のチップ間でデータ通信する必要があり、本発明者はそのための手段も提案している（例えば、特願２００８−１４６２４８）。

また、このようなＳＳＤを実際に駆動するためには、積層された半導体チップの中から所望のチップを磁界通信により選択して所望の動作をさせる必要があるが、本発明者はそのための手段も提案している（例えば、特願２００８−１７６１２０）。

さらに、積層した半導体チップに、電源供給用、ＧＲＯＵＮＤ用、及び、リセット用の３本のボンディングワイヤをボンディングする必要があるが、ボンディングの際の衝撃により半導体チップが損傷を受けるのを防止するためには、本発明者は積層する半導体チップを順次少しづつずらして積層することも提案している（例えば、特願２００８−１４６２４８）。

一方、このような積層型装置内に多層に積層されたチップ間や積層されたプリント配線基板間を有線接続する技術としては、従来のボンディング配線の他にも、チップを貫通する方向に高密度な配線を提供する手段としてシリコン貫通ビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）技術などが開発されている。

このように、半導体チップの積層数を増加することによって、実装面積或いは実装体積を大幅に低減することが可能になるが、積層数の増加に伴って半導体チップの不良による積層型半導体装置の不良率が大幅に低下するという問題がある。

例えば、半導体チップの不良率がＤ（０≦Ｄ≦１）であるとすると、Ｎ枚の半導体チップを積層した積層型半導体装置の歩留りは（１−Ｄ）^N になり、Ｎの増大に伴って歩留りは指数関数的に低くなる。例えば、不良率Ｄが３％でＮが６４枚の場合、装置の歩留りは１４％になる。その結果、製品の製造コストが高くなるという問題がある。

不良チップが発生した場合には、当該不良チップを良品チップと交換すれば良いが、チップを接着剤や半田により一旦積層して実装し、且つ、ワイヤボンディングを行った後に、不良チップを良品チップと交換することは非常に難しい。そこで、積層実装する前にチップをテストして不良チップの混入を招かないことが、特に積層枚数が多い場合に強く求められる。所謂Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ（ＫＧＤ）問題と呼ばれる課題である。

通常は、半導体チップをウェハーから切断する前に、ウェハーに針を当ててテスターを用いてテストし、良品チップを選別する。しかし、このウェハーテストは、テストコストを低減するために、通常は最終製品テストほどには詳しく行わないのが現状である。例えば、テスト容易化回路をチップに埋め込み、最終製品テストに比べて少ないテストパターンを用いてウェハーテストを行うのが一般的である。その結果、増大する不良率による損失とテストコスト削減とのトレードオフで、どこまで詳細にウェハーテストをするかが決まる。

これまでは、一つのパッケージにおける積層チップ数が８チップだったので３％の不良率の場合にも、最終的な積層型半導体装置の歩留りは、０．９７の８乗で０．９７⁸ ＝７８．４％となり、不良積層型半導体装置を廃棄することで対応しても問題なかった。

しかし、６４枚の半導体チップを積層する場合は、これでは製品歩留りが低すぎる。たとえウェハーテストをより詳細に行うことで、不良率を１％に低下できたとしても、０．９９の６４乗で５３％の歩留りしか得られず十分ではない。更に不良率Ｄをより低くするためのテストコストは、急激に高くなる。

また、たとえ不良率Ｄを０％に出来たとしても、積層実装の際のボンディング配線の不良が製品の不良率を下げる要因となり、課題は残る。例えば、上述のように、磁界通信を用いない場合、一つの半導体チップに２６本のボンディング配線が必要であるとすると、６４枚の半導体チップでは総計１６６４本のボンディング配線が必要になる。

かりに、このような１６６４本のボンディング配線の接続が可能であったとしても、ボンディングの不良率を１００ｐｐｍ（＝１０^-4）とすると、０．９９９９の１６６４乗で装置の歩留りは８４．７％になる。

したがって、本発明は、従来どおりの簡易で安価なウェハーテストでチップを選別しても（数％程度の確率で不良チップが混入しても）、積層実装した後の製品の不良率を十分に低くすることを目的とする。

ここで、本発明における課題を解決するための手段を説明する。
（１）上記課題を解決するために、本発明は、複数の第１の半導体チップと、第１の半導体チップと外部との通信、又は、第１の半導体チップ間の通信を制御する第２の半導体チップとを積層した第１の実装装置と、第２の半導体チップと通信する少なくとも一つの第３の半導体チップを有した第２の実装装置を実装基板上に実装した半導体装置であって、第３の半導体チップは第１の半導体チップの代替機能を有しており、第１の実装装置内の第１の半導体チップ内の正常動作しない第１の半導体チップの数と同じ数或いはそれ以上の数が積層され、正常動作しない第１の半導体チップの機能を代行させることを特徴とする。

このように、第１の半導体チップを積層した第１の実装装置内における不良チップを、第３の半導体チップで代行させる冗長手段を設けることによって、第１の実装装置を不良として廃棄することなく、製品として出荷することが可能になる。

また、第２の半導体チップ、通常はコントロールチップを第１の半導体チップとともに積層しているので、図１６に示したコントロールチップの実装位置に第２の実装装置を実装することができ、それによって、実装面積が増大することがない。さらに、代替の第２の実装装置として、不良チップの数に応じて、積層数の異なる市販の積層型半導体装置を用いることによって、不良な第１の実装装置を安価な構成で救済することが可能になる。

また、第１の半導体チップの積層枚数を増やして冗長性を持たせていないので、不良チップが少ない場合に、第１の半導体チップの積層枚数を増やして冗長性を持たせた場合と比較すると使用されない第１の半導体チップが発生するという無駄を省くことができる。

（２）また、本発明は、上記（１）において、第１の半導体チップと第２の半導体チップは磁界通信用コイルを有し、磁界通信用コイルの誘導結合を用いて第１の半導体チップと第２の半導体チップの間のデータ通信、及び、第１の半導体チップ間のデータ通信を磁界通信により行い、且つ、第１の半導体チップ及び第２の半導体チップは電源供給用配線に接続されていることを特徴とする。

このように、チップ間の通信手段として磁界通信を用いることによって、多層積層に伴うボンディングワイヤ数は現実的な数になり、例えば、６４枚の半導体チップの積層も可能になる。従来のボンディングワイヤを１６６４本設ける必要のある積層型半導体装置では６４枚の積層が実質的に不可能であるので、第３の半導体チップを冗長手段とすることは検討の対象にならない構成であり、且つ、従来は、８枚の積層が限度であるため全体の歩留りが良好であり、やはり、第３の半導体チップを冗長手段とすることは検討の対象にならない構成である。

（３）また、本発明は、上記（２）において、電源供給用配線は、消費電力の要求から決まる本数よりも冗長な数の配線が用いられることを特徴とする。
このように、電源供給用配線に冗長性を持たせることによって、積層型半導体装置の歩留りを更に向上することができる。

（４）また、本発明は、上記（３）において、各第１の半導体チップには、各第１の半導体チップに設けた磁界通信用コイルの通信状態を設定するリセット用配線と、リセット用配線を代行する機能を有する冗長リセット用配線を有することを特徴とする。
このように、リセット用配線を設ける場合に、冗長リセット用配線も設けておくことによって、積層型半導体装置の歩留りを更に向上することができる。このことは、上述のチップ間の通信手段として磁界通信を用いることによって、多層積層に伴うボンディングワイヤ数が現実的な数になったために可能になったものであり、従来のボンディングワイヤを１６６４本設ける積層型半導体装置では検討の対象にならない構成である。

（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、第１の半導体チップ及び第３の半導体チップは、半導体メモリチップであることを特徴とする。
（６）また、本発明は、上記（５）において、半導体メモリチップは、不揮発性メモリであることを特徴とする。
このような積層型半導体装置としては、半導体メモリチップ、特に、不揮発性メモリを積層したＳＳＤが典型的なものである。

（７）また、本発明は、上記（１）乃至（６）のいずれかにおいて、複数の第１の半導体チップは、同一の構造を有することを特徴とする。
上述のように、磁界通信を用いることによって、個々の半導体チップに固体識別機構を持たせる必要がないため、同一の構造を有する半導体チップの使用が可能になる。それによって、積層時に各半導体チップの積層順序を意識する必要がないため、積層工程が簡単になる。

（８）また、本発明は、複数の第１の半導体チップと、第１の半導体チップと外部との通信、又は、第１の半導体チップ間の通信を制御する第２の半導体チップとを積層した第１の実装装置を実装基板上に実装する半導体装置の製造方法であって、第１の実装装置内の第１の半導体チップが正常動作しない場合、第１の半導体チップの代替機能を有する第３の半導体チップを正常動作しない第１の半導体チップの数と同じ数だけ積層した第２の実装装置を実装基板上に実装するとともに、第２の半導体チップと第３の半導体チップ間の通信を可能とする接続を行うことを特徴とする。

このように、第３の半導体チップによる第１の半導体チップの置き換えを第１の実装装置の完成後に行うことができるので、従来どおりの簡易で安価なウェハーテストでチップを選別しても、積層実装した後の製品の不良率を十分に低くすることができる。

提示された半導体装置及びその製造方法によれば、不良チップの冗長用チップへの置き換えを積層型半導体装置の形成後に行うことができるので、従来どおりの簡易で安価なウェハーテストでチップを選別しても、積層実装した後の製品の不良率を十分に低くすることができる。

また、不良チップの冗長用チップへの置き換えに際しては、所定の枚数が積層された第２の実装装置、特に、市販の低積層型半導体装置を実装するだけであるので、低コストの冗長機構を構成することができる。

ここで、図１を参照して、本発明の実施の形態を説明する。図１は、本発明の実施の形態の実装半導体装置の概念的構成図であり、ここでは、半導体チップを６４枚積層した例として示す。図１に示すように、３つの磁界通信用コイルＴ_ｉ ，Ｒ_ｉ，Ｄ_ｉを備えた各半導体チップ１１_ｉをワイヤボンディングスペースを確保するために少しずつずらしながら積層し、その上にコントローラチップ１２を配置している（必要ならば、上述の特願２００８−１４６２４８参照）。

ここで、半導体チップ１１_ｉは例えば、４枚積層する毎に、スペーサ１３を挿入して折り返す構造を採用しており、したがって、６４枚積層する場合にはスペーサ１３は１５（＝６４／４−１）枚必要になる。

また、３つの磁界通信用コイルＴ_ｉ，Ｒ_ｉ，Ｄ_ｉは両側のコイルを大きくし、中間のコイルを小さくし、各積層準位でコイルの役割を割り振り、クロストークを防止するとともに、スペーサ１３を介した送受信が可能なように構成する。なお、Ｔ_ｉが送信用コイルを表し、Ｒ_ｉが受信用コイルを表し、Ｄ_ｉがｏｆｆ状態（ｄｉｓａｂｌｅ）のコイルを表す。なお、図の場合には、上から下に磁界通信する場合のコイル配置を示しており、逆に下から上に磁界通信する場合には、各コイルの状態を切り替える。

また、各半導体チップ１１_ｉ及びコントローラチップ１２には、それぞれ１本ずつの電源用ワイヤ及び接地用ワイヤがワイヤボンディングされ、また、各半導体チップ１１_ｉとコントローラチップ１２との間はリセット線によって接続されている。このような構成の積層型半導体装置をパッケージ１４に封入して第１実装装置１０を構成する。

また、第２実装装置２０は、第１実装装置１０における不良半導体チップの数と同数或いはそれ以上の数で、且つ、半導体チップ１１_ｉの機能を代行できる機能を有する半導体チップ２１_ｉとパッケージ２２により構成されている。この第２実装装置２０は第１実装装置１０とともに実装基板２３上に実装され、第２実装装置２０内の各半導体チップ２１_ｉは第１実装装置１０内のコンローラチップ１２と配線２４により接続されて、コンローラチップ１２により制御される。

この場合、第２実装装置２０内に格納する半導体チップ２１_ｉの枚数は、第１実装装置１０内の不良チップの数と同数であり、第１実装装置１０内の不良チップの数を確認したのち、判明した不良チップの数と同数の半導体チップ２１_ｉが積層・格納された第２実装装置２０を選択して実装基板２２に実装する。この場合の第２実装装置２０としては、市販の安価な汎用製品を用いれば良いが、別途、磁界通信機構を備えた半導体チップを積層して作製しても良い。なお、３枚積層した実装装置等の市場要求が少なく開発されていない積層枚数の実装装置が有る場合には、４枚積層した実装装置等の必要枚数以上を積層した実装装置を用いれば良い。

このように、本発明の実施の形態においては、第１実装装置１０内の不良チップの数を確認したのち、不良チップの数と同数の半導体チップ２１_ｉが積層・格納された第２実装装置２０で機能を代行しているので、チップに無駄がなくなり、製造歩留りを向上することができる。また、簡単な代替機構であるので、従来どおりの簡易で安価なウェハーテストのままでチップを選別しても問題が発生しないので、この点からの製造コストを低くすることができる。

例えば、第１実装装置１０の組立工程を終えてテストしたところ、６４枚の半導体チップ１１_ｉの中の２枚のチップが不良であることが判明した場合を考える。その場合、コントローラチップ１２は、その不良チップの代替に、第２実装装置２０の中の２枚の良品の半導体チップ２１_ｉをアクセスできる。また、テストの結果、１枚の半導体チップ１１_ｉが不良であれば、１枚の良品の半導体チップ２１_ｉを格納した第２実装装置２０を実装して接続する。

このような１枚や２枚の半導体チップ２１_ｉ、特に、ＮＡＮＤフラッシュメモリチップを格納したパッケージ品は、別の製品として製造されていることが多い。これを利用すれば、効率良く生産できる。パッケージの外形寸法が規格化されていれば、このような流用はできる。第１実装装置１０のテスト結果に合わせて、必要な数の良品の半導体チップ２１_ｉが格納された第２実装装置２０を実装することができるため、生産効率が上がる。

例えば、半導体チップ１１_ｉの不良率が３％とすると６４チップを積層した第１実装装置の歩留りは、０．９７の６４乗で０．９７⁶⁴＝１４％になる。
また、１つの半導体チップが不良になる確率は、
０．９７⁶³×（１−０．９７）×_６４Ｃ_１＝２８％
であり、２つの半導体チップが不良になる確率は、
０．９７⁶²×（１−０．９７）² ×_６４Ｃ_２＝２７．５％
である。したがって、第１実装装置を１００００個製造したとき、１４００個の実装装置が良品となり、２８００個の実装装置は１つの半導体チップが不良となり、２７５０個の実装装置は２つの半導体チップが不良になる。

ここで、１つの半導体チップ、又は、２つの半導体チップをパッケージに収容した第２実装装置を用意しておき、第１実装装置１０内のコントローラチップ１２が第１実装装置１０内の不良チップの代替として使う場合を考える。半導体チップ２１_ｉの不良率も３％であるとすると、２８００個の良品１チップパッケージを得るのに、２８００÷０．９７＝２８８７チップが必要になる。また、２７５０個の２チップ良品パッケージを得るのに２×２７５０÷０．９７² ＝５８４５チップが必要になる。従って最終歩留りを計算すると、

となり、約６９％の歩留りとなる。

同様にして歩留り計算をすると、代替する不良チップの上限が１チップの場合は４２％、２チップの場合は６９％、３チップの場合は８５％、４チップの場合は９３％になる。したがって、積層枚数の大きな第２実装装置を用意すれば歩留りはさらに向上する。

また、本発明における積層構造は図１に示した積層構造に限られるものではなく、例えば、特願２００７−３０５１４３に示したような、同じ形状の半導体チップを１８０°回転させて交互にずらしながら積層させても良い。また、磁界通信を用いることなく、従来のチップを貫通する方向に高密度な配線を提供するシリコン貫通ビア（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）技術を用いた積層構造でも良い。

また、各半導体チップに接続する電源供給用、接地用、及び、リセット用の３本のボンディングワイヤの内の少なくともいずれかに冗長性を持たせて２本にすることにより、製造歩留りを向上することができる。特に、電源供給用、接地用、及び、リセット用の３本の全てに冗長性を持たせて６本にすることによりさらに製造歩留りを向上することができる。

例えば、６４の半導体チップを一つのパッケージに格納して、ボンディング配線の冗長性を持たせた場合には、必要なボンディング配線の数は、６４（チップ数）×３（必須配線数）×２（冗長分）＝３８４本になる。ボンディングの不良率が１００ｐｐｍ＝１０^-4の場合、１万本のボンディング配線に１本の割合で不良が発生する。

冗長性を持たせない場合には、１パッケージに１９２本のボンディング配線を使うので、１万÷１９２＝５２．０８３個のパッケージで平均１個のパッケージがボンディングに起因した不良になる。不良パッケージをそのまま廃棄すると仮定すると、歩留りは、５１．０８３÷５２．０８３＝９８．０８％になる。

ボンディング配線の不良は、ほとんどの場合がオープン不良であるので、必要以上の本数のボンディング配線を使えば不良率は更に低くなる。したがって、１本ずつ冗長にしてパッケージ全体で３８４本にすると、２本のボンディングワイヤの両方が不良になる確率は、（１０^-4）² ＝０．０１ｐｐｍになる。したがって、上記と同様に計算すると、歩留まりは９９．９９９７％に改善する。
このような、ボンディングワイヤの冗長性は、半導体チップの冗長性とは独立に適用しても良いものである。

以上を前提として、図２乃至図８を参照して本発明の実施例１のＳＳＤを説明する。図２は、本発明の実施例１のＳＳＤの概念的構成図であり、基本的構成は図１に記載された構成と同様である。図２に示すように、３つの磁界通信用コイルＴ_ｉ，Ｒ_ｉ，Ｄ_ｉを備えるとともに、例えば、５０μｍの厚さに薄層化した各ＮＡＮＤフラッシュメモリチップ３１_ｉを少しずつずらしながら、磁界通信用コイルのピッチに合わせて、例えば、３００μｍずらしながら、例えば、厚さが１５μｍのエポキシ樹脂系接着剤により積層し、その上に同じく３つの磁界通信用コイルＴ_ｉ，Ｒ_ｉ，Ｄ_ｉを備えたコントローラチップ３２を配置する。

また、各ＮＡＮＤフラッシュメモリチップ３１_ｉ及びコントローラチップ３２には、それぞれ１本ずつの電源用ワイヤ及び接地用ワイヤがワイヤボンディングされ、また、各ＮＡＮＤフラッシュメモリチップ３１_ｉとコントローラチップ３２との間はリセット線によって接続されている。このような構成の積層型ＮＡＮＤフラッシュメモリ装置をパッケージ３４に封入して第１メモリパッケージ３０を構成する。

ここで、ＮＡＮＤフラッシュメモリチップ３１_ｉは例えば、４枚積層する毎に、厚さが、例えば、５０μｍのシリコンからなるスペーサ３３を挿入して折り返す構造を採用している。このように構成することによって、各ＮＡＮＤフラッシュメモリチップ３１_ｉに電源供給用、接地用、或いは、リセット用のワイヤをボンディングする際に、当該チップのボンディング箇所の直下にＮＡＮＤフラッシュメモリチップ３１_ｉ＋1或いはスペーサ３３が存在するので、ＮＡＮＤフラッシュメモリチップ３１_ｉがボンディングの衝撃により損傷することがない。したがって、ＮＡＮＤフラッシュメモリチップ３１_ｉの厚さを、上述のように、５０μｍ程度に薄くすることが可能になる。

また、第２メモリパッケージ４０は、第１メモリパッケージ３０における不良ＮＡＮＤフラッシュメモリチップ３１_ｉと同等の機能を有するＮＡＮＤフラッシュメモリチップ４１_ｉとパッケージ４２により構成されている。この第２メモリパッケージ４０は第１メモリパッケージ３０とともに実装基板４３上に実装される。この第２メモリパッケージ４０に格納されるＮＡＮＤフラッシュメモリチップ４１_ｉの枚数は、第１メモリパッケージ３０における不良ＮＡＮＤフラッシュメモリチップ３１_ｉの数と同じである。また、第２メモリパッケージ４０内の各ＮＡＮＤフラッシュメモリチップ４１_ｉは第１メモリパッケージ３０内のコンローラチップ３２と配線により接続されて、コンローラチップ３２により制御される。

また、図３に示すように、３つの磁界通信用コイルＴ，Ｒ，Ｄは両側のコイルを例えば、１００μｍ角とし、中央のコイルを５０μｍ角として、例えば、３００μｍのピッチで配置して両側の両方の通信能力が異なるように構成している。この各ＮＡＮＤフラッシュメモリチップ３１_ｉに設けた３つの磁界通信用コイルＴ，Ｒ，Ｄは各積層準位でコイルの役割を割り振り、クロストークを防止するとともに、スペーサ３３を介した送受信が可能なように構成する。なお、Ｔが送信用コイルを表し、Ｒが受信用コイルを表し、Ｄがｏｆｆ状態（ｄｉｓａｂｌｅ）のコイルを表す。

次に、図４を参照して、各チップ間の逐次通信方法を説明する。図４は各チップ間の逐次通信方法の説明図であり、図４（ａ）が下向きのリピート動作（逐次伝送）を実現した場合で、図４（ｂ）が上向きのリピート動作を実現した場合である。３組のコイルを送信用Ｔ_ｉと受信用Ｒ_ｉと未使用Ｄ_ｉのいずれかにプログラムすることで、下向き、あるいは上向きのリピート動作を実現でき、プログラムは、ボンディング配線やＥＥＰＲＯＭなどを用いることで行う。

図４（ａ）に示すように、下向きのリピート動作の場合、各積層準位の送信用コイルＴ_ｉに対向する隣接する上側チップに設けたコイルは未使用コイルＤ_ｉになるようにプログラムしているので、上向きのリピート動作が起こることはない。また、スペーサを挟んだチップ間の通信は距離は２倍になるが、両側に設けた大きなサイズのコイルにより送受信しているので、感度が低下することはない。

また、この場合、常に大きなサイズのコイルを送信用コイルＴ_ｉにしており、２つ或いは３つ離れたチップまで信号が到達する可能性があるが、送信用コイルＴ_ｉに対応する位置にはコイルが存在しないか、存在しても未使用コイルＤ_ｉであるのでクロストークが発生することはない。

図４（ｂ）に示すように、上向きのリピート動作の場合には、各積層準位の送信用コイルＴ_ｉに対向する隣接する下側チップに設けたコイルは未使用コイルＤ_ｉになるようにプログラムしているので、下向きのリピート動作が起こることはない。また、スペーサを挟んだチップ間の通信は距離は２倍になるが、両側に設けた大きなサイズのコイルにより送受信しているので、感度が低下することはない。

また、この場合、スペーサを挟んだ部分を除いて、他の部分では小さなサイズの中間のコイルを送信用コイルＴ_ｉにしているので、２或いは３つ離れたチップまで信号が到達する可能性がなく、クロストークが発生することはない。例えば、中間のコイルも大きくすると、図において、下から６番目のチップからの信号が大きい場合に、下から４番目のチップに設けた受信用コイルＲ_ｉ＋５に達して下向きのリピート動作が発生する虞がある。

このように、３つの磁界通信用コイルＴ_ｉ，Ｒ_ｉ，Ｄ_ｉを設計しているので、ＮＡＮＤフラッシュメモリチップ３１_ｉとして全く同じ使用のチップを用いることができ、積層工程において特段の考慮は払う必要がなく、積層工程が簡単になる。

次に、メモリ選択方法の一例を説明する。図５は、本発明の実施例１のＳＳＤにおけるメモリ選択方法の説明図であり、図５（ａ）はＳＳＤの要部概念的構成図であり、また、図５（ｂ）はＳＳＤを構成するメモリチップにおける通信回路の概念的構成図である。なお、ここでは、図示を簡単にするためには、各ＮＡＮＤフラッシュメモリチップ３１_ｉはずらさないで図示している。

まず、図５（ａ）に示すように積層した各ＮＡＮＤフラッシュメモリチップ３１_ｉには、磁界通信を行うための通信回路５０_ｉが設けられているとともに、所定の容量のメモリセルと読み出し／書き込み制御回路（いずれも図示を省略）が設けられている。この通信回路５０_ｉ内には上述のように３つの磁界通信用コイルが設けられており、送信用、受信用、未使用に切り換えられるように構成されている。

ｍ番目に積層されたＮＡＮＤフラッシュメモリチップ３１_ｍの送受信回路内の受信回路はＮＡＮＤフラッシュメモリチップ３１_ｍ−１からの信号を受信し、ＮＡＮＤフラッシュメモリチップ３１_ｍ内の制御回路に渡す。また、ＮＡＮＤフラッシュメモリチップ３１_ｍの送信回路は制御回路のデータをＮＡＮＤフラッシュメモリチップ３１_ｍ＋ｘに送信する。ＮＡＮＤフラッシュメモリチップ３１_ｍが転送状態にある時、受信回路が受信した信号を送信回路により送信することにより、ＮＡＮＤフラッシュメモリチップ３１_ｍ-ｙからの信号をＮＡＮＤフラッシュメモリチップ３１_ｍ＋ｘに転送する。このような転送は、ＮＡＮＤフラッシュメモリチップ３１_ｍ-ｙとＮＡＮＤフラッシュメモリチップ３１_ｍ＋ｘとの間に挟まれた各ＮＡＮＤフラッシュメモリチップ３１_ｉの間を逐次転送されることにより行われる。

コントロールチップ３２から各ＮＡＮＤフラッシュメモリチップ３１_ｉに並列に、上述のリセット用ワイヤを介してリセット信号が出力される。リセット信号を受信した各ＮＡＮＤフラッシュメモリチップ３１_ｉはメモリチップ内の通信回路５０_ｉを初期化する。コントロールチップ３２のデータ入出力部はＮＡＮＤフラッシュメモリチップ３１₁に設けた磁界通信用コイルと対向してデータの入出力を行う。

ｎ個、ここでは６４個のＮＡＮＤフラッシュメモリチップ３１_ｉの中の特定のＮＡＮＤフラッシュメモリチップ３１_ｍ内に集積されているメモリセルにアクセスする場合、コントロールチップ３２はデータ入出力部からＮＡＮＤフラッシュメモリチップ３１_ｍを選択する制御データを出力することにより、ＮＡＮＤフラッシュメモリチップ３１_ｍを選択状態に設定する。次に、コントロールチップ３２は、アクセスするメモリセルのアドレスと、書き込み／読み出し制御信号を出力し、前記アドレスに対してデータの書き込み／読み出しを実行する。

図５（ｂ）に示すようにＮＡＮＤフラッシュメモリチップ３１_ｍに設けた通信回路５０_ｍは送受信回路６０_ｍと順序論理回路７０_ｍを有している。送受信回路６０_ｍは前段のＮＡＮＤフラッシュメモリチップ３１_ｍ＋１の送受信回路６０_ｍ−１と誘導結合する受信回路部６１_ｍと、後段のＮＡＮＤフラッシュメモリチップ３１_ｍ＋1の送受信回路６０_ｍ＋1と誘導結合する送信回路部６２_ｍと、通信回路５０_ｍの全体を制御する制御回路６３_ｍを有している。なお、ここでは、説明を簡単にするために未使用（Ｄｉｓａｂｌｅ）に設定した磁界通信用コイルについては図示を省略している。

順序論理回路７０_ｍはＮＡＮＤフラッシュメモリチップ３１_ｍの動作状態を表す３ビットの状態情報｛Ｓ_１、Ｓ_２、Ｓ_３｝を記憶するフリップフロップ７１_ｍと、組合せ論理回路７２_ｍを有している。組合せ論理回路７２_ｍはフリップフロップ７１_ｍの値と送受信回路６０_ｍが前段のＮＡＮＤフラッシュメモリチップ３１_ｍ−１から送信された２ビットの制御情報（Ｄ_１、Ｄ_２）に基づいて、ＮＡＮＤフラッシュメモリチップ３１_ｍが次に採るべき動作状態を決定し、対応する状態情報をフリップフロップ７１_ｍに記憶する。

制御回路６３_ｍは状態情報｛Ｓ_１、Ｓ_２、Ｓ_３｝に基づいてＮＡＮＤフラッシュメモリチップ３１_ｍの動作を決定し、ＮＡＮＤフラッシュメモリチップ３１_ｍの全体を制御する。制御回路６３_ｍはメモリチップ内のメモリセルに読み出し／書き込みの制御信号とアドレス情報を送信し、読み出したデータ或いは書き込むデータを授受する信号線６４_ｍを有している。

図６は、２ビットデータからなる制御情報（Ｄ_１、Ｄ_２）による順序論理回路の状態遷移の説明図である。
ａ．受信状態｛０００｝：コントロールチップ３２が出力したリセット信号により、フリップフロップ７１はリセットされ、｛Ｓ_１ 、Ｓ_２、Ｓ_３｝＝｛０００｝となり、通信回路５０は受信状態となる。受信状態のＮＡＮＤフラッシュメモリチップ３１_ｍは前段のＮＡＮＤフラッシュメモリチップ３１_ｍ−１( 以下「前段装置」と言う）から受信した２ビットデータ（Ｄ_１、Ｄ_２）を組合せ論理回路７２_ｍに渡す。組合せ論理回路７２_ｍは状態情報｛０００｝と２ビットデータ（Ｄ_１、Ｄ_２）に基づいて次の内部状態を決定する。２ビットデータ（Ｄ_１、Ｄ_２）が（００）の時は、内部状態は受信状態｛０００｝を維持する。また（Ｄ_１、Ｄ_２）が（０１），（１１），（１０）の時、内部状態は各々、転送状態｛００１｝、選択準備状態｛０１０｝、スリープ準備状態｛１００｝に遷移する。

ｂ．転送状態｛００１｝：転送状態｛００１｝にある通信回路５０_ｍは転送回路として機能し、前段装置から受信した２ビットデータ（Ｄ_１、Ｄ_２）を後段のＮＡＮＤフラッシュメモリチップ３１_ｍ＋１（以下、「後段装置」と言う）に送信する。また、全ての２ビットデータ（Ｄ_１、Ｄ_２）に対して状態情報は｛００１｝に維持される。

ｃ．選択準備状態｛０１０｝：選択準備状態｛０１０｝は、２ビットデータ（００）を受信した時に、自身のメモリチップを読み出し／書き込み動作が可能な選択状態に遷移させる準備段階の状態である。選択準備状態にある通信回路５０_ｍが前段装置から２ビットデータ（０１），（１１），（１０）を受信すると、状態情報を選択準備状態｛０１０｝に維持し、受信した２ビットデータ（Ｄ_１、Ｄ_２）を後段装置に送信する。一方、前段装置から２ビットデータ（００）を受信すると、内部状態をメモリセルの読み出し／書き込み動作可能な状態である選択状態｛０１１｝に遷移させると共に、２ビットデータ（００）を後段装置に送信する。

ｄ．選択状態｛０１１｝：選択状態｛０１１｝は、メモリセルの読み出し／書き込みが可能な動作状態である。選択状態｛０１１｝に設定されている通信回路５０_ｍは、前段装置から受信した２ビットデータ（Ｄ_１、Ｄ_２）により内部状態が変化することはなく、また受信した２ビットデータ（Ｄ_１、Ｄ_２）を後段装置に送信することもない。

この選択状態｛０１１｝にあるＮＡＮＤフラッシュメモリチップ３１_ｍは、コントロールチップ３２が出力した読み出し／書き込み制御信号、及びアドレス信号を、コントロールチップ３２が２ビットデータ（Ｄ_１、Ｄ_２）を送信することにより設定した通信路を介して受信し、受信した読み出し／書き込み制御信号に従って、アドレス信号により指定されたメモリ領域からデータを読み出し、設定した通信路を介してコントロールチップ３２に送信する。或いは、設定した通信路を介してコントロールチップ３２が送信したデータをアドレス信号により指定されたメモリ領域に書き込む。

コントロールチップ３２と、選択状態｛０１１｝にあるＮＡＮＤフラッシュメモリチップ３１_ｍとの間に積層されているＮＡＮＤフラッシュメモリチップ３１_ｉ（ｉ＜ｍ）は転送状態｛００１｝に設定される。転送状態｛００１｝にあるＮＡＮＤフラッシュメモリチップ３１_ｉは、コントロールチップ３２と選択状態｛０１１｝のＮＡＮＤフラッシュメモリチップ３１_ｍとの間で授受されるアドレスやデータ等の中継処理を行う。

ｅ．スリープ準備状態｛１００｝：スリープ準備状態｛１００｝は、２ビットデータ（００）を受信した時に、自身のメモリチップをリセット動作等の最小の機能以外の機能を停止し、消費電力の小さいスリープ状態に遷移させるための準備段階の状態である。スリープ準備状態にある通信回路５０_ｍが前段装置から受信した２ビットデータ（Ｄ_１、Ｄ_２）が（０１），（１１），（１０）の時は、状態情報をスリープ準備状態｛１００｝に維持し、受信した２ビットデータ（Ｄ_１、Ｄ_２）を後段装置に送信する。一方、前段装置から２ビットデータ（００）を受信すると、内部状態を消費電力が小さいスリープ状態｛１１０｝に設定すると共に２ビットデータ「００」を後段装置に送信する。

ｆ．スリープ状態｛１１０｝：スリープ状態｛１１０｝にあるメモリチップは、リセット回路等の最小の機能部以外の機能を停止し消費電力を小さくする。前段装置から２ビットデータ（Ｄ_１、Ｄ_２）を受信する動作も停止する。

図７は図６に示される状態遷移を実現する順序論理回路の一例の説明図である。順序論理回路７０_ｍは上述のようにフリップフロップ７１_ｍと、組合せ論理回路７２_ｍからなる。フリップフロップ７１_ｍは状態情報｛Ｓ_１、Ｓ_２、Ｓ_３｝を記憶する回路であり、コントロールチップ３２が出力するリセット信号によりリセットされ、｛Ｓ_１、Ｓ_２、Ｓ_３｝＝｛０、０、０｝即ち、受信状態｛０００｝となる。

また、組合せ論理回路７２_ｍは、フリップフロップ７１_ｍの３ビットの状態情報｛Ｓ_１、Ｓ_２、Ｓ_３｝と受信回路６２_ｍが前段装置から受信した２ビットデータ（Ｄ_１、Ｄ_２）との論理演算を行い、その結果をフリップフロップ７１_ｍに保持する。

図８は、ＳＳＤにおける特定のメモリチップを選択状態に設定する手順の説明図である。ここでは、説明を簡単にするために、８個のメモリチップを積層したメモリシステムにおいて、５番目のＮＡＮＤフラッシュメモリチップ３１_５に対してデータの書き込み／読み出しを実行するための手順を説明する。

Ａ．各ＮＡＮＤフラッシュメモリチップ３１_ｉの状態の設定を開始する時、コントロールチップ３２は全てのＮＡＮＤフラッシュメモリチップ３１_１〜３１_８にリセット信号を送信し、メモリチップを受信状態｛０００｝に設定する。
Ｂ．第１ステップ（＃１）：コントロールチップ３２はＮＡＮＤフラッシュメモリチップ３１_１を転送状態｛００１｝にするために２ビットデータ（０１）を送信する。受信状態｛０００｝にあるＮＡＮＤフラッシュメモリチップ３１_１は、２ビットデータ（０１）を受信すると転送状態｛００１｝に遷移する。

Ｃ．第２ステップ( ＃２) ：コントロールチップ３２は次段のＮＡＮＤフラッシュメモリチップ３１_２を転送状態｛００１｝にするために２ビットデータ（０１）を送信する。既に転送状態｛００１｝となっているＮＡＮＤフラッシュメモリチップ３１_１は２ビットデータ（０１）を後段のＮＡＮＤフラッシュメモリチップ３１_２に転送する。受信状態｛０００｝のＮＡＮＤフラッシュメモリチップ３１_２は２ビットデータ（０１）を受信すると転送状態｛００１｝に遷移する。

Ｄ．第３ステップ( ＃３) ：コントロールチップ３２は３段目のＮＡＮＤフラッシュメモリチップ３１_３を転送状態｛００１｝にするために２ビットデータ（０１）を送信する。既に転送状態｛００１｝となっているＮＡＮＤフラッシュメモリチップ３１_１とＮＡＮＤフラッシュメモリチップ３１_２を介して２ビットデータ（０１）がＮＡＮＤフラッシュメモリチップ３１_３に転送される。受信状態｛０００｝のＮＡＮＤフラッシュメモリチップ３１_３は２ビットデータ（０１）を受信すると転送状態｛００１｝に遷移する。

Ｅ．第４ステップ( ＃４) ：コントロールチップ３２は４段目のＮＡＮＤフラッシュメモリチップ３１_４を転送状態｛００１｝にするために２ビットデータ（０１）を送信する。既に転送状態｛００１｝となっているＮＡＮＤフラッシュメモリチップ３１_１乃至ＮＡＮＤフラッシュメモリチップ３１_３を介して２ビットデータ（０１）がＮＡＮＤフラッシュメモリチップ３１_３に転送され、ＮＡＮＤフラッシュメモリチップ３１_４を転送状態｛００１｝に遷移する。

Ｆ．第５ステップ( ＃５) ：コントロールチップ３２は５段目のＮＡＮＤフラッシュメモリチップ３１_５を選択準備状態｛０１０｝にするために２ビットデータ（１１）を送信する。既に転送状態｛００１｝となっているＮＡＮＤフラッシュメモリチップ３１_１乃至ＮＡＮＤフラッシュメモリチップ３１_４を介して２ビットデータ（１１）はＮＡＮＤフラッシュメモリチップ３１_５に転送される。受信状態｛０００｝のＮＡＮＤフラッシュメモリチップ３１_５は２ビットデータ（１１）を受信すると選択準備状態｛０１０｝に遷移する。

Ｇ．第６ステップ( ＃６) ：コントロールチップ３２はＮＡＮＤフラッシュメモリチップ３１_５の読み出し／書き込み動作に関与しない６段目のＮＡＮＤフラッシュメモリチップ３１_６をスリープ状態｛１１０｝にするため、まず、ＮＡＮＤフラッシュメモリチップ３１_６をスリープ準備状態｛１００｝に設定する２ビットデータ（１０）を送信する。この２ビットデータ（１０）は既に転送状態｛００１｝となっているＮＡＮＤフラッシュメモリチップ３１_１乃至ＮＡＮＤフラッシュメモリチップ３１_４と選択準備状態｛０１０｝になっているＮＡＮＤフラッシュメモリチップ３１_５を介してＮＡＮＤフラッシュメモリチップ３１_６に転送される。受信状態｛０００｝のＮＡＮＤフラッシュメモリチップ３１_６は２ビットデータ（１０）を受信するとスリープ準備状態｛１００｝に遷移する。

Ｈ．第７ステップ( ＃７) ：コントロールチップ３２は７段目のＮＡＮＤフラッシュメモリチップ３１_７をスリープ状態｛１１０｝にするため、まず、ＮＡＮＤフラッシュメモリチップ３１_７をスリープ準備状態｛１００｝に設定する２ビットデータ（１０）を送信する。この２ビットデータ（１０）は既に転送状態｛００１｝となっているＮＡＮＤフラッシュメモリチップ３１_１乃至ＮＡＮＤフラッシュメモリチップ３１_４、選択準備状態｛０１０｝になっているＮＡＮＤフラッシュメモリチップ３１_５及びスリープ準備状態｛１００｝になっているＮＡＮＤフラッシュメモリチップ３１_６を介してＮＡＮＤフラッシュメモリチップ３１_７に転送される。受信状態｛０００｝のＮＡＮＤフラッシュメモリチップ３１_７は２ビットデータ（１０）を受信するとスリープ準備状態｛１００｝に遷移する。

Ｉ．第８ステップ( ＃８) ：コントロールチップ３２は８段目のＮＡＮＤフラッシュメモリチップ３１_８をスリープ状態｛１１０｝にするため、まず、ＮＡＮＤフラッシュメモリチップ３１_８をスリープ準備状態｛１００｝に設定する２ビットデータ（１０）を送信する。この２ビットデータ（１０）は既に転送状態｛００１｝となっているＮＡＮＤフラッシュメモリチップ３１_８乃至ＮＡＮＤフラッシュメモリチップ３１_４、選択準備状態｛０１０｝になっているＮＡＮＤフラッシュメモリチップ３１_５及びスリープ準備状態｛１００｝になっているＮＡＮＤフラッシュメモリチップ３１_６，３１_７を介してＮＡＮＤフラッシュメモリチップ３１_８に転送される。受信状態｛０００｝のＮＡＮＤフラッシュメモリチップ３１_８は２ビットデータ（１０）を受信するとスリープ準備状態｛１００｝に遷移する。

Ｊ．第９ステップ( ＃９) ：コントロールチップ３２は選択準備状態とスリープ準備状態にあるＮＡＮＤフラッシュメモリチップ３１_ｉメモリチップを各々選択状態｛０１１｝とスリープ状態｛１１０｝に遷移させるため、２ビットデータ（００）を送信する。２ビットデータ（００）は転送状態｛００１｝のＮＡＮＤフラッシュメモリチップ３１_１乃至ＮＡＮＤフラッシュメモリチップ３１_４を介してＮＡＮＤフラッシュメモリチップ３１_５に送信される。２ビットデータ（００）を受信した選択準備状態｛０１０｝にあるＮＡＮＤフラッシュメモリチップ３１_５は、選択状態｛０１１｝に遷移すると共に、２ビットデータ（００）を後段のＮＡＮＤフラッシュメモリチップ３１_６に送信する。２ビットデータ（００）を受信したスリープ準備状態｛１００｝にあるＮＡＮＤフラッシュメモリチップ３１_６は、スリープ状態｛１１０｝に遷移すると共に、２ビットデータ（００）を後段のＮＡＮＤフラッシュメモリチップ３１_７に送信する。スリープ準備状態｛１００｝にあるＮＡＮＤフラッシュメモリチップ３１_７とＮＡＮＤフラッシュメモリチップ３１_８はＮＡＮＤフラッシュメモリチップ３１_６と同様の動作を行いスリープ状態｛１１０｝に遷移する。

このように、コントロールチップ３２が、Ａ乃至Ｊのステップを実行することにより、ＮＡＮＤフラッシュメモリチップ３１_１乃至ＮＡＮＤフラッシュメモリチップ３１_４は転送状態｛００１｝に、ＮＡＮＤフラッシュメモリチップ３１_５は選択状態｛０１１｝に、ＮＡＮＤフラッシュメモリチップ３１_６乃至ＮＡＮＤフラッシュメモリチップ３１_８はスリープ状態｛１１０｝に設定される。

このような設定が終了したのち、コントロールチップ３２は、書き込み／読み出し制御情報、アドレス情報等のＮＡＮＤフラッシュメモリチップ３１_５のアクセスに必要な情報を送信する。転送状態｛００１｝に設定されたＮＡＮＤフラッシュメモリチップ３１_１乃至ＮＡＮＤフラッシュメモリチップ３１_４は、コントロールチップ３２とＮＡＮＤフラッシュメモリチップ３１_５の間で授受されるデータの転送処理を行う。

ＮＡＮＤフラッシュメモリチップ３１_５、コントロールチップ３２が出力した、読み出し／書き込み制御信号、及びアドレス信号を受信し、読み出し／書き込み制御信号にしたがってアドレス信号により指定されたメモリ領域からデータを読み出し、設定した通信路を介してコントロールチップ３２に送信する。或いは、設定した通信路を介してコントロールチップ３２が送信したデータをアドレス信号により指定されたメモリ領域に書き込む。

このように、同一の機能を有するメモリチップを複数積層して構成した半導体装置において、各メモリチップに識別情報を付加することなく、積層されたメモリチップの内の任意のメモリチップを選択が可能になる。したがって、積層するメモリチップに積層順序等、メモリチップを識別する情報を設定する必要がなく、６４枚のメモリチップの積層も可能になる。

このように、本発明の実施例１のＳＳＤは、冗長性を別パッケージに格納した半導体メモリチップに持たせているので、６４枚積したメモリ装置を構成した場合にも、従来どおりの簡易で安価なウェハーテストでチップを選別しても、積層実装した後の製品の不良率を十分に低くすることができる。

また、上述のように、具体的積層方法、クロストークの発生しない磁界通信方法、及び、チップ選択方法も技術的に充分に確立しているので、大記憶容量メモリ装置の実現が可能になる。

次に、図９を参照して本発明の実施例２のＳＳＤを説明するが、この実施例２はメモリチップの積層方法を変えただけで、基本的構成は上記の実施例１と同様である。図９は本発明の実施例２のＳＳＤの概念的構成図であり、全く同じ仕様のＮＡＮＤフラッシュメモリチップ３１i を交互に１８０°回転させるとともに、磁界通信用コイルの軸が互いに一致するようにずらして積層したものである。

この実施例２の場合には、スペーサが不要になるので、磁界通信用コイルは同じサイズのコイルを２個設ければ良い。なお、ワイヤボンディングの位置の直下に他のチップが存在しないので、ボンディングの際に衝撃によりメモリチップが損傷を受けないように留意する必要がある。

次に、図１０を参照して本発明の実施例３のＳＳＤを説明するが、この実施例３は６４枚のＮＡＮＤフラッシュメモリチップ３５i とコントローラチップ３２をシリコン貫通ビア３６で接続したものであり、チップ間の通信、電源供給等はシリコン貫通ビア３６を介して行われる。
この実施例３の場合には、ワイヤボンディング工程が不要になるので、ワイヤボンディング工程に起因する不良発生率を考慮する必要がなくなる。

次に、図１１を参照して本発明の実施例４のＳＳＤを説明するが、この実施例４は実施例１のＳＳＤにボンディングワイヤの冗長性を持たせたものであり、その他の構成は上記の実施例１と全く同様である。即ち、６４枚のＮＡＮＤフラッシュメモリチップ３１i に対して２本の電源供給用ワイヤと、２本の接地用ワイヤと、２本のリセット用ワイヤを設けたものである。

したがって、ボンディングワイヤに冗長性を持たせない場合のボンディングワイヤに起因する歩留りが９８％あることを考慮すると、メモリチップの歩留りも含めたメモリパッケージ全体の歩留りが２％弱程度改善されることになる。

次に、図１２を参照して本発明の実施例５のＳＳＤを説明するが、この実施例５は実施例２のＳＳＤにボンディングワイヤの冗長性を持たせたものであり、その他の構成は上記の実施例２と全く同様である。即ち、この場合も６４枚のＮＡＮＤフラッシュメモリチップ３１i に対して２本の電源供給用ワイヤと、２本の接地用ワイヤと、２本のリセット用ワイヤを設けたものである。この場合もメモリパッケージ全体の歩留りが２％弱程度改善されることになる。

次に、図１３を参照して本発明の実施例６のＳＳＤを説明するが、この実施例６は実施例１のＳＳＤからメモリチップの冗長性を削除して、ボンディングワイヤのみに冗長性を持たせたものである。その他の構成は上記の実施例１と全く同様である。この場合には、ＮＡＮＤフラッシュメモリチップ３１_ｉ自体の不良品率が大幅に低下した場合に意味を持ってくる。なお、上述の全て良品のメモリチップを実装した１４％のメモリパッケージに冗長配線を施して実装した場合の構成となる。

次に、図１４を参照して本発明の実施例７のＳＳＤを説明するが、この実施例７は実施例２のＳＳＤからメモリチップの冗長性を削除して、ボンディングワイヤのみに冗長性を持たせたものである。その他の構成は上記の実施例２と全く同様である。この場合も、ＮＡＮＤフラッシュメモリチップ３１_ｉ自体の不良品率が大幅に低下した場合に意味を持ってくる。なお、この場合も上述の全て良品のメモリチップを実装した１４％のメモリパッケージに冗長配線を施して実装した場合の構成となる。

以上、本発明の実施の形態及び各実施例を説明してきたが、本発明は実施の形態及び各実施例に記載した構成に限られるものではなく、各種の変更が可能である。例えば、上記の実施例１においては、３つの磁界通信用コイルを設けているが、３つに限られるものではない。具体的には、クロストークを十分に小さくするために、両端にも中央と同じ小さいコイルを用意し、大きなコイルは２枚のチップ距離用に、小さなコイルは１枚のチップ距離用にと使い分けても良い。このように、２つのコイルを用意して、距離に応じて使い分けることは、切替え用のトランジスタを送信回路に追加するだけで容易にできる。

本発明の活用例としては、ＮＡＮＤフラッシュメモリチップを積層させたＳＳＤが典型的なものであるが、大記憶容量ＤＲＡＭやマルチコアプロセッサにも適用されるものである。

本発明の実施の形態の実装半導体装置の概念的構成図である。 本発明の実施例１のＳＳＤの概念的構成図である。 ３つの磁界通信用コイルＴ，Ｒ，Ｄの概念的構成図である。 各チップ間の逐次通信方法の説明図である。 本発明の実施例１のＳＳＤにおけるメモリ選択方法の説明図である。 ２ビットデータからなる制御情報（Ｄ_１、Ｄ_２）による順序論理回路の状態遷移の説明図である。 図６に示される状態遷移を実現する順序論理回路の一例の説明図である。 ＳＳＤにおける特定のメモリチップを選択状態に設定する手順の説明図である。 本発明の実施例２のＳＳＤの概念的構成図である。 本発明の実施例３のＳＳＤの概念的構成図である。 本発明の実施例４のＳＳＤの概念的構成図である。 本発明の実施例５のＳＳＤの概念的構成図である。 本発明の実施例６のＳＳＤの概念的構成図である。 本発明の実施例７のＳＳＤの概念的構成図である。 ＳＳＤの概略的構成図である。 超高集積ＳＳＤの概念的構成図である。

符号の説明

１０ 第１実装装置
１１ 半導体チップ
１２ コントローラチップ
１３ スペーサ
１４ パッケージ
２０ 第２実装装置
２１ 半導体チップ
２２ パッケージ
２３ 実装基板
２４ 配線
３０ 第１メモリパッケージ
３１ ＮＡＮＤフラッシュメモリチップ
３２ コントローラチップ
３３ スペーサ
３４ パッケージ
３５ ＮＡＮＤフラッシュメモリチップ
３６ シリコン貫通ビア
４０ 第２メモリパッケージ
４１ ＮＡＮＤフラッシュメモリチップ
４２ パッケージ
４３ 実装基板
４４ 配線
５０ 通信回路
６０ 送受信回路
７０ 順序論理回路
６１ 受信回路部
６２ 送信回路部
６３ 制御回路
６４ 信号線
７０ 順序論理回路
７１ フリップフロップ
７２ 組合せ論理回路
８１ 実装基板
８２ メモリパッケージ
８３ 半導体メモリチップ
８４ コントロールチップ
８５ メモリパッケージ

Claims (8)

1. 複数の第１の半導体チップと、前記第１の半導体チップと外部との通信、又は、前記第１の半導体チップ間の通信を制御する第２の半導体チップとを積層した第１の実装装置と、前記第２の半導体チップと通信する少なくとも一つの第３の半導体チップを有した第２の実装装置を実装基板上に実装した半導体装置であって、前記第３の半導体チップは前記第１の半導体チップの代替機能を有しており、前記第１の実装装置内の前記第１の半導体チップ内の正常動作しない第１の半導体チップの数と同じ数或いはそれ以上の数が積層され、前記正常動作しない第１の半導体チップの機能を代行させる半導体装置。
2. 前記第１の半導体チップと前記第２の半導体チップは磁界通信用コイルを有し、前記磁界通信用コイルの誘導結合を用いて前記第１の半導体チップと前記第２の半導体チップの間のデータ通信、及び、前記第１の半導体チップ間のデータ通信を磁界通信により行い、且つ、前記第１の半導体チップ及び第２の半導体チップは電源供給用配線に接続されている請求項１記載の半導体装置。
3. 前記電源供給用配線は、消費電力の要求から決まる本数よりも冗長な数の配線が用いられる請求項２記載の半導体装置。
4. 前記各第１の半導体チップには、各第１の半導体チップに設けた磁界通信用コイルの通信状態を設定するリセット用配線と、前記リセット用配線を代行する機能を有する冗長リセット用配線を有する請求項３記載の半導体装置。
5. 前記第１の半導体チップ及び前記第３の半導体チップは、半導体メモリチップである請求項１乃至４のいずれか１項に記載の半導体装置。
6. 前記半導体メモリチップは、不揮発性メモリである請求項５記載の半導体装置。
7. 前記複数の第１の半導体チップは、同一の構造を有する請求項１乃至６のいずれか１項に記載の半導体装置。
8. 複数の第１の半導体チップと、前記第１の半導体チップと外部との通信、又は、前記第１の半導体チップ間の通信を制御する第２の半導体チップとを積層した第１の実装装置を実装基板上に実装する半導体装置の製造方法であって、前記第１の実装装置内の前記第１の半導体チップが正常動作しない場合、前記第１の半導体チップの代替機能を有する第３の半導体チップを前記正常動作しない第１の半導体チップの数と同じ数だけ積層した第２の実装装置を前記実装基板上に実装するとともに、前記第２の半導体チップと前記第３の半導体チップ間の通信を可能とする接続を行う半導体装置の製造方法。

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