JP2010032531A - 高性能テスターインタフェースモジュール - Google Patents

Abstract

【課題】テスターチャネルの密度を最大にしながら、ポゴピンを使用せず高い帯域幅信号性能を有するテスターインタフェースを提供する。
【解決手段】複数のテスター電子機器チャネルをデバイスインタフェースボードに取外し可能に連結するためのモジュラーテスターインタフェースにおいて、少なくとも１つのハーネスアッセンブリは、複数の同軸ケーブル５２とコネクタハウジングを備えており、同軸ケーブルは、それぞれ、中心導体と、中心導体の周りに同軸で形成され誘電体の層５８によって形成され、コネクタハウジングには、先端がインタフェース係合面を形成するように、ケーブルの遠位端を収容して互いに近接した関係で固定するための内側空洞が設けられており、相互接続部は、ハーネスアッセンブリとデバイスインタフェースボードの間に配置されており、複数の導体を含んでおり、ケーブルの遠位端を圧縮係合させるように形成されている。
【選択図】図４

Description

本発明は、概括的には半導体デバイスを試験するための自動テスト装置に、厳密には、半導体テスターをハンドリング装置と電気的に連結するためのテスターインタフェースモジュールに関する。

一般的に半導体テスターと呼ばれている自動テスト装置は、半導体デバイスの製造に重要な役割を担っている。この装置を使って、ウェーハの段階と実装されたデバイスの段階の両方で、各デバイスの機能テストを行うことができる。デバイスのオペラビリティと性能を大量生産規模で確認することによって、デバイスの製造元は高品質の製品を高値で売ることができる。

ある従来型の自動テストシステムは、コンピューター駆動のテスト制御器と、高負荷多重ケーブルで制御器と電気的に接続されているテストヘッドを備えている。マニプレーターは、テストヘッドを機械的に運ぶ。テストヘッドは、一般的に、１つ又は複数の試験対象デバイス（ＤＵＴ）の各Ｉ／Ｏピン又は接点へのテスト信号又はパターンを生成するのに必要なピン電子機器を搭載する複数のチャネルカードを有している。

テストヘッドの主要な目的の１つは、チャネルカードのピン電子機器をできるだけＤＵＴに近く配置して信号が伝播しなければならない距離を最小化することである。テストヘッドをＤＵＴにインタフェースする信号経路の長さと構造は、一般的にテスターインタフェースと呼ばれ、信号遅延と信号損失に直接影響を及ぼす。従って、ピン電子機器をＤＵＴに相互連結するテスターインタフェースの方式は、半導体テスターの達成可能精度に関し重要な役割を果たす。

図１に従来型高性能テスターインタフェースの一例を示すが、このテスターインタフェースは、複数の同軸ケーブル１４の終端を収容するコネクタモジュール１２を有している。各ケーブルの信号導体（図示せず）は、一般的にはポゴピン１６として知られているコンプライアンスのあるばね付勢された接点と連結しており、一方、各ケーブルシールドは信号ポゴバレルと連結している。信号ポゴバレルは、接地接続としてサイドステップ方式でモジュール１２と接続している。接地ポゴピンアッセンブリ１８は、信号ポゴバレルに接続しており、接地経路をデバイスインタフェースボード（ＤＩＢ、図示せず）まで繋いでいる。通常は、複数の接地経路が各信号経路を囲み、高周波障害を最小にする。

上記の従来型ポゴベースのテスターインタフェースは、その意図した用途では上手く作動するが、欠点の１つは、約１ギガヘルツにある実際の帯域幅障害である。そのような高周波では、信号経路特性は送信線とエミュレートし、一般的には整合５０オーム環境を必要とする。５０オームから外れると、信号劣化が起こりタイミングが不正確になったりすることも多い。テスターが不正確だと、閾値レベル付近で作動するデバイスを不適切に不合格判定することにもなる。

上記のような従来型のインタフェース信号経路構造には、一般的に、特性インピーダンスに影響を与える膨大な数の接続部と不連続部とがある。この構造は、高周波でしばしば反射を起こし、約１ギガヘルツの周波数で信号を実質的に劣化させる。従って、従来型のポゴピンインタフェース方式は、１ギガヘルツ及びそれ以上の範囲で半導体デバイスを高速及び高精度で試験するのにはお薦めできない。

従来型のポゴピンは、更に、多チャネルカウントテスターでは密度の問題を起こす。例えば、１０２４個のピン半導体デバイスの各ピンを試験するには、テスターは少なくとも１０２４個のチャネルを有していなければならない（１つのピンに１つのチャネル）と一般的には理解されている。そのような多数の信号チャネルには接地及び電力接続も必要なので、テスターとＤＵＴとの間をインタフェースするための接続部が６０００を上回ることも多い。代表的中心間距離約０．１５０インチとすれば、６０００個の従来型ポゴピンの達成可能な密度又は「ピッチ」では、望ましくない大きなＤＩＢが必要になる。これは、利用できるクリーンルーム空間を最大化するために非常に能率の良い「フットプリント」を必要としている多くの半導体デバイス製造業者には受け入れられない。更に、これにより、信号をＤＵＴとやり取りするのにＤＩＢ上に長いトレースも必要となる。

従来型ポゴピンを使用しないテスターインタフェースに関する１つの提案が、サイトウに発行された米国特許第５，９４４，５４８号に開示されている。この特許は、中間に配置されているオーバーサイズの開口が形成された取り付け部材を使用した浮動同軸コネクタ方式を開示している。開口には、ばね部材が入っており、雄型コネクタと噛み合うように雌型コネクタを付勢している。開口は、噛み合った同軸コネクタが僅かに回転できるように形成されており、標準的な接続をする際の障害を最小化すると主張している。

この構造は、それが意図した用途では役に立つように見えるが、プローブカードの端部で各テスターチャネルに比較的大きな同軸コネクタを実装すると、チャネル密度及び全体的なテスターフットプリントのサイズに関する上記問題を解決できない。

米国特許第５，９４４，５４８号

必要とされながら未だに入手できていないのは、テスターチャネルの密度を最大にしながら、従来型のポゴピンを使用せず高い帯域幅信号性能を提供するテスターインタフェースである。これらの能力は、結果として、半導体デバイスの試験に掛かるコストを最小化すると考えられる。本発明のテスターインタフェースモジュールはこれらの要求を満たす。

本発明のテスターインタフェースモジュールは、チャネル密度を最大化し、テスターインタフェースの信頼性を大幅に向上させながら、高帯域幅でも半導体デバイスを高精度で試験できるようにする。これに伴い、試験コストが下がり、テスター性能が向上することになる。

上記利点を実現するために、本発明のある形態は、複数のテスター電子チャネルをデバイスインタフェースボードと連結するためのテスターインタフェースアッセンブリを備えている。テスターインタフェースアッセンブリは、複数の同軸ケーブルを有する少なくとも１つのハーネスアッセンブリを含んでおり、各ケーブルは中心導体とシールドを備えたボデーを有している。シールドは、中心導体の周囲に同軸に形成されており、誘導体の層によって中心導体から分離されている。各ケーブルは、更に、実質的にボデーと同様に形成されている遠位先端を含んでおり、中心導体及びシールドの遠位先端上に配置されている各成形導体パッドを備えている。ハーネスは、各遠位先端がインタフェース係合面を形成するように、各ケーブルの遠位端を収容して互いに近接した関係で固定するための内側空洞が設けられたハウジングを使用している。コンプライアンスのある相互接続部が、ハーネスアッセンブリとデバイスインタフェースボードの間に設けられており、ケーブルの遠位端を係合面に沿って係合するために形成されている複数の導体を備えている。

別の形態では、本発明は、高周波信号を送信するための同軸ケーブルを備えている。同軸ケーブルは、中心導体と、前記中心導体の周りに同軸に形成され誘導体層によって前記中心導体から分離されているシールドとを有するボデーを含んでいる。遠位先端は、ボデーと実質的に同様に形成されており、誘導体は環状の静電放電ポリマーの層を含んでいる。

更に別の形態では、本発明は、複数のテスターチャネルをデバイスインタフェースボード（ＤＩＢ）とインタフェースする方法を含んでいる。本方法は、複数の同軸ケーブルをテスターピン電子機器からＤＩＢへ経路指定する段階と、同軸ケーブルとＤＩＢの間にコンプライアンスのある相互接続部を設ける段階とを含んでいる。

本発明のこの他の特徴及び利点は、添付図面と合わせて以下の詳細な説明を読めば、明白になるであろう。

図１は、従来型インタフェースモジュールの部分斜視図である。 図２は、本発明のテスターインタフェースモジュール経由でハンドリング装置と連結されている半導体テストヘッドのブロック図である。 図３は、複数の相互接続されたテスターモジュールの部分斜視図である。 図４は、図２に図４と図示されている領域の断面図である。 図５は、本発明のテスターインタフェースモジュールを製作する段階について述べている流れ図である。

本発明は、以下の更に詳細な説明及び添付図面を参照すれば、更によく理解されるであろう。
図２に本発明のテスターインタフェースモジュールを、全体として番号５０で示すが、このテスターインタフェースモジュール５０は、半導体テスターテストヘッド内のチャネルカードからの複数のチャネルを、（プロバー又はハンドラのような）ハンドリング装置の一部として含まれているデバイスインタフェースボード（ＤＩＢ）へ電気的に連結する。以下に更に詳細に説明するように、本モジュールは独特な構造を有しているため、従来のポゴピンを使用することなく、優れた精度、チャネル密度、及びテスター信号に関する信号帯域幅が達成される。

図２、図３及び図４に示すように、本発明の第１の実施形態によるテスターインタフェースモジュール５０は、複数のハーネス状の同軸ケーブル５２を含んでいる。各ケーブルは、中央導体５４（図４）を有する型式のケーブルであり、中央導体は二重シールド５６及び５７（図４）で同心状に覆われており、円筒状の誘電材料の層５８によってシールドから絶縁されている。最良の結果を得るために、二重シールドは、銀メッキされた銅テープに銀メッキされた導線ブレードを同心状に巻き付けて形成されている。ケーブルは、薄い絶縁体５９で外装されている。導体密度を最大化するためには、マルチフレックス８６として販売されている型式のケーブルが適しており、SuhnerMultiflex社から入手可能である。

各ケーブル５２の近位端は、高密度の同軸コネクタ（図示せず）内で終結しており、コネクタは、テストヘッド内に配置されているバックプレーンアッセンブリ（図示せず）に連結している。バックプレーンアッセンブリは、テストヘッドチャネルカードとインタフェースしている。

束ねられたケーブル５２の遠位端は、金属ハウジング６０（図２及び図３）内でハイピッチな関係で終結し、高密度のハーネス構造体を形成している。ハウジングは、間隔を空けて設けられた穴の列で形成された細長い長方形のブロック（図２）を備えており、ケーブルの遠位端を収容するためのレセプタクルを形成している。以下に更に詳細に説明するが、ケーブルの遠位端は、ケーブルの先端が係合面を形成するように、ハウジング内に挿入されている。

図４に詳細に示すように、各ケーブルの遠位端は、コンプライアンスのある部材８０内に形成されている対応位置合わせされた接点と係合するようになっている成形チップ部分６２（括弧で示されている）を備えている。シールドの外周にはフェルール６３が取り付けられている。フェルールと中心導体５４の間の相対直径の変化を補正するため、筒状の接点６５が中心導体の端部回りにはんだ付けされ、その直径を大きくしている。中心導体と接地シールドの間の間隔が狭く、比較的大きな電圧信号が送信されるため、各同軸ケーブルのチップ部分６２は、静電放電（ＥＳＤ）ポリマーの環状ウェーハ形状の層７０を備えている。ポリマーは、中心導体５４とシールド５６の間の高電圧瞬時バーストを電気的に分散させる。中央導体とシールドの間に環状に堆積されるポリマーは、Littelfuse社から入手可能なDes Plaines ILである。コンプライアンスのある部材８０に対する電気接点を信頼性のあるものとするために、中心導体とシールドの遠位先端は、銅７２、ニッケル７３、及び金７４の第１及び第２層でメッキされている。

図４を更によく見ると、コンプライアンスのある部材８０は、プローブカード８２の上方に配置され、実質的に垂直に立って導体８４を僅かに離間する点在する圧縮性材料で形成されている介在物を備えている。この様な構造体の１つは、フジポリ社から入手可能である。別の構造体を信越社から入手可能であり、これは０．００４ｘ０．００４ｍｍグリッド内（導体間の相対間隔）に直径０．００１ｍｍの複数の導体を含んでいる。どちらの構成も、個々のケーブル接点７２、７３、７４と十分に接触し、下に配置されているプローブカードの接点８６に信号を送るのに適している。締め付け装置（図示せず）は、コンプライアンスのある部材を、ケーブルのチップ部分６２とプローブカード表面８２との間で圧縮して保持する。

図５に示すように、テスターインタフェースモジュール５０は、ハーネスアッセンブリとして１つの方法に従って製作することができ、当業者周知のように、最初にステップ１００でケーブルが切断され、ステップ１０２で近位端が各同軸コネクタ内で終結する。しかし、ケーブルの遠位端は、以下の処理段階に従って統合ユニットとして処理される。先ずステップ１０４で、ケーブルの遠位端は、各ハウジングの穴の中に挿入され、ステップ１０６で、正確に間隔を空けた関係で固定される。ステップ１０８で、適した封入剤がケーブルの束に塗布され、ケーブルをハウジング内に接着する。ステップ１１０で材料が硬化した後、ステップ１１２で、ハウジングの遠位先端をフライス加工して係合面を形成する。次にステップ１１４で、係合面をエッチング液又は他の適した物質に曝して、同軸のケーブル誘電体の薄い層を溶解し、それぞれに環状の空洞を形成する。次にステップ１１６で、ＥＳＤポリマー材料を、形成された空洞内に中心導体５４とシールド５６を覆わないように堆積、封入して硬化させる。ＥＳＤポリマー材を掛けた後、ステップ１１８、１２０、１２２で、露出している中心導体とシールドを先ず銅層でメッキし、次にニッケル層でメッキし、最後に金の層でメッキする。

各信号経路に関する寸法パラメーターを最適化して電気抵抗をできるだけ５０オームに近づけ、伝播している信号の劣化を最小化する。これを達成するのに必要な正確な寸法取りは、所望の用途によって変わる。しかしながら、そのような設計パラメーターは、当業者には周知である。

特に図２に示すように、作動前に、複数のモジュールがコンプライアンスのある部材８０上に配置され、コネクタ要素経由で取り付けられ、１つの統合インタフェースユニットが形成される。一旦配置されると、締め付け装置（図示せず）がモジュールを適所に固定し、モジュールとプローブカード表面との間でコンプライアンスのある部材を圧縮する。位置決めは、従来の整列技術を使って、統合インタフェースユニットをロードボード、プロバー又はハンドラと直接的又は間接的に整列させることにより達成される。

作動時には、半導体テスターチャネルカードは、高周波信号を生成して１つ又は複数のＤＵＴに適用し、同じＤＵＩからの高周波信号を捕捉し受信する。各チャネルへの信号は、バックプレーンアッセンブリを通り、各インタフェースモジュール信号ケーブルと前記信号ケーブルに隣接するグランドケーブルに沿ってギガヘルツの周波数で送信される。各テスターチャネル信号は、同軸ケーブルの中心導体に沿って送られ、その下に位置決めされて細かに間隔を空けて配置されているコンプライアンスのある部材の導体の列、続いて対応する下に配置されているプローブカード接点との接続部を通って伝播する。コンプライアンスは、ケーブル中心導体とシールドの間の相対的な間隔の変化が最小となるように機能するので、信号性能と精度は最適なレベルに維持される。

本発明の発明人は、更に、本発明のテスターインタフェースモジュールを使えば、ケーブルが高密度なためより垂直な方向の信号経路が実現でき、インタフェース内の水平方向のストリップ線路の必要性が減ることを発見した。ストリップ線路のトレースによってテスター信号に損失が生じることを考えると、このことは重要である。

当業者には、本発明によって多くの利益と利点がもたらされることを理解頂けるであろう。特に重要なのは、中心導体とシールドの間に相対的な同軸間隔を実質的に維持し、頑強で信頼性の高い構造を形成するコンプライアンスのある部材を提供することによって、従来のポゴピンを削除することができるという点である。これらの特徴は、テスターの帯域幅と精度を画期的に改良する。更に、本テスターインタフェースモジュールのモジュール性は、プローブカード又はＤＩＢレベルにおける高密度のチャネル統合方式を実現し、コストを低下させ、フットプリントアプリケーションを削減する。

以上、本発明を具体的に示しその好適な実施形態に関して説明してきたが、当業者には理解頂けるように、本発明の精神及び範囲から逸脱することなく、形態及び詳細において様々な変更を加えることができる。例えば、本明細書の説明の多くはプロバーの利用に焦点を絞っているが、ハンドラの利用も本発明の範囲内にあることを意図している旨理解されたい。

Claims (8)

1. 複数のテスター電子機器チャネルをデバイスインタフェースボードに取外し可能に連結するための、少なくとも１つのハーネスアッセンブリと、コンプライアンスのある相互接続部とを備えているモジュラーテスターインタフェースアッセンブリにおいて、
   前記少なくとも１つのハーネスアッセンブリは、複数の同軸ケーブルとコネクタハウジングを備えており、
   前記複数の同軸ケーブルは、それぞれ、
   中心導体と、前記中心導体の周りに同軸で形成され誘電体の層によって前記中心導体から分離されているシールドとを有しているボデーと、
   前記ボデーと実質的に同様に形成され、前記中心導体と前記シールドの遠位先端に配置されているそれぞれの成形導体パッドを含んでいる遠位先端と、を備えており、
   前記コネクタハウジングには、前記遠位先端がインタフェース係合面を形成するように、前記ケーブルの遠位端を収容して互いに近接した関係で固定するための内側空洞が設けられており、
   前記コンプライアンスのある相互接続部は、前記ハーネスアッセンブリと前記デバイスインタフェースボードの間に配置されており、前記コンプライアンスのある相互接続部は、複数の導体を含んでおり、前記ケーブルの遠位端を圧縮係合で係合させるように形成されている、テスターインタフェースアッセンブリ。
2. 前記デバイスインタフェースボードは、ロードボードを含んでいる、請求項１に記載のテスターインタフェースアッセンブリ。
3. 前記デバイスインタフェースボードは、プローブカードを含んでいる、請求項１に記載のテスターインタフェースアッセンブリ。
4. 前記少なくとも１つのハーネスアッセンブリは、複数のハーネスアッセンブリを含んでいる、請求項１に記載のテスターインタフェースアッセンブリ。
5. 複数の半導体テスターピン電子機器回路を、デバイスインタフェースボード上に配置されているコンプライアンスのある相互接続部の列にインタフェースするためのハーネスアッセンブリにおいて、
   複数の同軸ケーブルであって、前記同軸ケーブルは、それぞれ、
   中心導体と、前記中心導体の周りに同軸に形成され誘電体の層によって前記中心導体から分離されているシールドとを有しているボデーと、
   前記ボデーと実質的に同様に形成され、前記中心導体と前記シールドの遠位先端に配置されているそれぞれの成形導体パッドを含んでいる遠位先端と、を備えている、複数の同軸ケーブルと、
   前記各遠位先端がインタフェース係合面を形成するように、前記各ケーブルの遠位端を収容して互いに近接した関係で固定するための内側空洞が設けられているハウジングと、を備えているハーネスアッセンブリ。
6. 前記複数の同軸ケーブルの先端部分は、それぞれ、薄い環状の静電放電ポリマーの層で形成されており、前記中心導体と前記シールドとの間に填り込んでいる、請求項５に記載のハーネス。
7. 複数のテスターチャネルをデバイスインタフェースボードにインタフェースする方法において、
   テスターピン電子機器からの複数の同軸ケーブルをＤＩＢへ経路指定する段階と、
   コンプライアンスのある相互接続部を前記同軸ケーブルと前記ＤＩＢとの間に介在させる段階と、から成る方法。
8. ＥＳＤ抵抗同軸ケーブルを製作する方法において、
   シールド内に同軸に配置されている中心導体を備えて形成され、前記中心導体と前記シールドの間に同軸に挿入された誘電体を含んでいるケーブルボデーを有する型式の同軸ケーブルの長さを選択する段階であって、前記ケーブルはそれぞれの近位端と遠位端を含んでいる、同軸ケーブルの長さを選択する段階と、
   前記誘電体の一部を前記遠位端で溶解して、前記中心導体と前記シールドとの間に環状の空洞を形成する段階と、
   静電放電ポリマーの層を前記空洞内に堆積する段階と、
   前記中心導体及び前記シールドと共に接点を形成する段階と、から成る方法。

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