JP2010032510A

JP2010032510A - 半導体構成素子のためのケーシング

Info

Publication number: JP2010032510A
Application number: JP2009168418A
Authority: JP
Inventors: Thorsten Wallisch; ヴァリシュトルステン; Christian Solf; ゾルフクリスティアン; Florian Grabmaier; グラープマイアーフローリアン
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2008-07-21
Filing date: 2009-07-17
Publication date: 2010-02-12
Also published as: DE102008040565B4; US20100019375A1; IT1394848B1; DE102008040565A1; ITMI20091278A1; US8063479B2

Abstract

【課題】ケーシングの固有振動数が半導体構成素子に不都合な影響を与えるような範囲の範囲外にある固有振動数を有する、半導体構成素子のためのケーシングを提供する。
【解決手段】半導体構成素子のためのケーシング１であって、ケーシングは複数のピン２を有しており、これらのピンは、ケーシングの縁部に間隔ｅをおいて設けられており、ピンはそれぞれ幅Ｂと、厚さＣと、長さＦとを有している形式のものにおいて、ケーシングの適当な固有振動数を規定するために、少なくとも１つの間隔ｅが１．２４ｍｍ〜１．３０ｍｍの範囲外にある、又は、少なくとも１つの幅Ｂが０．３３ｍｍ〜０．５１ｍｍの範囲外にある、又は、少なくとも１つの厚さＣが０．２３ｍｍ〜０．３２ｍｍの範囲外にある、又は少なくとも１つの長さＦが２．０５ｍｍ〜４．１２ｍｍの範囲外にある。
【選択図】図１Ａ

Description

本発明は、請求項１の上位概念に記載の形式の半導体構成素子のためのケーシングに関する。

半導体構成素子のためのこのようなケーシングは複数のピンを有しており、これらのピンは、ケーシングの縁部に間隔をおいて設けられており、ピンはそれぞれ幅と、厚さと、長さとを有している。ピンの幅、厚さといったケーシングの所定の寸法は、ＪＥＤＥＣ規格により規定されている。ピンの長さは規定されていないが、他の寸法から間接的に決まってくる。ケーシングとピンは、振動可能なシステムを形成しており、所定の固有振動数を有している。この固有振動数は、寸法とその他のパラメータ、例えばケーシングの重量、使用材料により規定される。ケーシングに取り付けられている半導体構成素子は、マイクロマシニングの加速度センサと集積回路を有している。加速度センサは振動を加えられる質量体を有しており、この質量体は共振を発生させることがある。このような共振により、加速度センサの測定には著しい誤差が生じる。

欠点は、ケーシングの固有振動数が、振動を加えられる質量体が共振を引き起こすように適合してしまうことがあり、これにより加速度センサの測定に著しく誤差が生じることにある。固有振動数は、ケーシング及びばねの寸法、重量、材料によって規定される。所定の材料が必要であって、又は少なくとも有利であって、材料と寸法によって重量が生じ、寸法はＪＥＤＥＣ規格により規定されているので、規格化されたケーシングにおいてはこのような測定誤差は解消されない。

本発明の課題は、ケーシングの固有振動数が半導体構成素子に不都合な影響を与えるような範囲の範囲外にある固有振動数を有する、半導体構成素子のためのケーシングを提供することにある。

この課題を解決するために本発明の構成では、ケーシングの適当な固有振動数を規定するために、少なくとも１つの間隔が１．２４ｍｍ〜１．３０ｍｍの範囲外にある、又は、少なくとも１つの幅が０．３３ｍｍ〜０．５１ｍｍの範囲外にある、又は、少なくとも１つの厚さが０．２３ｍｍ〜０．３２ｍｍの範囲外にある、又は少なくとも１つの長さが２．０５ｍｍ〜４．１２ｍｍの範囲外にあるようにした。

間隔、幅、厚さは最大でも、ケーシングをなお通常の器具において取り扱うことができる範囲で変更される。複数のピンのために、これらの値の複数が変更されても良い。振動を緩衝するためのその他の措置は有利には不要である。

有利な構成では、幅の１つが０．５１ｍｍよりも大きく、有利には、０．５５ｍｍ又は０．６ｍｍ又は０．７ｍｍ又は０．８ｍｍ又は１．０ｍｍよりも大きく、厚さの１つが０．３２ｍｍよりも大きく、有利には、０．３５ｍｍ又は０．４ｍｍ又は０．５ｍｍ又は０．６ｍｍ又は０．８ｍｍ又は１．０ｍｍ又は１．２ｍｍよりも大きい。可能な限り大きな変位（ずれ）により、ケーシングの固有振動数も相応に変化する。幅と厚さが共に変更されると、ケーシングの固有振動数の上昇は最大となり、この際、規格からのそれぞれの変位（ずれ）は最小であり、通常の器具による処理は容易である。

有利な構成では、長さの１つが、２．０５ｍｍよりも小さく、有利には、２．０ｍｍ又は１．８ｍｍよりも小さい。ケーシングの固有振動数をさらに高めることができる。

有利な別の構成では、幅の１つが、幅広にされた区分の幅であって、厚さの１つが、肉厚にされた区分の厚さである。幅広にされた区分と肉厚にされた区分とは有利には拡大された横断面を有する１つの中央区分を形成する。ピンの端部はなお規格に相応することができるので、通常の器具による処理と通常の構成部分へのピンの組み込みは容易である。

さらに有利な構成では、幅の１つが、０．３３ｍｍよりも小さく、有利には、０．３ｍｍ又は０．２５ｍｍ又は０．２ｍｍ又は０．１ｍｍ又は０．０５ｍｍよりも小さく、厚さの１つが、０．２３ｍｍよりも小さく、有利には、０．２ｍｍよりも小さく、有利には、０．１５ｍｍ又は０．１ｍｍ又は０．０５ｍｍよりも小さい。可能な限り大きな変位はさらに、ケーシングの固有振動数を相応に変化させる。幅と厚さが共に変更されると、ケーシングの固有振動数の減少は最大である。この場合、規格からのそれぞれの変位（ずれ）は最小であり、通常の器具による処理は容易である。

この上記有利な構成の別の構成では、長さの１つが、４．１２ｍｍよりも大きく、有利には、４．２ｍｍ又は４．３ｍｍ又は４．５ｍｍ又は４．７ｍｍ又は５．０ｍｍ又は５．５ｍｍ又は６．０ｍｍ又は７．０ｍｍ又は８．０ｍｍ、又は１０．０ｍｍ又は１５ｍｍよりも大きい。ケーシングの固有振動数をさらに減じることができる。

この上記有利な構成のさらに別の構成では、長さの１つを有するピンが、中央の湾曲部を有している。これによりピンをできるだけ長く形成することができる。ピンは、ジグザグ状に配置されている複数の湾曲部を有していても良い。

この上記有利な構成のさらに別の構成では、ケーシングの一方の側における、１．２４ｍｍ〜１．３０ｍｍの間隔においてはピンが設けられていない。ピンの間隔が増大すると、従ってピンの数が減ると、固有振動数はさらに減少する。

この上記有利な構成のさらに別の構成では、ケーシングの一方の側で、２．５１ｍｍ〜２．５７ｍｍの間隔において１つのピンが設けられている。このような間隔は、通常のＪＥＤＥＣ規格と両立するものであって、従って通常の器具による処理と通常の構成部分へのピンの組み込みが容易になる。

この上記有利な構成のさらに別の構成では、幅の１つが、肉薄にされた区分の幅であって、厚さの１つが、細くされた区分の厚さである。細くされた区分と肉薄にされた区分とは有利には、縮小された横断面を有する１つの中央区分を形成する。ピンの端部はなお、規格に適合することができるので、通常の器具による処理がと通常の構成部分へのピンの組み込みが容易である。

更に有利な構成では、ピンが全て同様に形成されている。これにより、ケーシングの振動数の変更は、ＪＥＤＥＣ規格に対する所定の解決策のために最適化される。

半導体構成素子のためのケーシングを示した平面図である。図１Ａのケーシングの側方図である。図１Ａのケーシングの別の側方図である。ピンの間隔が２倍にされたケーシングを示す平面図である。互いに向かい合って位置する面の端部にピンが設けられていないケーシングを示す平面図である。中央に湾曲部を有したピンの側方図である。減じられた横断面を有する中央領域を有したピンを示す側方図である。拡大された横断面を有する中央領域を有したピンを示す側方図である。

次に図面につき本発明の実施の形態を詳しく説明する。

図１Ａには、半導体構成素子のためのケーシング１の平面図が示されている。このケーシング１は、方形の形状を有しており、いわゆるＳＯ１６ケーシングとして形成されている。ケーシング１には半導体構成素子が取り付けられていて、この半導体構成素子は、マイクロマシニングの加速度センサと、１つのチップに集積された集積回路を有している。ケーシング１の互いに向かい合って位置する２つの長辺側では、複数のピン２を有した２つのピン列が突出しており、ピンは金属、有利には銅から成っている。これらのピンは表面実装されていて、即ち、これらのピンは、プリント配線板の表面にろう接されている。ケーシング１は、それぞれピン２の１つを成しているばねを介して、その下に位置するプリント配線板（図示せず）に接続されている質量体を形成している。加速度センサは、振動の加えられる質量体を有しており、この質量体は共振を引き起こすことがある。これにより加速度センサの測定には著しく誤差が出る。ケーシング１とピン２は、同様に振動可能なシステムを形成している。ケーシング１は幅Ｅを有している。互いに向かい合って位置するピンの端部間には間隔Ｈがあり、これはＪＥＤＥＣ規格によれば１０．００ｍｍ〜１０．６５ｍｍの範囲にある。２つの隣接するピンの間の間隔（ピッチ）ｅは、ＪＥＤＥＣ規格によれば、一方のピンの中央から他方のピンの中央までが１．２７ｍｍである。ピン２の幅Ｂはピンに沿って一定であって、ＪＥＤＥＣ規格によれば０．３３ｍｍ〜０．５１ｍｍの範囲にある。しかしながら幅Ｂは、本発明によれば、ケーシング１の固有振動数をＪＥＤＥＣ規格のものに対して変更するために、この範囲外におくことができる。ケーシング１の固有振動数は、ピン２の幅Ｂが細くなると減じられる。ケーシング１の固有振動数は、ピン２の幅Ｂが細くなると高まる。

図１Ｂには、図１Ａのケーシング１の側方図が示されている。ケーシング１は長さＤを有している。

図１Ｃには、図１Ａのケーシング１の別の側方図が示されている。ケーシング１の有している厚さＡは、ＪＥＤＥＣ規格によれば２．３５ｍｍ〜２．６５ｍｍの範囲にある。プリント配線板からケーシング下面までの間隔Ａ_１は、ＪＥＤＥＣ規格によれば０．１ｍｍ〜０．３ｍｍの範囲にある。ピン２の厚さＣは、ＪＥＤＥＣ規格によれば０．２３ｍｍ〜０．３２ｍｍの範囲にある。しかしながら厚さＣは本発明によれば、この範囲外にあって良い。ケーシング１の固有振動数は、ピン２の厚さＣが減少すると減少する。ケーシング１の固有振動数は、ピン２の厚さＣが増大すると高まる。Ｆはピンの長さであって、即ちピン２の、ケーシング１から突出した区分の、中心線に沿った長さである。ピン長さＦは、ピンのジオメトリックな中心に沿って測定され、ＪＥＤＥＣ規格により定められていない。ジオメトリに関して熟考すれば、ピン長さＦは、ＪＥＤＥＣ規格によるケーシング１では、２．０５ｍｍ〜４．１２ｍｍの範囲にあることがわかる。しかしながらピン長さＦは本発明によればこの範囲外にあって良い。ケーシング１の固有振動数は、ピン長さＦが増大すると減少する。ケーシング１の固有振動数は、ピン２の長さＦが減少すると高まる。Ｌは、ピン２のろう接区分の長さ、即ち、ピン２の、プリント配線板にろう接されている区分の長さである。本発明によれば、ピン２の幅Ｂ、ピン２の厚さＣ、ピン２のピン長さＦのパラメータのうちの少なくとも１つが、ケーシング１の固有振動数を、ＪＥＤＥＣ規格によるケーシングよりも減じる又は高めるために変更される。この場合、これらのパラメータは有利には一緒に変更される。これにより、固有振動数の所望の変更を得るために、個々のパラメータは、規格からそれほど大きく外れる必要がない。

図２Ａには２倍のピン間隔ｅ´を有するケーシング１の平面図が示されている。隣接する２つのピンの間の間隔ｅ´は、間隔ｅの２倍の大きさである。図１Ａ〜図１Ｃのものと比べると、それぞれ１つおきにピンが抜かれている。

図２Ｂには、互いに向かい合って位置する面の端部におけるピン２が設けられていないケーシング１の平面図が示されている。外側のピン２との間隔ｅには、図１Ａ〜図１Ｃのものとは異なり、比較的長い面にまだスペースがあるにも関わらず、別のピンは設けられていない。

以下にピンの別の構成を示す。これらのピンは、図１Ａ〜図１Ｃのピン２と選択的に使用することができる。

図３Ａには、中央の湾曲部３及び２つの側方脚４，５を有したピン２´の側方図が示されている。このような湾曲部３により、ピン長さを任意に変更することができる。複数の湾曲部をジグザグ状に設けることもできる。

図３Ｂには、減じられた横断面を有する中央領域６を備えたピン２´´の側方図が示されている。減じられた横断面６の領域では、ピン２´´の幅もピン２´´の厚さも減じられている。

図３Ｃには、拡大された横断面を有する中央領域７を備えたピン２´´´の側方図が示されている。この中央領域では、ピン２´´´の幅もピン２´´´の厚さも拡大されている。

１ケーシング、２，２´，２´´，２´´´ ピン、３湾曲部、４，５側方脚、６，７中央領域、Ａ厚さ、Ａ_１間隔、Ｂ幅、Ｃ厚さ、Ｄ長さ、Ｅ幅、ｅ，ｅ´ 間隔、Ｆ長さ、Ｈ間隔、Ｌピンのろう接区分の長さ

Claims

半導体構成素子のためのケーシング（１）であって、ケーシング（１）は複数のピン（２，２´，２´´，２´´´）を有しており、これらのピンは、ケーシング（１）の縁部に間隔（ｅ，ｅ´）をおいて設けられており、ピン（２，２´，２´´，２´´´）はそれぞれ幅（Ｂ）と、厚さ（Ｃ）と、長さ（Ｆ）とを有している形式のものにおいて、
ケーシング（１）の適当な固有振動数を規定するために、少なくとも１つの間隔（ｅ，ｅ´）が１．２４ｍｍ〜１．３０ｍｍの範囲外にある、又は、少なくとも１つの幅（Ｂ）が０．３３ｍｍ〜０．５１ｍｍの範囲外にある、又は、少なくとも１つの厚さ（Ｃ）が０．２３ｍｍ〜０．３２ｍｍの範囲外にある、又は少なくとも１つの長さ（Ｆ）が２．０５ｍｍ〜４．１２ｍｍの範囲外にあることを特徴とする、半導体構成素子のためのケーシング。
幅（Ｂ）の１つが０．５１ｍｍよりも大きく、有利には、０．５５ｍｍ又は０．６ｍｍ又は０．７ｍｍ又は０．８ｍｍ又は１．０ｍｍよりも大きく、厚さ（Ｃ）の１つが０．３２ｍｍよりも大きく、有利には、０．３５ｍｍ又は０．４ｍｍ又は０．５ｍｍ又は０．６ｍｍ又は０．８ｍｍ又は１．０ｍｍ又は１．２ｍｍよりも大きい、請求項１記載のケーシング。
長さ（Ｆ）の１つが、２．０５ｍｍよりも小さく、有利には、２．０ｍｍ又は１．８ｍｍよりも小さい、請求項１又は２記載のケーシング。
幅（Ｂ）の１つが、幅広にされた区分（７）の幅であって、厚さ（Ｃ）の１つが、肉厚にされた区分（７）の厚さ（Ｃ）である、請求項１から３までのいずれか１項記載のケーシング。
幅（Ｂ）の１つが、０．３３ｍｍよりも小さく、有利には、０．３ｍｍ又は０．２５ｍｍ又は０．２ｍｍ又は０．１ｍｍ又は０．０５ｍｍよりも小さく、厚さ（Ｃ）の１つが、０．２３ｍｍよりも小さく、有利には、０．２ｍｍよりも小さく、有利には、０．１５ｍｍ又は０．１ｍｍ又は０．０５ｍｍよりも小さい、請求項１記載のケーシング。
長さ（Ｆ）の１つが、４．１２ｍｍよりも大きく、有利には、４．２ｍｍ又は４．３ｍｍ又は４．５ｍｍ又は４．７ｍｍ又は５．０ｍｍ又は５．５ｍｍ又は６．０ｍｍ又は７．０ｍｍ又は８．０ｍｍ、又は１０．０ｍｍ又は１５ｍｍよりも大きい、請求項５記載のケーシング。
長さ（Ｆ）の１つを有するピン（２´）が、中央の湾曲部を有している、請求項６記載のケーシング。
ケーシング（１）の一方の側における、１．２４ｍｍ〜１．３０ｍｍの間隔（ｅ，ｅ´）においてはピン（２，２´，２´´，２´´´）が設けられていない、請求項５から７までのいずれか１項記載のケーシング。
ケーシング（１）の一方の側で、２．５１ｍｍ〜２．５７ｍｍの間隔（ｅ，ｅ´）において１つのピン（２，２´，２´´，２´´´）が設けられている、請求項４から８までのいずれか１項記載のケーシング。
幅（Ｂ）の１つが、肉薄にされた区分（６）の幅（Ｂ）であって、厚さ（Ｃ）の１つが、細くされた区分（６）の厚さ（Ｃ）である、請求項５から９までのいずれか１項記載のケーシング。
ピン（２，２´，２´´，２´´´）が全て同様に形成されている、請求項１から１０までのいずれか１項記載のケーシング。