JP6576892B2 - 回路装置 - Google Patents

回路装置 Download PDF

Info

Publication number
JP6576892B2
JP6576892B2 JP2016172004A JP2016172004A JP6576892B2 JP 6576892 B2 JP6576892 B2 JP 6576892B2 JP 2016172004 A JP2016172004 A JP 2016172004A JP 2016172004 A JP2016172004 A JP 2016172004A JP 6576892 B2 JP6576892 B2 JP 6576892B2
Authority
JP
Japan
Prior art keywords
electronic component
substrate
land
solder
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016172004A
Other languages
English (en)
Other versions
JP2018037614A (ja
Inventor
吉田 勇
勇 吉田
俊和 執行
俊和 執行
勝 鴨志田
勝 鴨志田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Astemo Ltd
Original Assignee
Hitachi Automotive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Automotive Systems Ltd filed Critical Hitachi Automotive Systems Ltd
Priority to JP2016172004A priority Critical patent/JP6576892B2/ja
Publication of JP2018037614A publication Critical patent/JP2018037614A/ja
Application granted granted Critical
Publication of JP6576892B2 publication Critical patent/JP6576892B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、回路装置に関する。
基板上にチップ抵抗器などの電子部品を設置する場合には、電子部品の電極と基板のランドとの接続に、はんだが用いられる。電子部品の電極とランドとのはんだによる接続箇所には、各部材の線膨張係数の差に起因して熱疲労による応力やひずみが発生する。そのため、各部材の最も弱い箇所から破壊が発生して進行する。一般的には、はんだ内で破壊することが多い。このはんだ内での破壊を抑制し、接続の信頼性を向上する為に、電極とランドの間の距離を伸ばして、はんだの厚さを厚くする方法がある。はんだは、厚さが厚くなることにより許容変形量が増加し、熱疲労により発生する応力やひずみを低減し、接続の信頼性が向上する。
チップ抵抗器などの電子部品は、はんだの厚さを確保するのが難しい。電子部品は、部品の側面と上下面に電極が形成されている。電子部品の電極とランドとをはんだで接続すると、はんだの表面張力や電子部品の重量、ランドの形状から、はんだは電子部品の側面側の接続に多く移動するため電子部品の底面側のはんだの厚さは薄くなる傾向にある。はんだが薄くなると許容できる変形量が小さいため、各部材の線膨張係数の差に起因して熱疲労による応力やひずみではんだ内の破壊が進行しやすい。また、はんだ内の小さいボイドも破壊の進行を助けることになる。
特許文献1には、はんだの接続部の信頼性を向上する技術が開示されている。この技術は、1つのランドに厚さの異なる厚肉部と薄肉部を形成し、厚肉部は少なくとも電極の直下に形成することにより、はんだの厚さを確保するものである。そして、ランドの厚肉部となる箇所にレジストマスクを形成し、エッチング処理を施すことにより薄肉部を形成し、レジストマスクを除去することにより厚肉部を形成するという工程を行う。
特開2014−220336号公報
上述した特許文献1に記載の技術では、基板の製造工程が多くなり、基板の製造コストがアップするという問題があった。
本発明の回路装置は、略長方形の本体の両端に電極が形成された電子部品と、前記電子部品の電極に対して、少なくとも一部分が前記電子部品の搭載領域の内側に配置され、且つ、前記電子部品の短辺よりも短い第1のランドと、前記電子部品の前記搭載領域の外側に配置され、前記第1のランドよりも面積が大きい第2のランドとが形成された基板と、前記電極と前記第1のランドおよび前記第2のランドとを接続するはんだと、を備えた。
本発明によれば、基板の製造工程を多くすることなく、基板のランドと電子部品の電極との接続信頼性を向上できる。
第1の実施形態における電子部品を設置した基板の斜視図である。 第1の実施形態における電子部品を設置した基板の断面位置を示す図である。 第1の実施形態における電子部品を設置した基板の断面図である。 第1の実施形態における基板の上面図である。 第1の実施形態における電子部品を設置した基板の拡大断面図である。 第2の実施形態における基板の上面図である。 第2の実施形態における基板の断面図である。 第3の実施形態における基板の上面図である。 第3の実施形態における基板の断面図である。 第4の実施形態における基板の上面図である。 第4の実施形態における基板の断面図である。
(第1の実施形態)
本発明による回路装置の第1の実施形態について、図1〜図5を参照して説明する。
図1は、電子部品を設置した基板の斜視図である。基板1にはランド2が形成されている。電子部品3は略長方形の本体の両端に電極4が形成されている。そして、はんだ5によってランド2と電極4は電気的に接続され、電子部品3は基板1に設置される。基板1は、プリント基板、セラミック基板、フレキシブル基板などである。
基板1に電子部品3を一つ設置した例で説明するが、基板1には多種多様な電子部品が多数設置されている。また、基板1には、各電子部品3の電極が接続されるランドが多数形成され、その各ランドを電気的に接続する配線が施されている。さらに、基板1の表面には配線を保護するレジストがあってもよい。また、基板1は片面実装基板の例で説明するが、両面実装基板もしくは多層基板であってもよい。
ランド2の材質は、CuやAgなどが用いられる。また、ランド2の形状で接続信頼性を向上する方法として、SMD(Solder Mask Defined)構造をNSMD(Non Solder Mask Defined)構造にすることが知られている。SMD構造は、ランド2の周辺上部までレジストを設ける。一方、NSMD構造は、ランド2の全域にレジストが存在しない構造である。NSMD構造は、はんだ5がランド2の側面まで濡れることが特徴であり、はんだ5がランド2の側面まで濡れるため接続面積が増加し、熱応力を低減することにより接続信頼性が向上する。
電極4は、メッキで作ることが多く、下地にNi、Cu、もしくはNiとCuの2層からなる構造が多く、表面にSn、Cu、Auなどで形成されている。
基板1やランド2や電極4等の各部材の材質や構造は、用途、放熱性、電気特性、コスト、長期信頼性などの観点から決定する。
図2は、電子部品3を設置した基板1の断面位置を示す図である。断面Aは、電子部品3の短辺の中央部であって電子部品3の長辺方向に沿った切断を示す。
図3は、電子部品3を設置した基板1の断面図であり、図2に示す断面Aである。
電子部品3の両端には電極4が形成されており、基板1には電子部品3の電極4に対してランド2が形成されている。電極4とランド2の間には両者を電気的に接続し、電子部品3を基板1に固定するためのはんだ5が施されている。
図4は、基板1を上から見た上面図である。この図では、基板1上から電子部品3及びはんだ5を除いた状態で、ランド2の形状を示す。電子部品3は、図中に破線で示す搭載領域8において基板1と対向するように基板1上に設置される。ランド2は、図4に示すように、電子部品3の1つの電極に対して二つのランド2a、2bが形成されている。そして、ランド2aの少なくとも一部分は、搭載領域8の内側に配置される。ランド2bは搭載領域8の外側に配置される。なお、ランド2a、2bはNSMD構造になっており、ランド2a、2bの間の側面部6は、はんだ5が濡れる。
図5は、電子部品3を設置した基板1の拡大断面図であり、図3のB部分である。
電子部品3の電極4は、基板1に形成されたランド2a、2bとはんだ5によって接続される。ランド2a、2bの間の側面部6は、はんだ5が濡れてフィレット7が形成される。そのため、はんだ5の底面側からもボイドが抜ける経路を確保できるのではんだ5内のボイドを低減することができる。
ランド2a、2bの間の側面部6は、フィレット7を形成し、NSMD構造に近い形状にはんだ5を施すことができ、電極4とランド2との接続信頼性を向上することができる。また、はんだ5に亀裂が生じた場合、その亀裂は電子部品3の底面側から側面側へ進展するが、ランド2bが電子部品3の配置位置の外側へ伸びているので、はんだ5との接続信頼性が向上する。
(第2の実施形態)
本発明による回路装置の第2の実施形態について、図6〜図7を参照して説明する。
なお、第2の実施形態においても、第1の実施形態で図示した図1の電子部品を設置した基板の斜視図、図2の電子部品を設置した基板の断面位置を示す図、図3の電子部品を設置した基板の断面図、図5の電子部品を設置した基板の拡大断面図は同様であるので、図示およびその説明を省略する。
図6は、基板1を上から見た上面図である。この図では、基板1上から電子部品3及びはんだ5を除いた状態で、ランド2の形状を示す。電子部品3は、図中に破線で示す搭載領域8において基板1と対向するように基板1上に設置される。ランド2は、図6に示すように、電子部品3の1つの電極に対して二つのランド2a、2bが形成されている。そして、ランド2aは、搭載領域8の内側に配置され、且つ、電子部品3の短辺よりも短い。ランド2bは搭載領域8の外側に配置され、ランド2aの面積よりも大きい。
図7は、図6のC−C’断面図である。なお、図7は、電子部品3の電極4をはんだ5でランド2aと接続した状態の断面図である。図7に示すように、ランド2aの面積を小さくしているので、電子部品3の底面側のはんだ5の量が少なくなる。このため、ランド2aの位置で発生したはんだ5の亀裂は、ランド2bの位置のはんだ5に伝わることを遅延させることができ、接続信頼性の向上ができる。また、はんだ5の底面側からもボイドが抜ける経路を確保できるので、はんだ5のボイドを低減することができる。
(第3の実施形態)
本発明による回路装置の第3の実施形態について、図8〜図9を参照して説明する。
なお、第3の実施形態においても、基板1やランド2や電極4等の各部材の材質や構造は第1の実施形態で説明したものと同様である。
図8は、基板1を上から見た上面図である。この図では、基板1上から電子部品3及びはんだ5を除いた状態で、ランド2の形状を示すものである。電子部品3は、図中に破線で示す搭載領域8において基板1と対向するように基板1上に設置される。ランド2は、図8に示すように、電子部品3の1つの電極に対して三つのランド2a、2b、2cが形成されている。そして、ランド2aの少なくとも一部分は、搭載領域8の内側に配置される。ランド2b、2cは搭載領域8の外側に配置され、ランド2b、2cは離間して配置される。
図9は、図8のD−D’断面図である。なお、図9は、電子部品3の電極4をはんだ5でランド2b、2cと接続した状態の断面図である。また、図8のE−E’断面図は、第1の実施形態で図示した図5の拡大断面図と同様であり、その説明を省略する。図9に示すように、ランド2b、2cの間の側面部6には、フィレット7が形成され、NSMD構造ではんだ5を施すことができ、接続信頼性を向上できる。また、ランド2b、2cの間からもボイドが抜ける経路を確保しているのではんだ5内のボイドを低減することができる。
なお、搭載領域8の外側に配置されるランド2b、2cは、二つ設けたが、ランドを分割して三つ以上設けてもよい。この場合、各ランド間にフィレット7が各々形成されるので、更に接続信頼性を向上できる。
(第4の実施形態)
本発明による回路装置の第4の実施形態について、図10〜図11を参照して説明する。
なお、第4の実施形態においても、第1の実施形態で図示した図1の電子部品を設置した基板の斜視図は同様であるので、図示およびその説明を省略する。また、基板1やランド2や電極4等の各部材の材質や構造は第1の実施形態で説明したものと同様である。
図10は、基板1を上から見た上面図である。この図では、基板1上から電子部品3及びはんだ5を除いた状態を図示する。電子部品3は、図中に破線で示す搭載領域8において基板1と対向するように基板1上に設置される。基板1上には、ランド2dが形成され、電子部品3を支持固定する固定部材9が設置されている。ランド2dは搭載領域8の外側に配置される。固定部材9は円筒形状で絶縁性の高いエポキシ樹脂であり、搭載領域8の略中央部に固定的に設置される。
図11は、図10のF−F’断面図である。なお、図11は、電子部品3の電極4をはんだ5でランド2dと接続した状態の断面図である。電子部品3の両端には電極4が形成されており、基板1には電子部品3の電極4に対してランド2dが形成されている。電極4とランド2dの間には両者を電気的に接続し、電子部品3を基板1に固定するためのはんだ5が施されている。固定部材9は、電子部品3を基板1から離間する間隔を決定するもので、固定部材9の厚さはランド2dの厚さよりも大きくする。なお、固定部材9は円筒形状に限らず、電子部品3を基板1から離間するものであればその形状を問わない。
固定部材9により、電子部品3を高い位置に固定することにより、はんだ5の厚さを厚く確保することができ、接続信頼性を向上することができる。
なお、搭載領域8の外側に配置されるランド2dは、一つ設けたが、ランド2dを分割して二つ以上設けてもよい。この場合、第3の実施形態で説明したように、各ランド間にフィレット7が各々形成されるので、更に接続信頼性を向上できる。
以上説明した実施形態によれば、次の作用効果が得られる。
(1)第1〜第3の実施形態では、回路装置は、電極4が形成された電子部品3と、電子部品3の1つの電極4に対して複数のランド2(2a、2b、2c)が形成された基板1と、電極4とランド2とを接続するはんだ5と、を備えた。これにより、基板の製造工程を多くすることなく、基板のランドと電子部品の電極との接続信頼性を向上できる。
(2)第4の実施形態では、回路装置は、電極4が形成された電子部品3と、電子部品3の1つの電極4に対してランド2dが形成された基板1と、電子部品3と基板1との間に設けられ、電子部品3を基板1から離間して固定する固定部材9と、電極4とランド2dとを接続するはんだ5と、を備える。電子部品3は、所定の搭載領域8において基板1と対向するように基板1上に設置されており、ランド2dは、搭載領域8の外側に配置される。これにより、第1〜第3の実施形態と同様に、基板の製造工程を多くすることなく、基板のランドと電子部品の電極との接続信頼性を向上できる。
本発明は、上記の実施形態に限定されるものではなく、本発明の特徴を損なわない限り、本発明の技術思想の範囲内で考えられるその他の形態についても、本発明の範囲内に含まれる。また、上述の各実施形態を組み合わせた構成としてもよい。
1 基板
2、2a、2b、2c、2d ランド
3 電子部品
4 電極
5 はんだ
7 フィレット
9 固定部材

Claims (1)

  1. 略長方形の本体の両端に電極が形成された電子部品と、
    前記電子部品の電極に対して、少なくとも一部分が前記電子部品の搭載領域の内側に配置され、且つ、前記電子部品の短辺よりも短い第1のランドと、前記電子部品の前記搭載領域の外側に配置され、前記第1のランドよりも面積が大きく、且つ、前記電子部品の短辺よりも長い第2のランドとが形成された基板と、
    前記電極と前記第1のランドおよび前記第2のランドとを接続するはんだと、を備えた回路装置。
JP2016172004A 2016-09-02 2016-09-02 回路装置 Active JP6576892B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016172004A JP6576892B2 (ja) 2016-09-02 2016-09-02 回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016172004A JP6576892B2 (ja) 2016-09-02 2016-09-02 回路装置

Publications (2)

Publication Number Publication Date
JP2018037614A JP2018037614A (ja) 2018-03-08
JP6576892B2 true JP6576892B2 (ja) 2019-09-18

Family

ID=61566402

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016172004A Active JP6576892B2 (ja) 2016-09-02 2016-09-02 回路装置

Country Status (1)

Country Link
JP (1) JP6576892B2 (ja)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58150857U (ja) * 1982-04-05 1983-10-08 株式会社東芝 印刷配線基板
JPH087655Y2 (ja) * 1990-04-26 1996-03-04 株式会社ケンウッド 面実装部品の取付構造
JPH07122846A (ja) * 1993-10-21 1995-05-12 Advantest Corp 微小表面実装部品のハンダ付け方法
JPH07202394A (ja) * 1993-12-28 1995-08-04 Matsushita Electric Ind Co Ltd プリント回路基板
JP2008060182A (ja) * 2006-08-30 2008-03-13 Hitachi Ltd 車載用電子回路装置
JP2009111108A (ja) * 2007-10-30 2009-05-21 Nec Corp チップ部品の実装構造および実装方法
JP2012216658A (ja) * 2011-03-31 2012-11-08 Tdk Corp 回路基板、パッケージ電子部品及び電子部品の実装方法

Also Published As

Publication number Publication date
JP2018037614A (ja) 2018-03-08

Similar Documents

Publication Publication Date Title
US9947466B2 (en) Electronic component
JP4764731B2 (ja) 多層構造のプリント配線基板
JP5628772B2 (ja) プリント基板およびそれを用いた電子機器
JP2016213308A (ja) プリント回路板及びプリント配線板
US20150083476A1 (en) Device embedded printed circuit board and method of manufacturing the same
JP2009147165A (ja) 半導体装置
JP2008181977A (ja) パッケージ、そのパッケージの製造方法、そのパッケージを用いた半導体装置、そのパッケージを用いた半導体装置の製造方法
JP2008294351A (ja) 配線回路基板
JP6576892B2 (ja) 回路装置
JP2015126182A (ja) プリント配線板
JP2011029287A (ja) プリント配線基板、半導体装置及びプリント配線基板の製造方法
JP6114044B2 (ja) プリント基板
JP6323622B2 (ja) 部品実装基板
JP5550102B2 (ja) 電子部品
KR101138469B1 (ko) 칩 마운트용 기판
JP2015026835A (ja) 印刷回路基板
JP6497942B2 (ja) 電子制御装置
JP2012156195A (ja) 電子装置
JP2010087145A (ja) 電子部品実装基板
JP3959266B2 (ja) 配線基板
JP2007027341A (ja) プリント配線板および電子部品実装構造
WO2012172890A1 (ja) プリント配線板、電子部品実装構造及び該電子部品実装構造の製造方法
JP7322456B2 (ja) 電子部品搭載基板
JP4935217B2 (ja) 多層配線基板
WO2010068577A2 (en) Anchor pin lead frame

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20170126

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20170927

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190530

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190717

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190730

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190821

R150 Certificate of patent or registration of utility model

Ref document number: 6576892

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350