JP2010010663A5 - - Google Patents

Claims (15)

1. 量子井戸デバイスであって、
   基板（１）と、
   基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有する半導体材料を含むバッファ構造（２）と、
   バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有する半導体材料を含むチャネル構造（３）と、
   チャネル構造（３）を覆いこれと接するバリア構造（４’）であって、第３バンドギャップを有する半導体材料を含み、更に２次元キャリアガスの形成に適したドーピング材料を含むバリア構造（４’）と、
   バリア構造の一部を覆い、ゲート電極（６）を含むゲート領域（Ｇ）と、
   ソースおよびドレインコンタクト（１０、１０’、１３、１３’）と、を含み、
   第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
   ゲート領域の下に位置するバリア構造の部分に、ドーピング材料が存在しない量子井戸デバイス。
2. バリア構造（４’）は、
   チャネル構造を覆いこれと接するバリア層（４）であって、第３バンドギャップを有するアンドープの半導体材料を含み、バッファ構造、チャネル構造、およびバリア層が、量子井戸領域（ＱＷ）を形成するバリア層（４）と、
   ゲート領域に隣接するソース領域（Ｓ）およびドレイン領域（Ｄ）であって、ソースおよびドレイン領域はゲート領域（Ｇ）に対してそれぞれセルフアラインであり、ソースおよびドレイン領域は、第４バンドギャップとドープされた領域とを有する半導体材料（８）を含み、第４バンドギャップは第２バンドギャップより広い請求項１に記載のデバイス。
3. ゲート領域（Ｇ）は、バリア構造（４’）の一部を覆うゲート電極（６）と、第１の絶縁サイドウォールスペーサ（７）の組とを含む請求項１または２に記載のデバイス。
4. ドープされた領域は、ドーピング層（９）からなる請求項２または３に記載のデバイス。
5. ドープされた領域は、均一にドープされた（１１）請求項２または３に記載のデバイス。
6. ドープされた領域は、傾斜ドープされ（１２）、上面（１２ａ）において最大ドーパント濃度を有する請求項２または３に記載のデバイス。
7. バリア層（４）は、３オングストロームと２ｎｍの間の厚みを有する請求項２〜６のいずれかに記載のデバイス。
8. それぞれの絶縁サイドウォールスペーサの幅は、５ｎｍ以下である請求項３〜７のいずれかに記載のデバイス。
9. ソース領域（Ｓ）およびドレイン領域（Ｄ）は、量子井戸領域（ＱＷ）中のリセスにより形成された窪んだ領域であり、リセスの深さ（ｄ_ｒ）は、リセスの端部から、チャネル構造の上面（３ａ）までの距離より大きく、リセスの端部からバッファ構造の底面（１ａ）までの距離より小さい請求項２〜８のいずれかに記載のデバイス。
10. 更に、ゲート領域（Ｇ）中の、バリア層（４）とゲート電極（６）との間に挟まれたゲート誘電体（５）を含む請求項２〜９のいずれかに記載のデバイス。
11. 基板（１）と、基板を覆う量子井戸領域（ＱＷ）と、量子井戸領域の一部を覆うゲート領域（Ｇ）と、ゲート領域に隣接するソース領域（Ｓ）とドレイン領域（Ｄ）とを含むＮＦＥＴ量子井戸デバイスであって、
    この量子井戸領域は、
    基板（１）を覆いこれと接するバッファ構造（２）であって、第１バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むバッファ構造（２）と、
    バッファ構造（２）を覆いこれと接するチャネル構造（３）であって、第２バンドギャップを有するＩＩＩ−Ｖ属化合物半導体材料を含むチャネル構造（３）と、
    チャネル構造（３）を覆いこれと接するバリア構造（４）であって、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ属化合物半導体材料を含むバリア構造（４）と、を含み、
    第１バンドギャップと第３バンドギャップは、第２バンドギャップより広く、
    ソース領域（Ｓ）とドレイン領域（Ｄ）は、それぞれゲート領域（Ｇ）に対してセルフアラインであり、第４バンドギャップとドープされた領域を有するＩＩＩ−Ｖ属化合物半導体材料を含み、第４バンドギャップは第２バンドギャップより広いＮＦＥＴ量子井戸デバイス。
12. 量子井戸デバイスの製造方法であって、
    基板を提供する工程と、
    量子井戸領域（ＱＷ）を形成する工程であって、
    エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有する半導体材料を含むバッファ構造（２）を形成する工程と、
    エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有する半導体材料を含むチャネル構造（３）を形成する工程と、
    エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープの半導体材料を含むバリア構造（４）を形成する工程とを含み、
    第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
    量子井戸領域（ＱＷ）の一部を覆うゲート領域（Ｇ）を形成する工程と、
    第２バンドギャップより大きな第４バンドギャップを有する半導体材料（８）の選択成長により、ゲート領域（Ｇ）に対してセルフアラインとなるソース領域（Ｓ）およびドレイン領域（Ｄ）を形成し、ソース領域（Ｓ）およびドレイン領域（Ｄ）のそれぞれがドープされた領域を含む工程と、を含む量子井戸デバイスの製造方法。
13. ゲート領域（Ｇ）を形成する工程が、更に、
    バリア構造（４’）の一部を覆うゲート電極（６）を形成する工程と、
    ゲート電極（６）の両側に、第１の絶縁サイドウォールスペーサ（７）の組を形成する工程と、を含む請求項１２に記載の製造方法。
14. 更に、ゲート領域（Ｇ）を形成する工程後に、ゲート領域の両側にリセスをエッチングすることにより、量子井戸領域（ＱＷ）中に窪んだソースおよびドレイン領域を形成し、リセスの深さ（ｄ_ｒ）は、リセスの端部からチャネル構造の上面（３ａ）までの距離よりも大きく、リセスの端部からバッファ構造の底面（１ａ）までの距離よりも小さい工程を含む請求項１２または１３に記載の製造方法。
15. ＮＦＥＴ量子井戸デバイスの製造方法であって、
    基板（１）を提供する工程と、
    量子井戸領域（ＱＷ）を形成する工程であって、
    エピタキシャル成長によりバッファ構造（２）を形成する工程であって、基板（１）を覆い、第１バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むバッファ構造（２）を形成する工程と、
    エピタキシャル成長によりチャネル構造（３）を形成する工程であって、バッファ構造（２）を覆い、第２バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料を含むチャネル構造（３）を形成する工程と、
    エピタキシャル成長によりバリア層（４）を形成する工程であって、チャネル構造（３）を覆い、第３バンドギャップを有するアンドープのＩＩＩ−Ｖ族化合物半導体材料を含むバリア構造（４）を形成する工程とを含み、
    第１バンドギャップと第３バンドギャップは、第２バンドギャップより広くなる工程と、
    量子井戸領域（ＱＷ）の一部を覆うゲート領域（Ｇ）を形成する工程と、
    第２バンドギャップより広い第４バンドギャップを有するＩＩＩ−Ｖ族化合物半導体材料（８）の選択成長により、ゲート領域（Ｇ）に対してセルフアラインとなるソース領域（Ｓ）およびドレイン領域（Ｄ）を形成し、ソース領域（Ｓ）およびドレイン領域（Ｄ）のそれぞれがドープされた領域を含む工程と、を含むＮＦＥＴ量子井戸デバイスの製造方法。