JP2009512215A - ３ｄ貫通シリコンアーキテクチャのための集積マイクロチャネル - Google Patents

Abstract

本発明のいくつかの実施形態は、３Ｄ貫通シリコンアーキテクチャから熱を除去するための集積マイクロチャネルに関する装置および方法に関する。
【選択図】なし

Description

本発明の実施形態は、マイクロエレクトロニクス実装に関する。特に、本発明の実施形態は、３Ｄ貫通シリコンアーキテクチャにおける熱除去に関する。

マイクロエレクトロニクス実装の分野では、エレクトロニクスをより小さく速く生成する取り組みが続けられている。ダイスタッキングアーキテクチャを含む３Ｄ実装アーキテクチャは、２Ｄ実装アーキテクチャに勝るいくつかの強みがある（小型であること、相互接続間隔が短いことなど）。

典型的な２Ｄ実装アーキテクチャは、ダイの活性表面（デバイスおよび金属層を含む）が基板に面するように基板に接続されたダイフリップチップを含み得る。その後、ダイの露出された背面上にクーリングソリューションが設けられる。クーリングソリューションは、例えば、ヒートシンク、熱分散部材、集積熱分散部材、または、ファンを含み得る。

図１は、基板１１０、中央処理装置（ＣＰＵ）ダイ１２０、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）ダイ１３０、フラッシュメモリダイ１４０、および、アナログダイ１５０を含む典型的な３Ｄパッケージ１００を示す。基板１１０は、通常は、プリント回路基板またはマザーボードを含み得る。３Ｄパッケージ１００を機能させるには、それぞれの構成要素の活性表面は、基板１００または隣接する構成要素の活性表面に電気的に接続されていなければならない。活性表面を相互接続すべく、構成要素中を導電性貫通シリコンビア（ＴＳＶ）１６０が貫通し得る。

例えば、ＣＰＵダイ１２０は、ＣＰＵダイ１２０の活性表面が基板１１０と面するように基板１１０に接続されるフリップチップであってよい。ＤＲＡＭダイ１３０は、ＤＲＡＭダイ１３０の活性表面がＣＰＵダイ１２０の不活性面と面するよう、バンプはんだ接合によりＣＰＵダイ１２０に接続されてよい。その後、ＣＰＵダイ１２０のＴＳＶがＤＲＡＭダイ１３０の活性表面をＣＰＵダイの活性表面、または、基板１１０と電気的に接続してよい。

同様に、各構成要素の活性表面は、電気的に相互接続されてよい。

添付の図面における例を用いて本発明を示すが、これに限定されない。同様の参照符号は、同様の構成要素を示す。

従来技術による装置を示す。

ダイが基板に取り付けられ、そのダイにクーリングソリューションが取り付けられ、そのクーリングソリューションに第２のダイが取り付けられている断面側面図である。

マイクロチャネルおよび貫通ビアを有するクーリングソリューションを形成する方法を示す。

３Ｄウェーハまたはダイ実装アーキテクチャに関する装置および方法が様々な実施形態で記載されている。しかしながら、様々な実施形態は、１つ以上の特定の詳細がなくとも、あるいは、他の方法、材料、または、構成要素によっても実施できる。また、本発明の様々な実施形態の側面をあいまいにしないよう、よく知られた構造、材料、または、動作を詳しく示すあるいは述べることはしない。同様に、本発明の完全なる理解をもたらすべく、説明のための特定の数、材料、および、構造が記載されている。とは言うものの、本発明は、特定の詳細がなくても実施できる。さらに、図面に示される様々な実施形態は、例示的表現であって、一定の比率で描かれているわけではない。

エレクトロニクスをより小さく速く生成すべく、半導体チップ（またはダイ）の実装密度を増大することができる。実装密度を増大させる１つの手法としては、チップスタッキングなどの３Ｄ実装アーキテクチャもあり得る。動作中、スタックの１つのまたは複数の活性領域は、熱を発し得る。チップ能力を向上させるべく、より優れた能力をもつチップを利用すべく、あるいは、高性能実装を実現すべく、生じた熱は除去されてよい。典型的な３Ｄ実装アーキテクチャでは、いかなる熱除去またはサーマルソリューションも提供し得ない。

一般的に、単一のチップ実装では、熱を除去するために集積熱分散部材あるいはファンなどの背面クーリングソリューションが用いられ得る。しかしながら、チップが積み重ねられている構造だと、裏面のクーリングソリューションを用いるのは実際的でないかもしれない。というのは、スペースの制限上、露出していないチップもあること、あるいは、電気接続経路の非適合性にもよる。簡潔に言えば、本発明の実施形態は、チップ間の電気経路用のビアを含む積層チップのためのクーリングソリューションを提供する。

図２Ａおよび図２Ｂは、本発明に従う積層ダイの熱除去を行う装置２００の断面図である。図２Ｂは、セグメント図２ＡのセグメントＡ−Ａ'に沿った切断面を示す。

装置２００は、基板２１０、ダイ２２０、クーリングソリューション２３０、および、ダイ２７０を含む。クーリングソリューション２３０は、基板２４０、貫通ビア２６０、および、マイクロチャネル２５０を含む。ダイ２２０は、貫通ビア２２５を含む。

基板２１０は、ダイ２２０を装着する任意の適切な基板を含む。様々な実施形態では、基板２１０は、プリント回路基板（ＰＣＢ）、マザーボード、または、インターポーザを含む。基板２１０は、ダイ２２０の装着を容易にするよう、導電トレース、および、導電パッド、または、バンプを含み得る。ダイ２２０は、任意の適切な技術により基板２１０に装着され得る。一実施形態では、ダイ２２０は、ダイ２２０の活性表面が基板２１０に面するよう、ソルダバンプ、銅バンプ、導電性ランディングパッドなどにより基板２１０に接続されるフリップチップであってよい。一実施形態では、貫通ビア２２５は、ダイ２２０を貫通する電気経路を提供し得る。一実施形態では、貫通ビア２２５は、銅を含み得る。

クーリングソリューション２３０とダイ２２０は、任意の適切な技術により接続されてよい。一実施形態では、クーリングソリューション２３０およびダイ２２０は、拡散接合により接続されてよい。一実施形態では、クーリングソリューション２３０およびダイ２２０は、どちらもシリコンを含み、シリコン同士の拡散接合により接続され得る。他の実施形態では、クーリングソリューション２３０は、バンプまたはランディングパッドを含むバンプはんだ接合技術によりダイ２２０に取り付けられてよい。様々な実施形態では、クーリングソリューション２３０は、ダイ２２０より大きくても、同じ大きさでも、あるいは、小さくてもよい。

ダイ２７０およびクーリングソリューション２３０は、いかなる適切な貫通シリコンビア技術により接続され得る。一実施形態では、クーリングソリューション２３０およびダイ２７０は、拡散接合により接続され得る。一実施形態では、クーリングソリューション２３０およびダイ２７０は、どちらもシリコンを含み、シリコン同士の拡散接合により接続され得る。他の実施形態では、クーリングソリューション２３０は、バンプまたはランディングパッドを含むバンプはんだ接合技術によりダイ２７０に接着され得る。様々な実施形態では、ダイ２７０の活性表面は、クーリングソリューション２３０に面してよく、あるいは、ダイ２７０の活性表面は、クーリングソリューション２３０に面していなくてよい。一実施形態では、ダイ２７０は、導電性貫通ビア（図示せず）を含むことによりダイ２７０を貫通する電気経路を提供し得る。一実施形態では、クーリングソリューション２３０は、結合パッドまたはバンプを含むことにより、ダイ２７０との接続を容易にしてよい。

ダイ２２０およびダイ２７０は、あらゆる適切なダイ、集積回路、または、チップも含み得る。例えば、ダイ２２０およびダイ２７０は、中央処理装置（ＣＰＵ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、アナログデバイス、または、フラッシュメモリダイのあらゆる組み合わせを含み得る。一実施形態では、ダイ２２０およびダイ２７０は、どちらもＣＰＵを含み得る。他の実施形態では、ダイ２２０は、ＣＰＵを含み、ダイ２７０は、ＤＲＡＭダイを含み得る。一実施形態では、ダイ２２０は、薄膜化ダイを含み得る。他の実施形態では、ダイ２７０は、薄膜化ダイを含み得る。

さらに、クーリングソリューション２３０に類似した任意の数の追加のダイまたはクーリングソリューションがダイ２７０上に任意の配置で積み重ねられてよい。ダイ２７０上に積み重ねられたダイは、ＣＰＵ、ＤＲＡＭ、アナログデバイス、または、フラッシュメモリのあらゆる組み合わせを含み得る。一実施形態では、ダイ２２０は、ＣＰＵを含み、ダイ２７０は、ＤＲＡＭを含み、ダイ２７０の上にフラッシュメモリおよびアナログデバイスが積み重ねられてよい。他の実施形態では、ダイ２２０およびダイ２７０は、ＣＰＵとクーリングソリューションを含むスタックとを含み、ダイ２７０の上にＤＲＡＭダイが積み重ねられてよい。

上述のように、クーリングソリューション２３０は、基板２４０、マイクロチャネル２５０、および貫通ビア２６０を含む。貫通ビア２６０は、基板２４０に渡り延びることにより、導電経路を提供する。一実施形態では、貫通ビア２６０は、ダイ２２０とダイ２７０との間隔を最小限度とするか、あるいは、ダイ２２０とダイ２７０との間に直接電気経路を提供する。貫通ビア２６０は、いかなる適切な導電材料、あるいは、そのような材料の組み合わせを含み得る。一実施形態では、貫通ビア２６０は、銅を含み得る。基板２４０は、いかなる適切な材料を含み得る。一実施形態では、基板２４０は、シリコンを含み、貫通ビア２６０は、貫通シリコンビア（ＴＳＶ）を含み得る。

マイクロチャネル２５０は、基板内２４０に冷却剤のための実質的に囲まれた領域を提供する（図示せず）。一実施形態では、冷却剤は、マイクロチャネル２５０を通じて流れることにより、ダイ２２０およびダイ２７０から熱を除去することができる。一実施形態では、単一のマイクロチャネルが設けられてよい。単一のマイクロチャネルは、実質的に基板２４０を貫通してよい。他の実施形態では、任意の数の別々のマイクロチャネルが設けられてよい。一実施形態では、マイクロチャネル２５０は、ダイ２２０、ダイ２７０、または両方の熱除去の必要性に応じて設計されてよい。一実施形態では、マイクロチャネル２５０は、より多くのマイクロチャネル、または、ホットスポットなど、より熱除去を必要とするダイ２２０またはダイ２７０の領域ごとにチャネル領域を提供し得る。

図２Ｂに示すように、マイクロチャネル２５０と共に入出力２８０が設けられてよい。入出力の数は、必要に応じて任意であってよい。例えば、単一のマイクロチャネルが用いられる場合には、単一あるいは複数の入出力が用いられ得る。複数の別々のマイクロチャネルが用いられるのであれば、それぞれのマイクロチャネルに対し少なくとも１つの入出力が設けられてよい。

冷却剤は、熱を除去することができる任意の適切な材料を含み得る。一実施形態では、冷却剤は、液体を含み得る。一実施形態では、冷却剤は、二相流冷却剤であってよい。一実施形態では、冷却剤は、冷却液２３０と冷却剤を冷却するかまたは濃縮できる１つ以上の外部熱交換器との間を流れることができる。

図３Ａ−３Ｈは、本発明に従う冷却液を提供できる方法を示す。

図３Ａは、開始時基板３００を示す。基板３００は、任意の適切な材料を含み得る。一実施形態では、基板３００は、シリコンを含み得る。一実施形態では、基板３００は、ウェーハを含み得る。他の実施形態では、基板３００は、ウェーハまたはチップの一部であってよい。

図３Ｂに示すように、開口３１０および開口３２０が基板内に形成されてよい。一実施形態では、開口３１０は、続いてマイクロチャネルを形成し、開口３２０は、続いて以下にさらに説明する貫通ビアを形成し得る。

開口３１０は、いかなる適切な幅を有してよい。一実施形態では、開口３１０は、約５乃至１０ミクロンの範囲内の幅を有してよい。他の実施形態では、開口３１０は、約６乃至８ミクロンの範囲内の幅を有してよい。一実施形態では、開口３１０は、約７乃至１０ミクロンの範囲内の幅を有してよい。開口３１０は、また、開口３２０より浅くなるようないかなる任意の深さを有してよい。したがって、開口３１０は、浅い開口であると考えられ、開口３２０は、深い開口であると考えられる。一実施形態では、開口３１０は、約５０乃至１００ミクロンの範囲内の深さを有してよい。他の実施形態では、開口３１０は、約６０乃至８０ミクロンの範囲内の深さを有してよい。一実施形態では、開口３１０は、約７５乃至１００ミクロンの範囲内の深さを有してよい。

開口３１０は、基板３００全体または基板３００の一部にわたり実質的に延びるかまたは走るマイクロチャネルを規定するパターンを形成し得る。例えば、基板３００がチップまたはダイである場合、開口３１０は、実質的に基板３００を貫通するパターンを形成する。他の実施形態では、基板３００がウェーハである場合、開口３１０は、ウェーハが集積回路のウェーハ（図３Ｇ）と位置合わせされることにより、それぞれの集積回路のマイクロチャネルレイアウトを提供するような、１つのダイにそれぞれ対応するいくつかのマイクロチャネルレイアウトのパターンを形成し得る。他の実施形態では、開口３１０は、１つのチップまたはダイに対し複数の別々のマイクロチャネルを規定するパターンを形成し得る。

開口３２０は、任意の寸法でよく、３Ｄアーキテクチャのための貫通ビアの所望のパターンに対応してよい。一実施形態では、開口３２０は、上から見たとき概ね円または楕円形を有し得る。開口３２０は、任意の深さを有し得る。一実施形態では、開口３２０は、約１００乃至１５０ミクロンの範囲内の深さを有してよい。他の実施形態では、開口３２０は、約８０乃至１２０ミクロンの範囲内の深さを有してよい。一実施形態では、開口は、約５０乃至１００ミクロンの範囲内の深さを有してよい。

一実施形態では、開口３２０は、開口３１０より深くてよい。一実施形態では、開口３２０は、開口３１０より約５乃至１０ミクロン深くてよい。他の実施形態では、開口３２０は、開口３１０より約２乃至８ミクロン深くてよい。一実施形態では、開口３２０は、開口３１０より約１０乃至２０ミクロン深くてよい。他の実施形態では、開口３２０は、基板３００を貫通してよい。

開口３１０および開口３２０は、任意の適切な技術によって形成され得る。一実施形態では、それらは、２つのフォトリソグラフィおよびエッチング工程により形成され得る。一実施形態では、開口３１０および開口３２０は、基板２００上にレジストパターンを形成し；基板３００の露出した部分をエッチングすることにより開口３１０または開口３２０のいずれかを形成し；第１のレジストパターンを除去し；基板上に第２のレジストパターンを形成し；基板３００の露出した部分をエッチングすることにより、残りの開口を形成し；第２のレジストパターンを除去する；ことにより形成され得る。

図３Ｃは、第２の開始時基板３３０を示す。基板３３０は、任意の適切な材料を含み得る。一実施形態では、基板３３０は、シリコンを含んでよい。一実施形態では、基板は、ウェーハであってよい。他の実施形態では、基板３３０は、ウェーハまたはチップの一部であってよい。

図３Ｄに示すように、基板３３０内に開口３４０が形成され得る。一実施形態では、開口３４０のいくつかは、続いて貫通ビアの一部を形成する。一実施形態では、開口３４０のいくつかは、続いてマイクロチャネルの入出力を形成する。

開口３４０は、任意の適切な深さおよび幅を有してよい。一実施形態では、開口３４０は、開口３２０のパターンおよび寸法に対応するパターンを有し得る。開口３４０は、任意の適切な技術により形成されてよい。一実施形態では、それらは、フォトリソグラフィおよびエッチングにより形成され得る。一実施形態では、開口３４０は、基板３３０上にレジストパターンを形成し；、基板３３０の露出した部分をエッチングすることにより、開口３４０のいずれかを形成し；、レジストパターンを除去する；ことにより形成され得る。一実施形態では、開口３４０は、基板３３０を貫通してよい。

図３Ｅに示すように、基板３００および３３０は、位置合わせされて結合される。基板３００および３３０は、いかなる技術により位置合わせされて結合されてもよい。一実施形態では、基板３００および３３０は、開口３２０および３４０が実質的に位置合わせされるように位置合わせされてよい。一実施形態では、マイクロチャネルの入出力が形成されるように多数の開口３４０が開口３１０と位置合わせされてよい（図を複雑にしないためにこのような位置合わせは図３Ｅには示されていない）。一実施形態では、基板３００および３３０は、拡散接合により結合され得る。他の実施形態では、基板３００および３３０は、シリコンを含み、シリコン同士の拡散接合により結合され得る。他の実施形態では、基板３００および３３０は、接着剤またはエポキシを用いて結合され得る。

図３Ｆに示すように、基板３００および３３０は、装置３３５となるべく薄くされる。例示される断面図では、基板が分割されているように見えるが、他の有効な断面図で示すことができるように、連続したままでもよい。図３Ｆは、貫通ビア３５０のフォーメーションを示す。図３Ｆでは、図を複雑にしないために基板３００と３３０との間の継ぎ目は示していない。基板３００および３３０は、背面研磨技術など任意の適切な技術により薄くされる。

図の実施形態では、薄くする前の結合が示されている。しかしながら、もし薄くするのであれば、結合の前に行われてもよい。一実施形態では、基板３００は、結合の前に薄くされることができる。他の実施形態では、基板３３０が結合の前に薄くされることができる。一実施形態では、基板３００および基板３３０の両方が結合の前に薄くされてよい。他の実施形態では、どちらかの基板あるいは基板の両方を薄くしなくてもよい。

図３Ｇに示すように、装置３３５は、基板３６０に位置合わせされて結合され得る。基板３６０は、貫通ビア３７０およびバンプ３８０を含んでよい。一実施形態では、基板３６０は、チップまたはダイを含み得る。一実施形態では、基板３６０は、集積回路を含み得る。いくつかの実施形態では、基板３６０は、ＣＰＵ、ＤＲＡＭ、アナログデバイス、または、フラッシュメモリデバイスを含み得る。他の実施形態では、基板３６０は、集積回路のウェーハを含み得る。他の実施形態では、装置３３５は、貫通ビア３５０のいくつかが貫通ビア３７０のいくつかと位置合わせされるように基板３６０と位置合わせされてよい。様々な実施形態では、基板３６０の活性表面３６０は、装置３３５に面するか、あるいは、活性表面は、装置３３５に面していなくてもよい。

図３Ｈに示すように、導電性貫通ビア３９０が形成され得る。導電性貫通ビア３９０は、任意の適切な導電材料を含んでよい。一実施形態では、導電貫通ビア３９０は、銅を含み得る。導電貫通ビア３９０は、スパッタリング、化学または物理蒸着、電気めっき、無電解めっきなどの任意の適切な技術により形成され得る。

図に示すように、装置３３５が基板に結合されて導電性貫通ビアが形成され得る。他の実施形態では、装置３３５は、導電性貫通ビア３９０の形成前には基板には結合されない。一実施形態では、導電性貫通ビア３９０が装置３３５（図３Ｆ）に形成されることにより、マイクロチャネルおよび導電貫通ビアを有する装置となる。そのように形成された形成された装置は、拡散接合またはバンプはんだ接合など任意の技術により１つのダイまたは複数のダイに取り付けられ得る。

図３Ｉに示すように、装置３３５は、基板４１０に位置合わせされて結合され得る。基板４１０は、貫通ビア４２０を含み得る。一実施形態では、基板４１０は、チップまたはダイを含み得る。一実施形態では、基板４１０は、集積回路を含み得る。いくつかの実施形態では、基板４１０は、ＣＰＵ、ＤＲＡＭ、アナログデバイス、または、フラッシュメモリデバイスを含み得る。他の実施形態では、基板４１０は、集積回路のウェーハを含み得る。他の実施形態では、装置３３５は、貫通ビア４２０のいくつかが貫通ビア３７０のいくつかと位置合わせされるように基板４００と位置合わせされてよい。一実施形態では、基板４１０は、拡散接合により結合されてよい。一実施形態では、基板４１０は、バンプはんだ接合により結合されてよい。一実施形態では、バンプは、結合を容易にすべく、基板４１０、装置３３０、または、両方の上に形成されてよい。様々な実施形態では、基板４１０の活性表面は、装置３３５に面するか、あるいは、活性表面は、装置３３５に面していなくてもよい。

上記技術が別々の集積回路構成要素を有するウェーハおよびマイクロチャネルクーリングソリューションと共に用いられた場合、図３Ｈまたは図３Ｉの実施形態は、個別のダイおよびクーリングソリューションを形成すべくダイシングされる。

本願明細書を通じての「一実施形態」あるいは「一の実施形態」への言及は、実施形態に関連して記載される特定の特長、構造、材料、または、特徴が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本願明細書の随所に見られる「一実施形態において」あるいは「一の実施形態において」という言い回しは、必ずしも本発明の同じ実施形態に言及するわけではない。さらに、特定の特長、構造、材料、または、特徴は、１つ以上の実施形態においていかなる適切なやり方で組み合わされてよい。

上記記載は例示に過ぎず、本発明の限定を意図しない。多くの実施形態は、上記記載を検討すれば、当業者には明らかであろう。したがって、本発明の範囲は、添付の請求項、および、請求項の均等物の全範囲に照らして決定されるべきである。

Claims (20)

1. 一のダイから熱を除去する装置であって、
   一の冷却剤のための実質的に囲まれたマイクロチャネルを含む一の基板と、
   前記基板を貫通する一の導電性ビアと、
   を含む装置。
2. 前記マイクロチャネルは、一の入力および一の出力を含む、請求項１に記載の装置。
3. 前記基板は、一の第２の冷却剤のための一の第２のマイクロチャネルを含む、請求項１に記載の装置。
4. 前記マイクロチャネルは、約５乃至１０ミクロンの範囲内の一の幅と、約５０乃至１００ミクロンの範囲内の一の高さとを有する、請求項１に記載の装置。
5. 一の貫通ビアを含む一の集積回路ダイと、
   前記集積回路ダイに取り付けられ、一の第２の貫通ビアと一の実質的に囲まれたマイクロチャネルとを含むことにより、前記集積回路ダイから熱を除去する一の基板と、
   を含む装置。
6. 前記集積回路ダイと前記基板とは、一のシリコン同士の結合により結合される、請求項５に記載の装置。
7. 前記基板は、前記集積回路ダイの一の活性表面の反対側にある、請求項５に記載の装置。
8. 前記集積回路ダイの前記活性表面に電気的に接続される一の第２の基板をさらに含む、請求項７に記載の装置。
9. 前記基板に取り付けられる一の第２の集積回路ダイをさらに含む、請求項７に記載の装置。
10. 前記集積回路ダイは、一の中央処理装置を含み、前記第２の集積回路ダイは、一の第２中央処理装置を含む、請求項９に記載の装置。
11. 前記集積回路ダイは、一の中央処理装置を含み、前記第２の集積回路ダイは、ダイナミックランダムアクセスメモリを含む、請求項９に記載の装置。
12. 前記第２の集積回路ダイに取り付けられる一のフラッシュメモリ要素をさらに含み、前記第２の集積回路ダイは、一の第３の貫通ビアを含む、請求項１１に記載の装置。
13. 一の基板内に一の深い開口と一の浅い開口とを形成することと、
    一の第２の基板内に一の開口を形成することと、
    前記深い開口と前記開口とが実質的に位置合わせされるよう、前記基板と前記第２の基板とを結合することと、
    前記基板を薄くすることと、
    前記深い開口および前記開口内に一の導電性貫通ビアを形成することと、
    を含む方法。
14. 前記第２の基板を薄くすることをさらに含む、請求項１３に記載の方法。
15. 前記第２の基板内の前記開口は、該第２の基板を貫通する、請求項１３に記載の方法。
16. 前記基板および前記第２の基板は、シリコンを含み、前記基板と前記第２の基板との結合は、シリコン同士の拡散接合を含む、請求項１３に記載の方法。
17. 前記基板および前記第２の基板が複数のウェーハを含むよう、該基板および該第２の基板をダイシングすることをさらに含む、請求項１３に記載の方法。
18. 前記基板内に前記深い開口と前記浅い開口とを形成することは、
    前記基板上に一の第１のパターンを形成することと、
    前記第１のパターンにより露出した前記基板の一部をエッチングすることにより、前記深い開口を形成することと、
    前記基板上に一の第２のパターンを形成することと、
    前記第２のパターンにより露出した前記基板の一部をエッチングすることにより、前記浅い開口を形成することと、
    を含む、請求項１３に記載の方法。
19. 前記結合された基板および第２の基板を一の第３の基板に装着することをさらに含み、該第３の基板は、一の集積回路および一の第２の導電性貫通ビアを含む、請求項１３に記載の方法。
20. 前記基板内に前記深い開口および前記浅い開口を形成することは、一の第２の浅い開口を形成することを含み、前記第２の基板内に前記開口を形成することは、前記第２の基板内に一の第２の開口を形成することを含み、前記基板と前記第２の基板とを結合することにより、前記第２の浅い開口と前記第２の開口とが位置合わせされて一のマイクロチャネル用の一の入力が形成される、請求項１３に記載の方法。

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