KR102423373B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스는 패키지 및 냉각 커버를 포함한다. 패키지는 능동면 및 능동면 반대측에 있는 후면을 갖는 제 1 다이를 포함한다. 후면은 냉각 영역 및 냉각 영역을 둘러싼 주변 영역을 갖는다. 제 1 다이는 후면의 냉각 영역에 위치된 마이크로 트렌치들을 포함한다. 냉각 커버가 제 1 다이 상에 스태킹된다. 냉각 커버는 냉각 영역 위에 위치되고 마이크로 트렌치들과 연통된 유체 유입 포트 및 유체 배출 포트를 포함한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2019년 8월 28일에 출원된 미국 가출원 제 62/892,560 호의 우선권 이익을 주장한다. 위에서 언급된 특허 출원 전체는 이로써 본원에 참조로서 통합되며 본 명세서의 일부를 구성한다.
전자 제품들이 지속적으로 소형화됨에 따라, 패키징된 다이(들)의 열 방산(heat dissipation)이 패키징 기술에 대해 중요한 문제가 되어가고 있다. 또한, 다중 다이 패키지(multi-die package)들에 대해, 다이들의 배열이 다이들 간의 데이터 전송 속도 및 패키징된 제품들의 신뢰성에 영향을 주고 있다.
본 개시의 추가 이해를 제공하기 위해 첨부 도면들이 포함되며, 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 도면들은 본 개시의 예시적인 실시예들을 예시하고, 설명과 함께 본 개시의 원리를 설명하는 역할을 한다.
도 1a 내지 도 1f는 본 개시의 일부 실시예들에 따른 패키지의 제조 방법의 다양한 스테이지들에서 형성된 구조물들을 예시하는 개략적인 단면도들이다.
도 2a 및 도 2b는 각각 본 개시의 일부 실시예들에 따른 다이들의 개략적인 상면도들이다.
도 3a 내지 도 3c는 각각 본 개시의 일부 실시예들에 따른 마이크로 필러(micro-pillar)들의 개략적인 상면도들이다.
도 4a 및 도 4b는 각각 본 개시의 일부 실시예들에 따른 다이의 개략적인 단면도들이다.
도 5a 및 도 5b는 각각 본 개시의 일부 실시예들에 따른 다이의 개략적인 단면도들이다.
도 6a 및 도 6b는 각각 본 개시의 일부 실시예들에 따른 다이의 개략적인 단면도들이다.
도 7a는 본 개시의 일부 실시예들에 따른 다이의 개략적인 상면도이다.
도 7b 내지 도 7d는 각각 본 개시의 일부 실시예들에 따른 다이의 개략적인 단면도들이다.
도 8a는 본 개시의 일부 실시예들에 따른 반도체 디바이스를 예시하는 개략적인 단면도이다.
도 8b는 본 개시의 일부 실시예들에 따른 사용시의 반도체 디바이스의 개략적인 단면도이다.
도 8c는 본 개시의 일부 실시예들에 따른 사용시의 반도체 디바이스의 개략적인 상면도이다.
도 9a는 본 개시의 일부 실시예들에 따른 반도체 디바이스의 개략적인 단면도이다.
도 9b는 본 개시의 일부 실시예들에 따른 반도체 디바이스의 개략적인 측면도이다.
도 9c는 본 개시의 일부 실시예들에 따른 반도체 디바이스의 개략적인 측면도이다.
도 10a 내지 도 10d는 각각 본 개시의 일부 실시예들에 따른 냉각 커버들의 개략적인 사시도들이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다른 피처들 및 프로세스들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스들의 검증 테스팅을 지원하도록 테스팅 구조물들이 포함될 수 있다. 테스팅 구조물들은, 예를 들어 3D 패키징 또는 3DIC의 테스팅, 프로브들 및/또는 프로브 카드들의 사용 등을 가능하게 하는 기판 상 또는 재배선층(redistribution layer) 내에 형성된 테스트 패드들을 포함할 수 있다. 검증 테스팅은 최종 구조물뿐만 아니라 중간 구조물들에 대해 수행될 수 있다. 추가적으로, 본원에서 개시되는 구조물들 및 방법들은, 수율(yield)을 증가시키고 비용을 감소시키기 위한 KGD(known good die)들의 중간 검증을 포함하는 테스팅 방법론들과 관련하여 사용될 수 있다.
도 1a 내지 도 1f는 본 개시의 일부 실시예들에 따른 패키지(10)의 제조 방법의 다양한 스테이지들에서 형성된 구조물들을 예시하는 개략적인 단면도들이다. 도 1a를 참조하면, 반도체 웨이퍼(100)가 제공된다. 일부 실시예들에서, 반도체 웨이퍼(100)는 다수의 다이들(110)로 분할될 수 있다. 일부 실시예들에서, 반도체 웨이퍼(100)는 주기율표(periodic table)의 III-V족의 반도체 재료들과 같은 반도체 재료들로 제조된 웨이퍼일 수 있다. 일부 실시예들에서, 반도체 웨이퍼(100)는 실리콘 또는 게르마늄과 같은 원소 반도체 재료(elementary semiconductor material)들, 실리콘 탄화물, 갈륨 비소, 인듐 비소, 또는 인듐 인과 같은 화합물 반도체 재료(compound semiconductor material)들 또는 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 합금 반도체 재료들을 포함할 수 있다. 예를 들어, 반도체 웨이퍼(100)는 실리콘 벌크 웨이퍼일 수 있다. 일부 실시예들에서, 다이들(110)은 반도체 웨이퍼(100)의 일부이며 각각의 다이(100)의 측벽들은 커트 라인(cut line)들(C-C)을 따라 연장된다. 각각의 다이(110)는, 반도체 웨이퍼(100)의 반도체 기판(101)의 일부인 반도체 기판(111)을 포함할 수 있다. 반도체 웨이퍼(100)의 전측면(frontside surface)(101a) 상에 복수의 접촉 패드들(113) 및 패시베이션층(passivation layer)(115)이 형성될 수 있다. 도 1a에서, 반도체 웨이퍼(100)에서 형성된 다수의 다이들(110)을 나타내기 위해 2개의 다이들(110)이 예시되지만, 2개보다 많은 다이들(110)이 반도체 웨이퍼(100)에서 형성될 수 있다. 다이들(110) 각각은 반도체 기판(111)에 형성된 능동 컴포넌트들(예를 들어, 트랜지스터들 등), 및 선택적으로 수동 컴포넌트들(예를 들어, 저항기들, 캐패시터들, 인덕터들 등)을 포함할 수 있다. 다이들(110) 각각은 중앙 프로세싱 유닛(central processing unit; CPU) 다이, 그래픽 프로세싱 유닛(graphic processing unit; GPU) 다이, 마이크로 제어 유닛(micro control unit; MCU) 다이, 입출력(input-output; I/O) 다이, 베이스밴드(baseband; BB) 다이, 또는 애플리케이션 프로세서(application processor; AP) 다이와 같은 로직 다이일 수 있다. 일부 대안적인 실시예들에서, 다이들(110)은 고대역폭 메모리 다이와 같은 메모리 다이일 수 있다.
일부 실시예들에서, 접촉 패드들(113)은 각각의 다이(110)의 반도체 기판(111)의 능동면(111a) 상에 형성된다. 즉, 각각의 능동면(111a)은 반도체 웨이퍼(100)의 반도체 기판(101)의 전측면(101a)의 일부에 대응할 수 있다. 특정 실시예들에서, 접촉 패드들(113)은 알루미늄 패드들, 구리 패드들, 또는 다른 적절한 금속 패드들을 포함한다. 도 1a에 예시된 바와 같이, 패시베이션층(115)은 반도체 웨이퍼(100)의 전측면(101a) 위로 연장된다. 일부 실시예들에서, 패시베이션층(115)은 개구부(opening)들이 접촉 패드들(113)을 노출시키게 형성된다. 일부 실시예들에서, 패시베이션층(115)은, 실리콘 산화물층, 실리콘 질화물층, 실리콘 산질화물층(silicon oxy-nitride layer), 다른 적절한 유전체 재료들에 의해 형성된 유전체층, 또는 이들의 조합들을 포함하는 단일층 또는 다중층 구조물일 수 있다. 접촉 패드들(113)은 패시베이션층(115)의 개구부들에 의해 적어도 부분적으로 노출될 수 있다.
도 1b를 참조하면, 일부 실시예들에서, 능동면(111a) 반대측에 있는 반도체 기판(111)의 후면(rear surface)(111r)에 마이크로 트렌치들(120)이 형성된다. 일부 실시예들에서, 마이크로 트렌치들(120)은 반도체 기판들(111)의 부분들을 제거함으로써 형성된다. 일부 실시예들에서, 마이크로 트렌치들(120)은 에칭 프로세스를 통해 형성될 수 있다. 일부 실시예들에서, 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스를 포함한다. 일부 대안적인 실시예들에서, 마이크로 트렌치들(120)은 커팅 프로세스를 통해 형성될 수 있다. 일부 실시예들에서, 레이저 소우(laser saw) 또는 기계적 다이 소우가 커팅 프로세스에 이용될 수 있다. 일부 실시예들에서, 에칭 프로세스 또는 커팅 프로세스를 통해 마이크로 트렌치들(120)을 형성함으로써, 마이크로 트렌치들(120)이 비용 효율적인 방식으로 형성될 수 있다. 일부 실시예들에서, 마이크로 트렌치들(120)의 형성으로, 다이들(110)의 후면들(111r)에 복수의 불연속적 패턴들(117)이 동시에 형성될 수 있다. 예를 들어, 불연속적 패턴들(117)은 2개의 인접한 마이크로 트렌치들(120) 사이에 위치된다. 일부 실시예들에서, 불연속적 패턴들(117)은, 반도체 기판들(111)의 부분들이 마이크로 트렌치들(120)을 형성하기 위해 제거된 후 다이들(110)의 후면들(111r)에 남아있는 반도체 마이크로 구조물들이다. 일부 실시예들에서, 마이크로 트렌치들(120)은 반도체 기판들(111)을 부분적으로 관통하고, 반도체 기판들(111)의 부분들이 마이크로 트렌치들(120)의 측부들에서 그리고 하부에서 노출될 수 있다. 즉, 마이크로 트렌치들(120)의 깊이(D)[후면(111r)의 높이 레벨로부터 마이크로 트렌치들(120)의 하부까지의 거리]는 반도체 기판(111)의 최대 두께(T111)보다 작을 수 있다. 일부 실시예들에서, 불연속적 패턴들(117)은 연속적 링 패턴(119)에 의해 둘러싸인다. 일부 실시예들에서, 불연속적 패턴들(117)은 다이(110)의 냉각 영역(CR)에 위치되고, 연속적 링 패턴(119)은 냉각 영역(CR)을 둘러싸는 주변 영역(PR)에 위치된다. 일부 실시예들에서, 최대 두께(T111)는 주변 영역(PR)의 두께에 대응[연속적 링 패턴(119)에 대응]할 수 있다.
도 1b 및 도 1c를 참조하면, 각각의 다이들(110)을 분리하기 위해 반도체 웨이퍼(100)에 개별화 프로세스(singulation process)가 수행된다. 예를 들어, 반도체 웨이퍼(100)는 각각의 다이들(110) 사이에 배열된 커트 라인들(CC)을 따라 반도체 웨이퍼(100)의 전체 두께 전반에 걸쳐 커팅된다. 일부 실시예들에서, 개별화 프로세스는 일반적으로 기계적 다이 소우 및/또는 레이저 소우로 웨이퍼 다이싱 프로세스(wafer dicing process)를 수행하는 것을 포함한다.
도 1d를 참조하면, 다이(110)가 인터포저(interposer)(200)에 본딩된다. 일부 실시예들에서, 인터포저(200)는 반도체 기판(210), 반도체 기판(210) 내에 형성된 반도체 관통 비아(through semiconductor via; TSV)들(220), 및 반도체 기판(210)의 측부에 형성된 상호연결 구조물(230)을 포함한다. 반도체 기판(210)은 다이들(110)의 반도체 기판(111)의 재료와 동일한 재료로 제조될 수 있어서, 그 상세한 설명은 여기서 생략된다. 일부 실시예들에서, 인터포저(200)는 실리콘 웨이퍼를 포함한다.
일부 실시예들에서, 상호연결 구조물(230)은 반도체 기판(210)에 배치되고 유전체층(231) 및 유전체층(231)을 관통하여 연장되는 전도성 트레이스(conductive trace)들(233)을 포함한다. 단순화를 위해, 유전체층(231)은 단일 유전체층으로서 예시되고 전도성 트레이스들(233)은 유전체층(231) 내에 임베딩된 것으로서 예시된다. 그럼에도 불구하고, 제조 프로세스의 관점으로부터, 유전체층(231)은 적어도 2개의 유전체층들로 구성된다. 전도성 트레이스들(233)은 2개의 인접한 유전체층들 사이에 끼워질 수 있다. 전도성 트레이스들(233) 중 일부는 상호연결 구조물(230)의 상이한 금속화 티어(metallization tier)들 사이의 전기적 연결을 확립하기 위해 유전체층(231)을 수직으로 관통하여 연장될 수 있다. 일부 실시예들에서, [유전체층(231) 내에 다수의 유전체층들이 존재할 때] 최외측 유전체층(231)은 그 아래에 있는 전도성 트레이스들(233)을 노출시키도록 패터닝될 수 있다. 일부 실시예들에서, 유전체층(231)의 재료는 폴리이미드(polyimide), 에폭시 레진, 아크릴 레진, 페놀 레진, 벤조시클로부텐(benzocyclobutene; BCB), 폴리벤조옥사졸(polybenzooxazole; PBO), 또는 임의의 다른 적절한 폴리머 기반 유전체 재료를 포함한다. 유전체층(231)은 예를 들어, 스핀 온 코팅(spin-on coating), 화학적 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 등과 같은 적절한 제조 기술들에 의해 형성될 수 있다. 일부 실시예들에서, 전도성 트레이스들(233)의 재료는 알루미늄, 티타늄, 구리, 니켈, 텅스텐, 또는 이들의 합금들을 포함한다. 전도성 트레이스들(233)은 예를 들어, 전기도금(electroplating), 퇴적, 및/또는 포토리소그래피 및 에칭에 의해 형성될 수 있다. 도 1d에 예시된 유전체층들(231)의 개수 및 전도성 트레이스들(233)의 개수가 단지 예시적인 목적을 위한 것이며, 본 개시가 이에 제한되는 것은 아니라는 점에 유념해야 한다. 일부 대안적인 실시예들에서, 회로 설계에 따라 더 적거나 많은 층들의 유전체층들(231) 또는 전도성 트레이스들(233)이 형성될 수 있다.
도 1d에 예시된 바와 같이, TSV들(220)은 양 측부 전기적 연결을 제공하도록 반도체 기판(210) 내에 형성된다. 일부 실시예들에서, TSV(220)의 일 단부는 상호연결 구조물(230)의 전도성 트레이스들(233)에 연결되고 다른 단부는 전도성 단자(300)를 통해 다이(110)에 연결된다. 일부 실시예들에서, TSV들(220)의 재료는 하나 이상의 금속을 포함한다. 예를 들어, TSV들(220)의 금속 재료는 구리, 티타늄, 텅스텐, 알루미늄, 이들의 조합들 등을 포함한다.
일부 실시예들에서, 다이(110)는 전도성 단자들(300)을 통해 인터포저(200)에 본딩된다. 일부 실시예들에서, 전도성 단자들(300)은 TSV들(220) 및/또는 접촉 패드들(113) 상에 설치된 마이크로 범프(micro-bump)들이다. 일부 실시예들에서, 다이(110)는 능동면(111a)[접촉 패드들(113)이 형성된 면]이 인터포저(200)를 향하게 배치된다. 즉, 마이크로 트렌치들(120)이 형성된 후면(111r)이 인터포저(200)를 등진다. 일부 실시예들에서, 후면(111r)은 다이(110)의 상면으로 지칭된다.
마이크로 트렌치들(120)을 형성하기 위해 후면(111r)이 패터닝된 후 인터포저(200)에 다이(110)가 본딩된 것을 도 1a 내지 도 1d가 예시했지만, 본 개시가 이에 제한되는 것은 아니다. 일부 대안적인 실시예들에서, 도 1e에 예시된 바와 같이 마이크로 트렌치들(120)을 형성하기 위해 반도체 기판(111)의 부분들이 제거되기 전에 인터포저(200) 상에 다이(110)가 위치될 수 있다. 후속하여, 도 1d에 예시된 구조물을 획득하기 위해 후면(111r)에 마이크로 트렌치들(120)이 형성될 수 있다. 즉, 일부 실시예들에서 다이(110)를 인터포저(200)에 본딩한 후 마이크로 트렌치들(120)이 형성될 수 있다.
도 1f를 참조하면, 도 1d에 예시된 구조물이 패키지(10)를 획득하기 위해 기판(400) 상에 위치된다. 예를 들어, 상부에 다이(110)가 본딩된 인터포저(200)가 인쇄 회로 보드(printed circuit board), 마더 보드 등과 같은 기판(400)에 연결될 수 있다. 일부 실시예들에서, 인터포저(200)는 다이(110)와 기판(400) 사이에 배치된다. 도 1f에 예시된 바와 같이, 인터포저(200)와 기판(400) 사이의 전기적 연결을 확립하기 위해 인터포저(200)와 기판(400) 사이에 복수의 전도성 단자들(500)이 형성된다. 일부 실시예들에서, 전도성 단자들(500)은 C4(controlled collapse chip connection) 범프들일 수 있다. 일부 실시예들에서, 인터포저(200)는 리플로우 프로세스(reflowing process) 등을 통해 기판(400)에 고정될 수 있다. 일부 실시예들에서, 패키지(10)는 CoWoS(chip on wafer on substrate) 패키지로 지칭될 수 있다.
도 2a 및 도 2b는 각각 다이들(110A, 110B)의 개략적인 상면도들이다. 일부 실시예들에서, 도 1f 내의 패키지(10)의 다이(110)는 다이(110A) 또는 다이(110B)에 의해 대체될 수 있다. 도 2a를 참조하면, 다이(110A)는 주변 영역(PR)에 의해 둘러싸인 냉각 영역(CR)을 갖는다. 일부 실시예들에서, 냉각 영역(CR) 내에 스트립형(strip) 마이크로 트렌치들(120A)이 형성된다. 일부 실시예들에서, 스트립형 마이크로 트렌치들(120A)은 서로 평행하다. 일부 실시예들에서, 스트립형 마이크로 트렌치들(120A)은 또한 다이(110A)의 에지들(110s) 중 하나에 평행하다. 일부 실시예들에서, 다이(110A)는 2개의 인접한 스트립형 마이크로 트렌치들(120A) 사이의 스트립형 패턴들(117A) 및 마이크로 트렌치들(120A) 및 스트립 패턴들(117A)을 에워싸는 연속적 링 패턴(119)을 갖는다. 일부 실시예들에서, 스트립형 패턴들(117A)은 도 1f 내의 불연속적 패턴들(117)에 대응한다. 일부 실시예들에서, 스트립형 패턴들(117A)은 냉각 영역(CR) 내에 위치되고 연속적 링 패턴(119)은 주변 영역(PR) 내에 위치된다. 일부 실시예들에서, 스트립형 패턴들(117A)은 연속적 링 패턴(119)에 연결된다. 예를 들어, 도 2a의 상면도에서, 연속적 링 패턴(119)은 정사각형 링 패턴을 형성하도록 함께 연결된 4개의 섹션들(1191, 1192, 1193, 및 1194)로 분할될 수 있다. 일부 실시예들에서, 스트립형 패턴들(117A)은 섹션(1192) 및 섹션(1194)에 연결된다.
도 2b를 참조하면, 다이(110B)는 주변 영역(PR)에 의해 둘러싸인 냉각 영역(CR)을 갖는다. 일부 실시예들에서, 냉각 영역(CR) 내에 그물형(meshed) 마이크로 트렌치들(120B)이 형성된다. 일부 실시예들에서, 다이(110B)는 그물형 마이크로 트렌치들(120B)에 의해 에워싸인 마이크로 필러들(117B) 및 그물형 마이크로 트렌치들(120B)과 마이크로 필러들(117B)을 에워싸는 연속적 링 패턴(119)을 갖는다. 일부 실시예들에서, 마이크로 필러들(117B)은 도 1f 내의 불연속적 패턴들(117)에 대응한다. 일부 실시예들에서, 마이크로 필러들(117B)은 냉각 영역(CR) 내에 위치되고 연속적 링 패턴(119)은 주변 영역(PR) 내에 위치된다. 일부 실시예들에서, 마이크로 필러들(117B)은 어레이로 배열되고 연속적 링 패턴(119)으로부터 이격된다. 일부 실시예들에서, 마이크로 필러들(117B)은 그물형 마이크로 트렌치들(120B)에 의해 서로 이격된다. 일부 실시예들에서, 그물형 마이크로 트렌치들(120B)은 제 1 방향을 따라 연장되는 마이크로 트렌치들(121), 및 제 1 방향과 교차하는 제 2 방향을 따라 연장되는 마이크로 트렌치들(122)에 의해 형성될 수 있다. 일부 실시예들에서, 제 1 방향 및 제 2 방향은 서로에 대해 수직일 수 있지만, 본 개시가 이에 제한되는 것은 아니다. 일부 실시예들에서, 제 1 방향 및 제 2 방향과 교차하는 추가적인 방향들을 따라 연장되는 추가적인 마이크로 트렌치들(도시 생략)이 또한 포함될 수 있다.
일부 실시예들에서, 마이크로 필러들(117B)은 상이한 형태들로 형성될 수 있다. 도 3a 내지 도 3c는 각각 본 개시의 일부 실시예들에 따른 마이크로 필러(117B1, 117B2, 및 117B3)들의 개략적인 상면도들이다. 도 3a를 참조하면, 마이크로 필러들(117B1)은 상면도에서 정사각형 패턴들일 수 있고, 정사각형 마이크로 필러들로 지칭될 수 있다. 도 3b를 참조하면, 마이크로 필러들(117B2)은 상면도에서 다이아몬드형 패턴들일 수 있고, 다이아몬드 마이크로 필러들로 지칭될 수 있다. 도 3c를 참조하면, 마이크로 필러들(117B3)은 상면도에서 삼각형 패턴들일 수 있고, 삼각형 마이크로 필러들로 지칭될 수 있다. 본 개시가 이에 제한되는 것은 아니라는 점에 유념해야 한다. 일부 대안적인 실시예들에서, 도 2b의 마이크로 필러들(117B)은 도 3a 내지 도 3c에 예시된 형태들과는 상이한 형상들을 취할 수 있다. 또한, 다이(110B)가 동일한 형태를 갖는 마이크로 필러들(117B)을 포함하는 것을 도 2b가 예시했지만, 본 개시가 이에 제한되는 것은 아니다. 일부 대안적인 실시예들에서, 다이(110B)는 상이한 형태들을 갖는 마이크로 필러들(117B)을 포함할 수 있다. 예를 들어, 정사각형 마이크로 필러들(117B1)과 삼각형 마이크로 필러들(117B3)의 조합이 동시에 다이(110B)에서 보여질 수 있다.
도 4a와 도 4b, 도 5a와 도 5b, 및 도 6a와 도 6b는 각각 본 개시의 일부 실시예들에 따른 다이들(1101, 1102, 및 1103)의 개략적인 단면도들이다. 일부 실시예들에서, 도 1f 내의 패키지(10)의 다이(110)는 다이(1101), 다이(1102), 또는 다이(1103)에 의해 대체될 수 있다. 도 4a, 도 5a 및 도 6a의 개략적인 단면도들은 도 2a의 [다수의 스트립형 패턴들(117A)을 가로질러 연장되는] 라인(I-I)을 따라 또는 도 2b의 [다수의 마이크로 필러들(117B)을 가로질러 연장되는] 라인들(I-I 및 III-III) 중 하나를 따라 취해질 수 있다. 유사하게, 도 4b, 도 5b, 및 도 6b의 개략적인 단면도들은 도 2a의 라인(II-II)을 따라 또는 도 2b의 [불연속적 패턴들(117)을 피해, 스트립형 마이크로 트렌치들(120A) 또는 그물형 마이크로 트렌치들(120B)의 하부를 따른] 라인들(II-II 및 IV-IV) 중 하나를 따라 취해질 수 있다.
도 4a 및 도 4b를 참조하면, 다이(1101)의 마이크로 트렌치들(1201)이 건식 에칭에 의해 형성된다. 일부 실시예들에서, 마이크로 트렌치들(1201)은 도 2a 내의 스트립형 마이크로 트렌치들(120A) 또는 도 2b 내의 그물형 마이크로 트렌치들(120B)일 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1201)은 다이(1101)의 후면(111r) 상의 패터닝된 마스크(도시 생략)의 도포에 이은 DRIE(deep reactive-ion etching)에 의해 형성된다. 일부 실시예들에서, 패터닝된 마스크는 다이(1101)의 주변 영역(PR) 및 이후에 불연속적 패턴들(1171)을 형성하는 반도체 기판(111)의 부분들을 커버한다. 한편, 패터닝된 마스크는, 마이크로 트렌치들(1201)을 형성하도록 반도체 기판(111)이 제거될 냉각 영역(CR)의 부분들을 노출시킨다. 에칭 단계 후, 패터닝된 마스크가 제거될 수 있다. 일부 실시예들에서, 건식 에칭에 의해 마이크로 트렌치들(1201)을 형성하는 것은 마이크로 트렌치들(1201)에 대해 실질적으로 직사각형 프로파일을 초래할 수 있다. 즉, 마이크로 트렌치들(1201)의 하면(1201b)[마이크로 트렌치들(1201)의 하부에서 노출된 반도체 기판(111)의 표면] 및 마이크로 트렌치들(1201)의 측벽들(1201s)은 실질적으로 직선형이다. 일부 실시예들에서, 측벽들(1201s)은 실질적으로 직각으로 하면(1201b)과 연결될 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1201)의 측벽들(1201s)은 불연속적 패턴들(1174)의 측부 에지들로서 간주될 수 있다. 즉, 일부 실시예들에서, 불연속적 패턴들(1171)은 실질적으로 직선형 측부 에지들을 가질 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1201)의 깊이(D)[후면(111r)의 높이 레벨과 하면(1201b)의 높이 레벨 사이의 거리]는 5 μm 내지 700 μm 범위에 있을 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1201)의 폭(W)[마이크로 트렌치(1201)의 연장 방향에 수직인 방향을 따라 서로를 향하는 하나의 마이크로 트렌치(1201)의 측벽들(1201s) 사이의 거리]은 5 μm 내지 500 μm 범위에 있을 수 있다. 일부 실시예들에서, 불연속적 패턴들(1171)의 피치(pitch)(P)[바로 인접한 불연속적 패턴들(1171)의 대응하는 측부 에지들(1201s) 사이의 거리]는 6 μm 내지 1000 μm 범위에 있을 수 있다. 일부 실시예들에서, 마이크로 트렌치(1201)의 길이(L)는 마이크로 트렌치(1201)의 연장 방향[예를 들어, 폭(W)의 측정 방향에 수직]을 따라 서로를 향하는 마이크로 트렌치(1201)의 측벽들(1201s) 사이의 거리로서 측정될 수 있다. 일부 실시예들에서, 마이크로 트렌치(1201)의 길이(L)는 동일한 방향을 따른 다이(1101)의 길이의 대략 85 %일 수 있다. 예를 들어, 마이크로 트렌치(1201)의 길이(L)는 5 mm 내지 29 mm 범위에 있을 수 있다.
도 5a 및 도 5b를 참조하면, 다이(1102)의 마이크로 트렌치들(1202)이 기계적 다이 소우를 이용하는 커팅 프로세스에 의해 형성된다. 일부 실시예들에서, 마이크로 트렌치들(1202)은 도 2a 내의 스트립형 마이크로 트렌치들(120A) 또는 도 2b 내의 그물형 마이크로 트렌치들(120B)일 수 있다. 일부 실시예들에서, 스트립형 마이크로 트렌치들(120)은 기계적 다이 소우를 통해 반도체 기판(111)의 일부를 제거함으로써 획득될 수 있다. 일부 실시예들에서, 그물형 마이크로 트렌치들은 기계적 다이 소잉(mechanical die sawing)을 통해 제 1 방향을 따라 마이크로 트렌치들[예를 들어, 도 2b의 마이크로 트렌치들(121)]을 형성하고 이어서 제 1 방향과 교차하는 하나 이상의 방향을 따라 마이크로 트렌치들[예를 들어 도 2b의 마이크로 트렌치들(122)]을 형성함으로써 획득될 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1202)이 기계적 다이 소우로 형성될 때, 마이크로 트렌치들(1202)의 측벽들(1202s)은 실질적으로 직선형일 수 있는 반면, 하면들(1202b)은 굴곡진 프로파일(curved profile)을 가질 수 있다. 일부 실시예들에서, 마이크로 트렌치(1202)의 측벽들(1202s)과 하면(1202b) 사이의 연결부에서의 각도가 90도보다 클 수 있다. 즉, 다이(1102)에서, 불연속적 패턴들(1172)은 [불연속적 패턴들(1172)이 반도체 기판(111)으로부터 나오는] 베이스에서 더 클 수 있고 [예를 들어, 후면(111r)의 높이 레벨에 있는] 상부를 향해 실질적으로 일정한 폭으로 좁아질 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1202)의 깊이(D), 피치(P), 폭(W), 및 길이(L)에 대한 범위들은 도 4a 및 도 4b 내의 마이크로 트렌치들(1201)의 깊이(D), 피치(P), 폭(W), 및 길이(L)에 대한 범위들과 유사할 수 있다. 도 5a 및 도 5b에 예시된 바와 같이, 마이크로 트렌치(1202)의 깊이(D)는 후면(111r)의 높이 레벨로부터 마이크로 트렌치(1202)의 최하 포인트까지의 거리로서 간주될 수 있다. 환언하면, 마이크로 트렌치(120)의 깊이(D)는 마이크로 트렌치들(1202)의 최대 깊이이다. 피치(P), 폭(W) 및 길이(L)는 도 4a 및 도 4b를 참조하여 이전에 논의된 피치(P), 폭(W) 및 길이(L)와 유사하게 간주될 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1202)의 측벽들(1202s)의 표면 거칠기(surface roughness)[산술 평균 거칠기(arithmetic average)]는 5 μm 내지 1000 μm 범위에 있다.
도 6a 및 도 6b를 참조하면, 다이(1103)의 마이크로 트렌치들(1203)이 레이저 소우를 이용하는 커팅 프로세스에 의해 형성된다. 일부 실시예들에서, 마이크로 트렌치들(1202)은 도 2a 내의 스트립형 마이크로 트렌치들(120A) 또는 도 2b 내의 그물형 마이크로 트렌치들(120B)일 수 있다. 일부 실시예들에서, 스트립형 마이크로 트렌치들(120)은 레이저 소우를 통해 반도체 기판(111)의 일부를 제거함으로써 획득될 수 있다. 일부 실시예들에서, 그물형 마이크로 트렌치들은 레이저 소우를 통해 제 1 방향을 따라 마이크로 트렌치들[예를 들어, 도 2b의 마이크로 트렌치들(121)]을 형성하고 이어서 제 1 방향과 교차하는 하나 이상의 방향을 따라 마이크로 트렌치들[예를 들어 도 2b의 마이크로 트렌치들(122)]을 형성함으로써 획득될 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1202)이 레이저 소우로 형성될 때, 마이크로 트렌치들(1203)의 측벽들(1203s)이 경사질 수 있고 하면들(1203b)이 굴곡진 프로파일을 가질 수 있다. 일부 실시예들에서, 마이크로 트렌치(1203)의 측벽들(1203s)과 하면(1203b) 사이의 연결부에서의 각도가 90도보다 클 수 있다. 또한, 후면(111r)의 높이 레벨과 마이크로 트렌치(1203)의 측벽들(1203s) 사이의 각도(α)가 45 도 내지 90 도 범위에 있을 수 있다. 즉, 다이(1103)에서, 불연속적 패턴들(1173)은 베이스에서 더 크고 [예를 들어, 후면(111r)의 높이 레벨에 있는] 상부를 향해 좁아지는 절두된 입체들(truncated solids)[절두체(frusta)]의 형태들을 가질 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1203)의 깊이(D), 피치(P), 폭(W), 및 길이(L)에 대한 범위들은 도 4a 및 도 4b 내의 마이크로 트렌치들(1201)의 깊이(D), 피치(P), 폭(W), 및 길이(L)와 유사할 수 있다. 일부 실시예들에서, 마이크로 트렌치들(1203)의 측벽들(1203s)의 표면 거칠기(산술 평균 거칠기)는 5 μm 내지 1000 μm 범위에 있다.
도 7a는 본 개시의 일부 실시예들에 따른 다이(1104)의 개략적인 상면도이다. 도 7b 및 도 7c는 각각 본 개시의 일부 실시예들에 따른 도 7a의 라인들(I-I 및 II-II)을 따라 취해진 다이들(1104)의 개략적인 단면도들이다. 일부 실시예들에서, 마이크로 트렌치들(1204)은 습식 에칭 프로세스를 통해 다이(1104) 내에 형성된다. 일부 실시예들에서, 패터닝된 보조 마스크(도시 생략)가 에천트를 도포하기 전에 반도체 기판(111) 상에 배치될 수 있다. 패터닝된 보조 마스크는, 마이크로 트렌치들(1204)을 형성하기 위해 반도체 기판(111)의 부분들이 제거되는 영역들을 노출시키는 개구부들을 포함할 수 있다. 일부 실시예들에서, 마이크로 트렌치들의 형태는 반도체 기판(111)의 재료 및 사용되는 에천트의 조성(composition)에 의해 결정될 수 있다. 예를 들어, 반도체 기판(111)이 결정질 실리콘(crystalline silicon)으로 제조될 때, 에천트는 KOH을 포함할 수 있고, 실리콘의 (111) 표면[밀러 지수(miller index)]을 노출시키는 마이크로 트렌치들(1204)이 형성될 수 있다. 즉, 마이크로 트렌치들(1204)의 측벽들(1204s)이 마이크로 트렌치들(1204)의 하부에서 서로 경사져 연결될 수 있고, 마이크로 트렌치들(1204)의 하면(1204b)이 2개의 측벽들(1204s)의 연결부에 대응할 수 있다. 일부 실시예들에서, 하면(1204b)은 실질적으로 직선형 프로파일을 갖는다. 또한, 인접한 마이크로 트렌치들(1204)의 측벽들(1204s)이 서로 직접적으로 연결될 수 있어, 삼각형 베이스를 갖는 각기둥 형태(prismatic shape)를 갖는 불연속적 패턴들(1174)을 초래한다. 즉, 불연속적 패턴들(1174)은 서로 평행하게 연장되는 삼각형 각기둥 형태를 갖는 스트립형 패턴들을 포함할 수 있다. 일부 실시예들에서, 2개의 인접한 스트립형 패턴들(1174)의 마주보는 측벽들(1204s)은 인접한 스트립형 패턴들(1174)을 분리하는 마이크로 트렌치(1204)의 측벽들(1204s)을 구성할 수 있다. 이 실시예들에서, 마이크로 트렌치들(1204)의 폭(W) 및 마이크로 트렌치들(1204)의 피치(P)가 일치할 수 있고, 인접한 스트립형 패턴들(1174)의 팁(tip)들 사이의 거리로서 측정될 수 있다. 그러나, 본 개시가 이에 제한되는 것은 아니다. 도 7d는 일부 대안적인 실시예들에 따른 다이(1105)의 개략적인 단면도이다. 도 7d의 단면도는 도 7a의 라인(I-I)에 대응하는 위치를 따라 취해질 수 있다. 다이(1105)에서, 마이크로 트렌치들(1205)이 또한 습식 에칭을 통해 형성되었고, 불연속적 패턴들(1175)이 사다리꼴 각기둥들일 수 있으며, 피치(P)가 마이크로 트렌치들(1205)의 폭(W)보다 클 수 있다.
도 8a는 본 개시의 일부 실시예들에 따른 반도체 디바이스(15)의 개략적인 단면도이다. 일부 실시예들에서, 반도체 디바이스(15)는 패키지(10) 및 패키지(10) 상에 스태킹(stacking)된 냉각 커버(600A)를 포함한다. 일부 실시예들에서, 패키지(10)의 기판(400) 상에 인터포저(200), 다이(110) 및 냉각 커버(600A)가 순차적으로 스태킹된다. 일부 실시예들에서, 냉각 커버(600A)는 다이(110)의 후면(111r)을 향한다. 일부 실시예들에서, 냉각 커버(600A)는 냉각 영역(CR) 및 주변 영역(PR)의 일부 또는 모두 위에서 연장된다. 일부 실시예들에서, 냉각 커버(600A)는 케이싱(casing)(610) 및 유체 포트(fluid port)들(620)을 포함한다. 일부 실시예들에서, 케이싱은 플로어 패널(floor panel)(612), 측부 패널들(614), 및 선택적으로 실링 패널(ceiling panel)(616)을 포함한다. 일부 실시예들에서, 플로어 패널(612), 측부 패널들(614), 및 실링 패널(616)은 케이싱(610)을 형성하도록 함께 조립될 수 있다. 예를 들어, 측부 패널들(614)은 플로어 패널(612)을 실링 패널(616)과 연결할 수 있다. 일부 실시예들에서 유체 포트들(620)은 유체 유입 포트(620in) 및 유체 배출 포트(620out)를 포함한다. 일부 실시예들에서, 냉각 커버(600A)는 플로어 패널(612)이 다이(110)의 후면(111r)을 향하게 배치된다. 플로어 패널(612) 및 다이(110)의 후면(111r)은, 마이크로 트렌치들(120) 및 불연속적 패턴들(117)이 그 사이에 위치되는 순환 공간(CS)을 형성할 수 있다. 일부 실시예들에서, 유체 포트들(620)은 유체 채널들(630)에 연결된다. 일부 실시예들에서, 유체 포트들(620)은 유체 유입 포트(620in) 및 유체 배출 포트(620out)를 포함한다. 유사하게, 유체 채널들(620)은 유체 유입 채널(630in) 및 유체 배출 채널(630out)을 포함한다. 일부 실시예들에서, 유체 채널들(630)은 냉각 영역(CR) 위에서 적어도 부분적으로 연장된다. 이와 같이, 유체 포트들(620) 및 유체 채널들(630)은 순환 공간(CS) 및 마이크로 트렌치들(120)과 유체 연통된다. 일부 실시예들에서, 유체 포트들(620)은 측부 패널들(614) 상의 개구부를 갖는다. 예를 들어, 유체 포트들(620)은 대향하는 측부 패널들(614)[서로를 향하는 비인접한 측부 패널들(614)]에서 개구되고, 유체 채널들(630)에 의해 플로어 패널(612)에 연결된다. 즉, 유체 유입 포트(620in)가 유체 유입 채널(630in)에 의해 플로어 패널(612)에 연결될 수 있고, 유체 배출 포트(620out)가 유체 배출 채널(630out)에 의해 플로어 패널(612)에 연결될 수 있다. 일부 실시예들에서, 유체 유입 포트(620in)는 측부 패널들(614) 중 하나에서 개구되는 인터페이스 파이프(622in), 및 인터페이스 파이프(622in)를 유체 유입 채널(630in)과 연결하는 연결 파이프(624in)를 포함할 수 있다. 일부 실시예들에서, 인터페이스 파이프(622in)의 단면적은 연결 파이프(624in)의 단면적보다 클 수 있다. 일부 실시예들에서, 인터페이스 파이프(622in) 및 연결 파이프들(624in)은 원형 파이프들일 수 있다. 일부 대안적인 실시예들에서, 인터페이스 파이프(622in) 및 연결 파이프들(624in)은 직사각형 파이프들일 수 있다. 일부 실시예들에서, 유체 배출 포트(620out)는 유체 유입 포트(620in)와 유사한 구조를 가질 수 있다. 즉, 유체 배출 포트(620out)는 인터페이스 파이프(622out) 및 연결 파이프(624out)를 갖는다. 일부 실시예들에서, 인터페이스 파이프들(622in, 622out) 및 연결 파이프들(624in, 624out)은 제 1 방향을 따라 연장된다. 일부 실시예들에서, 제 1 방향은 유체 포트들(620)이 개구되는 측부 패널들(614)에 법선이다. 일부 실시예들에서, 유체 채널들(630)은 제 1 방향과는 상이한 제 2 방향을 따라 연장된다. 일부 실시예들에서, 제 2 방향은 측부 패널들(614)의 면들에 평행하다. 일부 실시예들에서, 제 2 방향은 플로어 패널(612)에 법선이다. 예를 들어, 제 2 방향은 제 1 방향에 수직이다.
일부 실시예들에서, 플로어 패널(612)은 시일 링(seal ring)(700)을 수용하는 시일 트렌치(640)를 포함한다. 일부 실시예들에서, 시일 링(700)은 순환 공간(CS)을 시일하도록 냉각 커버(600A)와 다이(110) 사이에 배치된다. 일부 실시예들에서, 시일 링(700)은 주변 영역(PR) 내의 연속적 링 패턴(119) 상에 배치된다. 일부 실시예들에서, 유체 포트들(620) 및/또는 유체 채널(630)은 시일 트렌치(640)에 의해 둘러싸인 플로어 패널(612)의 영역에서 개구된다. 일부 실시예들에서, 시일 링(700)은 접착 재료를 포함할 수 있고 냉각 커버(600A)를 다이(110)에 고정할 수 있다. 일부 실시예들에서, 시일 링(700)을 통한 순환 공간(CS)의 시일링은 냉각 커버(600A)의 설치 및 대체를 용이하게 한다.
냉각 커버(600A)에 CoWoS 패키지(10)가 부착된 것을 도 8a가 예시했지만, 본 개시가 이에 제한되는 것은 아니라는 점에 유념해야 한다. 일부 대안적인 실시예들에서, 다른 유형들의 패키지(10)가 냉각 커버(600A)와 조립될 수 있다. 예를 들어, 일부 대안적인 실시예들에서 InFO(integrated fan-out) 패키지가 또한 냉각 커버(600)와 조립될 수 있다.
도 8b는 본 개시의 일부 실시예들에 따른 사용시의 반도체 디바이스(15)의 개략적인 단면도이다. 도 8c는 본 개시의 일부 실시예들에 따른 사용시의 반도체 디바이스(15)의 개략적인 상면도이다. 일부 실시예들에서, 도 8b 및 도 8c는 (화살표들에 의해 개략적으로 나타내어진) 냉각 유체(CL)가 유동하는 반도체 디바이스(15)를 예시한다. 도 8c에서 마이크로 트렌치들(120)이 [도 2b의 다이(110B)와 유사한] 그물형 마이크로 트렌치들이지만, 본 개시가 이에 제한되는 것은 아니라는 점에 유념해야 한다. 일부 대안적인 실시예들에서, 반도체 디바이스(15)는 위에서 개시된 실시예들 중 임의의 실시예에 따른 마이크로 트렌치들(120), 예를 들어 도 2a의 다이(110A)와 유사한 스트립형 마이크로 트렌치들 및 불연속적 패턴들(117)을 갖는 다이(110)를 포함할 수 있다.
일부 실시예들에서, 냉각 유체(CL)는 냉각제(coolant)이다. 일부 실시예들에서, 냉각 유체(CL)는 물 기반 냉각제이다. 일부 실시예들에서, 냉각 유체(CL)를 생성하기 위해 첨가제(additive)들이 물에 첨가된다. 첨가제들의 예시들은 계면활성제(surfactant)들, 부식 억제제(corrosion inhibitor)들, 살생물제(biocide)들, 부동액(antifreeze) 등을 포함한다. 일부 실시예들에서, 냉각 유체(CL)는 유체 유입 포트(620in)로부터 냉각 커버(600A)에 들어갈 수 있다. 일부 실시예들에서, 유체 유입 포트(620in) 및 유체 배출 포트(620out)는, 파이핑 시스템(piping system)에 의해 연결된 펌프 및 열 방산기(heat dissipator)를 포함할 수 있는 냉각 시스템(도시 생략)에 연결된다. 인터페이스 파이프들(622in 및 622out)이 냉각 시스템의 파이핑 시스템에 연결될 수 있다. 펌프는 유체 유입 포트(620)를 통해 냉각 커버(600A)에 냉각 유체(CL)를 추진할 수 있다. 예를 들어, 냉각 유체(CL)는 인터페이스 파이프(622in)를 통해 반도체 디바이스(15)에 들어갈 수 있다. 그 후, 냉각 유체(CL)는 연결 파이프(624in)를 통해 유체 유입 채널(630in)로 이동한다. 이어서, 냉각 유체(CL)는 유체 유입 채널(630in)을 통과하여 냉각 공간(CS)에 도착한다. 냉각 공간(CS)에서, 냉각 유체(CL)는 다이(110)의 냉각 영역(CR)과 직접적으로 접촉할 수 있다. 예를 들어, 냉각 유체(CL)는 다이(110)의 후면(111r) 위를 퍼져간다(run). 일부 실시예들에서, 냉각 유체(CL)는 마이크로 트렌치들(120)의 일 단부에 들어갈 수 있고, 마이크로 트렌치들(120)을 통해 퍼져갈 수 있으며, 마이크로 트렌치들(120)의 다른 단부로부터 마이크로 트렌치들(120)을 떠날 수 있다. 예를 들어, 도 8c에 예시된 바와 같이, 마이크로 트렌치들(120)이 [도 2b의 다이(110B)에 대해 예시된 바와 같이] 2개의 방향들을 따라 연장되는 스트립형 마이크로 트렌치들을 교차시킴으로써 형성된 그물형 마이크로 트렌치들일 때, 냉각 유체(CL)의 제 1 유동 방향(flowing direction)(D1)은 스트립형 마이크로 트렌치들의 연장 방향들 중 하나에 평행할 수 있다. 그러나, 냉각 유체는 또한 교차하는 방향들로 연장되는 스트립형 마이크로 트렌치들에서 제 2 방향(D2)을 따라 유동할 수 있다. 일부 실시예들에서, 유체 유입 채널들(630in) 및 유체 배출 채널들(630out)은, 세장 방향(elongation direction)이 마이크로 트렌치들(120)의 연장 방향에 대해 기울어진, 세장형 형태(elongated shape)를 가질 수 있다. 일부 실시예들에서, 유체 유입 채널들(630in) 및 유체 배출 채널들(630out)의 세장 방향은 마이크로 트렌치들(120) 중 적어도 일부의 마이크로 트렌치들(120)의 연장 방향에 수직일 수 있다. 일부 실시예들에서, 유체 유입 채널들(630in) 및 유체 배출 채널들(630out)은 다수의 불연속적 패턴들(117) 및 다수의 마이크로 트렌치들(120)을 가로질러 개방될 수 있다. 일부 실시예들에서, 냉각 유체(CL)는 마이크로 트렌치들(120)을 가득채울 수 있고(overfill) 불연속적 패턴들(117)을 커버할 수도 있다. 마이크로 트렌치들(120)을 떠난 후, 냉각 유체(CL)는 유체 배출 채널(630out)을 통해 퍼져나갈 수 있고 유체 배출 포트(620out)로부터 반도체 디바이스(15)를 떠난다.
일부 실시예들에서, 다이(110)의 온도가 사용 동안 증가할 수 있다. 일부 실시예들에서, 사용 동안의 다이(110)의 온도는 냉각 커버(600A)의 온도 및 냉각 유체(CL)의 온도보다 높을 수 있다. 일부 실시예들에서, 냉각 유체(CL)가 다이(110) 위를 퍼져나갈 때 냉각 유체(CL)와 다이(110) 사이에 열 교환이 일어날 수 있다. 예를 들어, 냉각 유체(CL)가 다이(110)와 접촉함으로써 워밍업될 수 있어서, 유체 배출 포트(620out)에서의 냉각 유체(CL)의 온도가 유체 유입 포트(620in)에서의 냉각 유체(CL)의 온도보다 높을 수 있다. 일부 실시예들에서, 냉각 유체(CL)는 유체 배출 포트(620out)를 통해 냉각 시스템의 파이핑 시스템으로 다시 들어갈 수 있다. 일부 실시예들에서, 냉각 유체(CL)는 반도체 디바이스(15)로 다시 펌핑되기 전에 열 방산기에 의해 냉각될 수 있다. 일부 실시예들에서, 냉각 유체(CL)는 반도체 기판(111)과 직접 접촉한다. 즉, 냉각 유체(CL)와 반도체 기판(111) 사이의 열 교환이 중간 열 계면 재료(thermal interface material; TIM) 없이 실현될 수 있다. 일부 실시예들에서, TIM를 통하는 열 경로의 제거는 반도체 디바이스(15)의 열 저항을 개선할 수 있다.
도 9a는 본 개시의 일부 실시예들에 따른 반도체 디바이스(25)의 개략적인 단면도이다. 반도체 디바이스(25)는 패키지(10) 및 냉각 커버(600B)를 포함한다. 도 9a 내의 반도체 디바이스(25)는 도 8a 내의 반도체 디바이스(15)와 유사하여, 그 상세한 설명은 여기서 생략된다. 일부 실시예들에서, 반도체 디바이스(25)는 스크류(screw)들(810)을 더 포함하고 냉각 커버(600B)는 실링 패널(616) 및 플로어 패널(612)을 관통하는 수직 파이프들(650)을 더 포함한다. 일부 실시예들에서, 수직 파이프들(650)은 스크류 홀들일 수 있고, 커버(600B)는 스크류들(810)을 통해 패키지(10)에 고정될 수 있다. 일부 실시예들에서, 수직 파이프들(650)은 실링 패널(616)로부터 플로어 패널(612)까지 케이싱(610)을 가로지르는 인클로즈드 채널(enclosed channel)들이다. 일부 실시예들에서, 스크류들(810)의 헤드(head)가 실링 패널(616)에 안착될 수 있는 한편, 스크류들의 스레드(thread)가 수직 파이프(650)에 피팅(fitting)된 후 기판(400)에 매일 수 있다. 일부 실시예들에서, 스크류들(810)의 스레딩된 단부(threaded end)들을 수용하기 위해 기판(400)에 스레딩된 홀들(도시 생략)이 형성될 수 있다. 일부 실시예들에서, 냉각 커버(600B)는 인터포저(200)보다 큰 폭을 갖고, 수직 파이프들(650)이 인터포저(200)와 오버랩되지 않도록 냉각 커버(600B) 내에 제공된다. 즉, 스크류들(810)은 인터포저(200)의 주변 에지를 따라 배치될 수 있다.
도 9b는 본 개시의 일부 실시예들에 따른 반도체 디바이스(35)의 개략적인 단면도이다. 도 9b 내의 반도체 디바이스(35)는 도 8a 내의 반도체 디바이스(15)와 유사하여, 그 상세한 설명은 여기서 생략된다. 일부 실시예들에서, 반도체 디바이스(35)는 클램프(clamp)들(820)을 더 포함한다. 반도체 디바이스(35)에서, 냉각 커버(600A)는 내측 압력의 적용을 통해 패키지(10)에 고정될 수 있다. 예를 들어, 냉각 커버(600A)를 패키지(10)와 함께 압박하기 위해 클램프들(820)이 이용될 수 있다. 일부 실시예들에서, 클램프(820)의 상부 암(upper arm)(822)이 냉각 커버(600A)의 실링 패널(616)에 안착될 수 있고, 클램프(820)의 하부 암(824)이 기판(400)의 하면(400b)과 접촉할 수 있다. 기판(400)의 하면(400b)은, 패키지(10) 및 냉각 커버(600A)가 스태킹된 상면(400t) 반대측에 있을 수 있다. 일부 실시예들에서, 클램프(820)의 상부 암(822) 및 하부 암(824)은 클램프 바디(826)에 의해 연결될 수 있다. 상부 암(822) 및 하부 암(824)의 조합된 액션이 냉각 커버(600A) 및 패키지(10)를 함께 견고히 고정할 수 있다. 일부 실시예들에서, 커버(600A)를 패키지(10)에 고정하기 위해 다수의 클램프들(820)이 적용될 수 있다.
도 9c는 본 개시의 일부 실시예들에 따른 반도체 디바이스(45)의 개략적인 단면도이다. 도 9c 내의 반도체 디바이스(45)는 도 8a 내의 반도체 디바이스(15)와 유사하여, 그 상세한 설명은 여기서 생략된다. 일부 실시예들에서, 반도체 디바이스(45)는 패키지(12) 및 패키지(12) 상에 스태킹된 냉각 커버(600A)를 포함한다. 도 9c 내의 패키지(12)는 도 8a 내의 패키지(10)와 유사하여, 그 상세한 설명은 여기서 생략된다. 그러나, 패키지(12)는 다이(110) 옆에 인터포저(200) 상에 배치된 다이들(130)을 더 포함한다. 일부 실시예들에서, 다이들(130)은 반도체 기판들(131)의 능동면 상에 형성된 접촉 패드들(133)을 갖는 반도체 기판들(131), 및 능동면을 커버하고 접촉 패드들(133)의 부분들을 노출시키는 패시베이션층(135)을 포함한다. 일부 실시예들에서, 다이들(130)은 접촉 패드들(133)이 인터포저(200)를 향하게 배치된다. 일부 실시예들에서, 다이들(130)은 전도성 단자들(310)을 통해 인터포저(200)에 연결된다. 전도성 단자들(310)은 접촉 패드들(133)과 인터포저(200) 사이의 전기적 연결을 확립할 수 있다. 일부 실시예들에서, 전도성 단자들(310)은 마이크로 범프들이다. 도 9c에 예시된 바와 같이, 반도체 기판들(131)의 후면들(131r)이 냉각 커버(600A)를 향한다. 일부 실시예들에서, 반도체 기판(131)의 후면(131r)은 실질적으로 평평할 수 있다. 일부 실시예들에서, 반도체 디바이스(45)는 다이들(130)의 후면들(131r)에 형성된 열 방산층들(830)을 더 포함한다. 일부 실시예들에서, 열 방산층들(830)은 열 계면 재료(TIM)를 포함할 수 있다. 일부 실시예들에서, TIM는 접착 재료이다. 일부 실시예들에서, TIM는 그리스 기반 재료(grease-based material)들, 위상 변화 재료(phase change material)들, 겔(gel)들, 접착제들, 중합체(polymeric), 금속성 재료들, 또는 이들의 조합을 포함한다. 일부 실시예들에서, TIM는 납 주석 기반 솔더(lead-tin based solder, PbSn), 은 페이스트(silver paste, Ag), 금, 주석, 갈륨, 인듐, 또는 다른 적절한 열적 전도성 재료들을 포함한다. 사용되는 재료의 유형에 따라, TIM는 퇴적, 라미네이션, 프린팅, 도금, 또는 임의의 다른 적절한 기술에 의해 형성될 수 있다. 일부 실시예들에서, TIM는 겔 유형 재료이다. 일부 실시예들에서, TIM는 막 유형 재료(film type material)[예를 들어, 탄소 나노튜브들 또는 그래파이트(graphite)]이다. 일부 실시예들에서, 냉각 커버(600A)는 열 방산층들(830)을 통해 패키지(12)의 다이들(130)에 부착된다. 일부 실시예들에서, 다이들(130)은 시일 트렌치(640)에 의해 둘러싸인 영역의 외측에 있는 냉각 커버(600A)의 영역 아래에 배치될 수 있다. 일부 실시예들에서, 반도체 디바이스(45)의 동작 동안 다이들(130)에 의해 생성되는 열이 열 방산층들(830)을 통해 방산될 수 있다.
도 10a 내지 도 10d는 각각 본 개시의 일부 실시예들에 따른 냉각 커버들(600B, 600C, 600D, 및 600E)의 개략적인 사시도들이다. 일부 실시예들에서, 도 8a, 도 9a, 도 9b, 및 도 9c 내의 냉각 커버(600A) 또는 냉각 커버(600B)는 냉각 커버(600C), 냉각 커버(600D), 또는 냉각 커버(600E)에 의해 대체될 수 있다. 도 10a 내지 도 10d의 사시도들에서, 대응하는 냉각 커버들의 컴포넌트들이 도시되지만, 케이싱(610)의 패널들(612, 614, 616)이 반드시 투명하지는 않을 수 있다. 도 10a를 참조하면, 도 9a의 냉각 커버(600B)가 도시된다. 도 10a에 예시된 바와 같이, 유체 유입 포트(620in) 및 유체 배출 포트(620out)는 케이싱(610)의 대향하는 측부 패널들(614) 상에서 개방될 수 있다. 일부 실시예들에서, 유체 유입 포트(620in) 및 유체 배출 포트(620out)는 각각 유체 유입 채널(630in) 및 유체 배출 채널(630out)에 연결된다. 플로어 패널(612)에 형성된 시일 트렌치(640)가 유체 유입 채널(630in) 및 유체 배출 채널(630out)를 둘러쌀 수 있고, 유체 유입 포트(620in) 및 유체 배출 포트(620out) 아래로 연장될 수 있다. 수직 파이프들(650)은 플로어 패널(612)로부터 실링 패널(616)까지 냉각 커버(600B)를 관통하는 채널들을 형성할 수 있고, 냉각 커버(600B)를 그 아래에 있는 패키지[예를 들어, 도 9a 내의 패키지(10)]에 고정하기 위한 스크류들[예를 들어, 도 9a에 도시된 스크류들(810)]을 수용하도록 설계될 수 있다.
도 10b는 본 개시의 일부 실시예들에 따른 냉각 커버(600C)의 개략적인 사시도이다. 도 10b 내의 냉각 커버(600C)는 도 10a 내의 냉각 커버(600B)와 유사하여, 그 상세한 설명은 여기서 생략된다. 그러나, 냉각 커버(600C)는 측부 패널들(614) 내의 개구부들을 갖는 다수의 유체 포트들(620) 및 플로어 패널(612) 내의 개구부들을 갖는 다수의 유체 채널들(630)을 포함할 수 있다. 예를 들어, 냉각 커버(600C)는 측부 패널들(614) 중 하나 내의 개구부들을 갖는 4개의 유체 포트들(6201, 6202), 유체 포트들(6201 및 6202)이 개구되는 측부 패널에 대향하는 측부 패널(614) 내의 개구부들을 갖는 4개의 유체 포트들(6203, 6204)을 포함한다. 일부 실시예들에서, 유체 포트들(620)은 상이한 높이 레벨들에 위치될 수 있다. 예를 들어, 2개의 유체 포트들(6201) 및 2개의 유체 포트들(6203)이 유체 포트들(6202 및 6204)보다 플로어 패널(612)에 더 가까이 제 1 높이 레벨에서 개방될 수 있고, 유체 포트들(6202 및 6204)은 실링 패널(616)에 더 가까이 제 2 높이 레벨에 위치될 수 있다. 일부 실시예들에서, 유체 포트들(620)은, 유체 포트들(620)이 위치된 높이 레벨들 및/또는 유체 포트들(620)이 개방된 측부 패널(614)에 따라 상이한 유체 채널들(630)에 연결될 수 있다. 예를 들어, 냉각 커버(600C)는 3개의 유체 채널들(630)을 포함할 수 있고, 3개의 유체 채널들(630) 중 2개가 제 2 높이 레벨에 도달하지 않고 제 1 높이 레벨 위에 도달하며 3개의 유체 채널들(630) 중 1개가 제 2 높이 레벨 위에 도달한다. 3개의 유체 채널들(630)은 시일 트렌치(640)에 의해 둘러싸인 영역 내의 플로어 패널(612) 내의 개구부들을 모두 가질 수 있다. 일부 실시예들에서, 제 2 높이 레벨에 도달하는 유체 채널(6302)은 제 2 높이 레벨에 도달하지 않는 2개의 유체 채널들(6301, 6303) 사이에 위치되고, 제 2 높이 레벨에 위치된 유체 포트들(6202, 6204)에 연결된다. 일부 실시예들에서, 제 2 높이 레벨에 도달하지 않는 유체 채널들(6301, 6303)은 제 1 높이 레벨에 위치된 유체 포트들(6201, 6203)과 연결된다. 즉, 유체 포트(6201) 및 유체 채널(6301)은 유체 채널(6302)의 일 측부에 위치되고 서로 직접적으로 연결되는 한편, 유체 포트(6203) 및 유체 채널(6303)은 유체 채널(6302)의 반대 측부에 위치되고 서로 직접적으로 연결된다. 일부 실시예들에서, 제 1 높이 레벨에 위치된 유체 포트들(6201, 6203)이 유체 유입 포트들로서 사용될 수 있다. 다른 한편으로, 제 2 높이 레벨에 위치된 유체 포트들(6202, 6204)이 유체 배출 포트로서 사용될 수 있다. 그러나, 본 개시가 이에 제한되는 것은 아니다. 일부 대안적인 실시예들에서, 유체 유입 포트들은 제 2 높이 레벨에 위치된 유체 포트들(6202, 6204)일 수 있고, 유체 배출 포트들은 제 1 높이 레벨에 위치된 유체 포트들(6201, 6203)일 수 있다.
도 10c는 본 개시의 일부 실시예들에 따른 냉각 커버(600D)의 개략적인 사시도이다. 냉각 커버(600D)는 플로어 패널(612)에서 개방된 일 단부 및 실링 패널(616)에서 개방된 다른 단부를 갖는 복수의 수직 파이프들(650, 660)을 포함할 수 있다. 일부 실시예들에서, 수직 파이프들(650)은 스크류 홀들로서 사용된다. 일부 실시예들에서, 수직 파이프들(650)은 시일 트렌치(640)의 엔클로저(enclosure)의 외측의 영역에 위치된다. 일부 실시예들에서, 수직 파이프들(660)은 유체 포트들이고 시일 트렌치(640)에 의해 둘러싸인 영역에 위치된다. 일부 실시예들에서, 수직 파이프들(660)은 상이한 직경들의 파이프들을 포함한다. 예를 들어, 수직 파이프들(660)은 더 좁은 유체 포트들(661) 및 더 넓은 유체 포트들(662)을 포함할 수 있다. 일부 실시예들에서, 더 좁은 유체 포트들(661)은 시일 트렌치(640)에 의해 둘러싸인 영역의 코너들을 향해 배치되고, 더 넓은 유체 포트(662)는 시일 트렌치(640)에 의해 둘러싸인 영역의 중앙에 배치된다. 그러나, 본 개시가 이에 제한되는 것은 아니다. 일부 실시예들에서, 더 좁은 유체 포트들(661)의 직경은 더 넓은 유체 포트들(662)의 직경보다 작다. 일부 실시예들에서, 더 넓은 유체 포트들(662)은 유체 유입 포트들로서 사용될 수 있고, 더 좁은 유체 포트들(661)은 유체 배출 포트들로서 사용될 수 있다. 그러나, 본 개시가 이에 제한되는 것은 아니다. 일부 실시예들에서, 유체 유입 포트들 및 유체 배출 포트들은 측부 패널들(616)보다는 실링 패널(616) 내의 개구부들을 가질 수 있다. 일부 실시예들에서, 유체 유입 포트들 및 유체 배출 포트들은 개재되는 유체 채널들 없이 플로어 패널(612)에 직접적으로 연결될 수 있다.
도 10d는 본 개시의 일부 실시예들에 따른 냉각 커버(600E)의 개략적인 사시도이다. 도 10d 내의 냉각 커버(600E)는 도 10a 내의 냉각 커버(600B)와 유사하여, 그 상세한 설명은 여기서 생략된다. 그러나, 냉각 커버(600E)는 케이싱(610)의 실링 패널(616) 내의 개구부를 갖는 수직 파이프(660)를 더 포함한다. 일부 실시예들에서, 수직 파이프들(660) 시일 트렌치(640)에 의해 둘러싸인 영역에 위치된다. 일부 실시예들에서, 유체 포트들(620)은 유체 채널들(630)에 연결될 수 있는 한편, 수직 파이프(660)는 개재되는 유체 채널들 없이 플로어 패널(612)에서 바로 개방될 수 있다. 일부 실시예들에서, 유체 포트들(620)은 유체 유입 포트들로서 사용될 수 있고 수직 파이프(660)는 유체 배출 포트로서 사용될 수 있다. 일부 대안적인 실시예들에서, 유체 포트들(620)이 유체 배출 포트들로서 사용될 수 있고 수직 파이프(660)가 유체 유입 포트로서 사용될 수 있다.
위에 기반하면, 반도체 디바이스는 패키지 및 패키지 상에 배치된 냉각 커버를 포함한다. 일부 실시예들에서, 냉각 커버는 패키지와 직접적으로 접촉하는 냉각제의 유동을 가능하게 하고, 이에 의해 열 계면 재료의 사용성을 제거한다. 일부 실시예들에서, 패키지와 냉각제의 직접 접촉은 효율적인 열 교환을 보장하여, 패키지에 대한 냉각 효과를 제공한다. 일부 실시예들에서, 냉각 커버 및 패키지는 냉각제가 유동하는 순환 공간을 형성한다. 또한, 패키지의 다이의 후면 상의 마이크로 트렌치들의 형성으로, 냉각제가 마이크로 트렌치들을 통해 유동할 수 있고, 이에 의해 반도체 디바이스의 열 방산 효율을 향상시킨다.
본 개시의 일부 실시예들에서, 반도체 디바이스는 패키지 및 냉각 커버를 포함한다. 패키지는 능동면 및 능동면 반대측에 있는 후면을 갖는 제 1 다이를 포함한다. 후면은 냉각 영역 및 냉각 영역을 둘러싼 주변 영역을 갖는다. 제 1 다이는 후면의 냉각 영역에 위치된 마이크로 트렌치들을 포함한다. 냉각 커버가 제 1 다이 상에 스태킹된다. 냉각 커버는 냉각 영역 위에 위치되고 마이크로 트렌치들과 연통된 유체 유입 포트 및 유체 배출 포트를 포함한다.
본 개시의 일부 실시예들에서, 반도체 디바이스는 패키지 및 냉각 커버를 포함한다. 패키지는 기판, 인터포저, 및 다이를 포함한다. 인터포저는 기판 위에 배치되고 기판에 전기적으로 연결된다. 다이는 인터포저 위에 배치되고 인터포저에 전기적으로 연결된다. 다이는 인터포저 반대측에 있는 다이의 상면 상의 연속적 링 패턴 및 연속적 링 패턴에 의해 둘러싸인 불연속적 패턴들을 포함한다. 냉각 커버가 다이 상에 스태킹된다. 냉각 커버는 불연속적 패턴들 위에 위치된 유체 유입 포트 및 유체 배출 포트를 포함한다.
본 개시의 일부 실시예들에서, 반도체 디바이스의 제조 방법은 적어도 다음 단계들을 포함한다. 다이가 제공되는 단계. 다이는 능동면 및 능동면 반대측에 있는 후면을 가짐. 후면은 냉각 영역 및 냉각 영역을 둘러싼 주변 영역을 가짐. 후면의 냉각 영역에 마이크로 트렌치들이 형성되는 단계. 인터포저 상에, 다이의 능동면이 인터포저를 향하도록 다이가 배치되는 단계. 인터포저가 기판 상에 배치되는 단계. 다이의 후면에 냉각 커버가 부착되는 단계. 냉각 커버는 냉각 영역 위에 위치되고 마이크로 트렌치들과 연통된 유체 유입 포트 및 유체 배출 포트를 포함함.
개시된 실시예들에 본 개시의 범위 또는 사상으로부터 벗어나지 않고 다양한 변경들 및 변형들이 이루어질 수 있다는 점이 당업자에게 명백해질 것이다. 이전의 관점에서, 본 개시가 변경들 및 변형들을, 이들이 다음의 청구범위 및 그 등가물들의 범위 내에 있다는 전제로 커버한다는 점이 의도된다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
능동면(active surface) 및 상기 능동면 반대측에 있는 후면(rear surface)을 갖는 제 1 다이를 포함하는 패키지 - 상기 후면은 냉각 영역 및 상기 냉각 영역을 둘러싼 주변 영역을 갖고, 상기 제 1 다이는 상기 후면의 냉각 영역에 위치된 마이크로 트렌치(micro-trench)들을 포함함 - ; 및
상기 제 1 다이 상에 스태킹(stacking)된 냉각 커버 - 상기 냉각 커버는 상기 냉각 영역 위에 위치되고 상기 마이크로 트렌치들과 연통(communicate)된 유체 유입 포트(fluid inlet port) 및 유체 배출 포트(fluid outlet port)를 포함함 - 를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 주변 영역 위에 위치된 시일 링(seal ring) - 상기 시일 링은 상기 냉각 커버와 상기 마이크로 트렌치들 사이의 공간을 시일함 - 을 더 포함하는, 반도체 디바이스.
실시예 3. 실시예 2에 있어서, 상기 시일 링은 접착 재료를 포함하고, 상기 냉각 커버는 상기 시일 링을 통해 상기 제 1 다이에 부착되는 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 냉각 커버는 유체 유입 채널 및 유체 배출 채널을 더 포함하고, 상기 유체 유입 채널은 상기 유체 유입 포트에 연결되고 상기 유체 배출 채널은 상기 유체 배출 포트에 연결되고, 상기 유체 유입 포트 및 상기 유체 배출 포트는 각각 제 1 방향을 따라 연장되며, 상기 유체 유입 채널 및 상기 유체 배출 채널은 각각 상기 제 1 방향에 수직인 제 2 방향을 따라 연장되는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 패키지는,
인터포저(interposer) - 상기 인터포저 상에 상기 제 1 다이가 스태킹되고, 상기 인터포저에 상기 능동면이 전기적으로 연결됨 - ; 및
기판 - 상기 기판 상에 상기 인터포저, 상기 제 1 다이, 및 상기 냉각 커버가 순차적으로 스태킹됨 - 을 더 포함하는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 스크류(screw)들 - 상기 스크류들을 통해 상기 패키지에 상기 냉각 커버가 고정됨 - 을 더 포함하는, 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 클램프(clamp)들 - 상기 클램프들을 통해 상기 패키지에 상기 냉각 커버가 고정됨 - 을 더 포함하는, 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 상기 패키지는 상기 제 1 다이 옆에 있는(aside) 제 2 다이들을 더 포함하고, 상기 반도체 디바이스는 상기 제 2 다이들과 상기 냉각 커버 사이에 위치된 열 방산층(thermal dissipation layer)들을 더 포함하며, 상기 열 방산층들은 열 계면 재료(thermal interface material; TIM)를 포함하는 것인, 반도체 디바이스.
실시예 9. 실시예 1에 있어서, 상기 마이크로 트렌치들의 하면들은 굴곡진 것인, 반도체 디바이스.
실시예 10. 실시예 1에 있어서, 각각의 마이크로 트렌치의 측벽들은 경사진 것인, 반도체 디바이스.
실시예 11. 반도체 디바이스에 있어서,
패키지로서,
기판;
상기 기판 위에 배치되고 상기 기판에 전기적으로 연결된 인터포저; 및
상기 인터포저 위에 배치되고 상기 인터포저에 전기적으로 연결된 다이 - 상기 다이는 상기 인터포저 반대측에 있는 상기 다이의 상면 상의 연속적 링 패턴 및 상기 연속적 링 패턴에 의해 둘러싸인 불연속적 패턴들을 포함함 - 를 포함하는, 상기 패키지; 및
상기 다이 상에 스태킹된 냉각 커버 - 상기 냉각 커버는 상기 불연속적 패턴들 위에 위치된 유체 유입 포트 및 유체 배출 포트를 포함함 - 를 포함하는, 반도체 디바이스.
실시예 12. 실시예 11에 있어서, 상기 냉각 커버와 상기 다이의 연속적 링 패턴 사이에 위치된 시일 링을 더 포함하는, 반도체 디바이스.
실시예 13. 실시예 11에 있어서, 상기 불연속적 패턴들은 서로 평행한 스트립형 패턴(strip pattern)들을 포함하고, 상기 스트립형 패턴들은 상기 연속적 링 패턴에 연결되는 것인, 반도체 디바이스.
실시예 14. 실시예 11에 있어서, 상기 불연속적 패턴들은 어레이로 배열되고 상기 연속적 링 패턴으로부터 이격되는 것인, 반도체 디바이스.
실시예 15. 실시예 14에 있어서, 상기 불연속적 패턴들은 정사각형 패턴들, 삼각형 패턴들, 또는 다이아몬드형 패턴들인 것인, 반도체 디바이스.
실시예 16. 반도체 디바이스의 제조 방법에 있어서,
능동면 및 상기 능동면 반대측에 있는 후면을 갖는 다이를 제공하는 단계 - 상기 후면은 냉각 영역 및 상기 냉각 영역을 둘러싼 주변 영역을 가짐 - ;
상기 후면의 냉각 영역에 마이크로 트렌치들을 형성하는 단계;
인터포저 상에, 상기 다이의 능동면이 상기 인터포저를 향하도록 상기 다이를 배치하는 단계;
기판 상에 상기 인터포저를 배치하는 단계; 및
상기 다이의 후면에 냉각 커버를 부착하는 단계 - 상기 냉각 커버는 상기 냉각 영역 위에 위치되고 상기 마이크로 트렌치들과 연통된 유체 유입 포트 및 유체 배출 포트를 포함함 - 를 포함하는, 반도체 디바이스의 제조 방법.
실시예 17. 실시예 16에 있어서, 상기 마이크로 트렌치들은, 상기 다이가 상기 인터포저 상에 배치되기 전에 형성되는 것인, 방법.
실시예 18. 실시예 16에 있어서, 상기 마이크로 트렌치들은, 상기 다이가 상기 인터포저 상에 배치된 후에 형성되는 것인, 방법.
실시예 19. 실시예 16에 있어서, 상기 마이크로 트렌치들은 에칭 프로세스에 의해 형성되는 것인, 방법.
실시예 20. 실시예 16에 있어서, 상기 마이크로 트렌치들은 커팅 프로세스(cutting process)에 의해 형성되는 것인, 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    능동면(active surface) 및 상기 능동면 반대측에 있는 후면(rear surface)을 갖는 제 1 다이를 포함하는 패키지 - 상기 후면은 냉각 영역 및 상기 냉각 영역을 둘러싼 주변 영역을 갖고, 상기 제 1 다이는 상기 후면의 냉각 영역에 위치된 마이크로 트렌치(micro-trench)들을 포함함 - ;
    상기 제 1 다이 상에 스태킹(stacking)된 냉각 커버 - 상기 냉각 커버는 상기 냉각 영역 위에 위치되고 상기 마이크로 트렌치들과 연통(communicate)된 유체 유입 포트(fluid inlet port) 및 유체 배출 포트(fluid outlet port)를 포함하고, 상기 냉각 커버는 상기 제 1 다이를 향해 마주보고 있는 플로어 패널에 시일 트렌치를 가짐 - ; 및
    상기 제 1 다이의 상기 주변 영역과 접촉하고 상기 시일 트렌치에 채워지는 시일 링(seal ring) - 상기 냉각 커버와 상기 마이크로 트렌치들 사이의 공간은 상기 시일 링에 의해 시일됨 -
    을 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 마이크로 트렌치들의 하부면들은 굴곡진 것인, 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 시일 링은 접착 재료를 포함하고, 상기 냉각 커버는 상기 시일 링을 통해 상기 제 1 다이에 부착되는 것인, 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 냉각 커버는 유체 유입 채널 및 유체 배출 채널을 더 포함하고, 상기 유체 유입 채널은 상기 유체 유입 포트에 연결되고 상기 유체 배출 채널은 상기 유체 배출 포트에 연결되고, 상기 유체 유입 포트 및 상기 유체 배출 포트는 각각 제 1 방향을 따라 연장되며, 상기 유체 유입 채널 및 상기 유체 배출 채널은 각각 상기 제 1 방향에 수직인 제 2 방향을 따라 연장되는 것인, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 패키지는,
    인터포저(interposer) - 상기 인터포저 상에 상기 제 1 다이가 스태킹되고, 상기 인터포저에 상기 능동면이 전기적으로 연결됨 - ; 및
    기판 - 상기 기판 상에 상기 인터포저, 상기 제 1 다이, 및 상기 냉각 커버가 순차적으로 스태킹됨 - 을 더 포함하는 것인, 반도체 디바이스.
  6. 제 1 항에 있어서, 스크류(screw)들 - 상기 스크류들을 통해 상기 패키지에 상기 냉각 커버가 고정됨 - 을 더 포함하는, 반도체 디바이스.
  7. 제 1 항에 있어서, 클램프(clamp)들 - 상기 클램프들을 통해 상기 패키지에 상기 냉각 커버가 고정됨 - 을 더 포함하는, 반도체 디바이스.
  8. 제 1 항에 있어서, 상기 패키지는 상기 제 1 다이 옆에 있는(aside) 제 2 다이들을 더 포함하고, 상기 반도체 디바이스는 상기 제 2 다이들과 상기 냉각 커버 사이에 위치된 열 방산층(thermal dissipation layer)들을 더 포함하며, 상기 열 방산층들은 열 계면 재료(thermal interface material; TIM)를 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    패키지로서,
    기판;
    상기 기판 위에 배치되고 상기 기판에 전기적으로 연결된 인터포저; 및
    상기 인터포저 위에 배치되고 상기 인터포저에 전기적으로 연결된 다이 - 상기 다이는 상기 인터포저 반대측에 있는 상기 다이의 상면 상의 연속적 링 패턴 및 상기 연속적 링 패턴에 의해 둘러싸인 불연속적 패턴들을 포함함 - 를 포함하는, 상기 패키지; 및
    상기 다이 상에 스태킹된 냉각 커버 - 상기 냉각 커버는 상기 불연속적 패턴들 위에 위치된 유체 유입 포트 및 유체 배출 포트를 포함하고, 상기 냉각 커버는 상기 유체 유입 포트에 연결된 유체 유입 채널 및 상기 유체 배출 포트에 연결된 유체 배출 채널을 포함하고, 상기 유체 유입 채널 및 상기 유체 배출 채널의 각각은 상기 불연속적 패턴들의 그룹과 오버랩되도록 측방향으로 걸쳐(span) 있음 -
    를 포함하는, 반도체 디바이스.
  10. 반도체 디바이스의 제조 방법에 있어서,
    능동면 및 상기 능동면 반대측에 있는 후면을 갖는 다이를 제공하는 단계 - 상기 후면은 냉각 영역 및 상기 냉각 영역을 둘러싼 주변 영역을 가짐 - ;
    상기 후면의 냉각 영역에 마이크로 트렌치들을 형성하는 단계;
    인터포저 상에, 상기 다이의 능동면이 상기 인터포저를 향하도록 상기 다이를 배치하는 단계;
    기판 상에 상기 인터포저를 배치하는 단계; 및
    상기 다이의 후면에 냉각 커버를 부착하는 단계 - 상기 냉각 커버는 상기 냉각 영역 위에 위치되고 상기 마이크로 트렌치들과 연통된 유체 유입 포트 및 유체 배출 포트를 포함하고, 상기 냉각 커버는 상기 유체 유입 포트에 연결된 유체 유입 채널 및 상기 유체 배출 포트에 연결된 유체 배출 채널을 포함하고, 상기 유체 유입 채널 및 상기 유체 배출 채널의 각각은 상기 마이크로 트렌치들의 그룹과 오버랩되도록 측방향으로 걸쳐(span) 있음 -
    를 포함하는, 반도체 디바이스의 제조 방법.
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