KR102553024B1 - 반도체 패키지 - Google Patents

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Abstract

상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시 예들에 따른 반도체 패키지는 인터포저, 상기 인터포저 상에 배치되며, 서로 반대하는 제1 측면 및 제2 측면을 가지고, 수직 방향으로 적층되는 복수 개의 메모리 다이들을 갖는 전자 부품, 상기 제1 측면에 인접하여 상기 전자 부품을 상기 수직 방향으로 관통하고, 내부에 냉각액을 이동시키는 적어도 하나의 제1 관통 파이프, 및 상기 메모리 다이 내부에서 수평 방향으로 연장하고, 상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 평행하게 연장하여 구비되는 복수 개의 열 전송 라인들을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 발열 문제를 해결하기 위한 냉각 장치를 포함하는 반도체 패키지에 관한 것이다.
기존 인터포저 기반의 하이 퍼포먼스 2.5-D/3-D ICs 시스템을 위한 냉각 구조에는 내장형 냉각 구조인 미세 유체 냉각 시스템(Microfluidic cooling system)이 이용된다. 상기 미세 유체 냉각 시스템은 수백 마이크로미터의 두께를 가짐으로써, 구조적 안정성이 충분한 애플리케이션 프로세서(Application processor, AP), 인터포저 등에만 적용이 가능하다는 한계가 있다. 또한, 반도체 칩 밖의 오프 칩(Off-chip)구간을 냉각한다고 하더라도, 2.5-D/3-D ICs 시스템은 각 층마다 언더필(Underfill)구간이 존재하기 때문에 수직방향 열 전달성이 낮아 냉각에 있어 어려움이 있다. 나아가, 반도체 칩 내부에 유체를 이동시키는 냉각 구조를 적용하기에는 공정 과정에서 구조적 안정성의 문제가 있다.
본 발명의 일 과제는 열 전달 성능을 향상시키기 위한 열 전송 라인 구조물을 갖는 전자 부품을 포함하는 반도체 패키지를 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시 예들에 따른 반도체 패키지는 인터포저, 상기 인터포저 상에 배치되며, 서로 반대하는 제1 측면 및 제2 측면을 가지고, 수직 방향으로 적층되는 복수 개의 메모리 다이들을 갖는 전자 부품, 상기 제1 측면에 인접하여 상기 전자 부품을 상기 수직 방향으로 관통하고, 내부에 냉각액을 이동시키는 적어도 하나의 제1 관통 파이프, 및 상기 메모리 다이 내부에서 수평 방향으로 연장하고, 상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 평행하게 연장하여 구비되는 복수 개의 열 전송 라인들을 포함한다.
예시적인 실시예들에 있어서, 상기 인터포저를 관통하도록 구비되고, 상기 제1 관통 파이프와 연통되어 상기 냉각액을 이동시키는 제2 관통 파이프를 더 포함한다.
예시적인 실시예들에 있어서, 상기 제2 관통 파이프와 연통되어 상기 냉각액을 유입시키는 유입부, 및 상기 제1 관통 파이프와 연통되고 상기 전자 부품 상에 배치되어 상기 냉각액을 배출시키는 배출부를 더 포함한다.
예시적인 실시예들에 있어서, 상기 전자 부품은 상기 메모리 다이를 상기 수직 방향으로 관통하며 전기적 신호를 전달하기 위한 실리콘 관통 비아를 더 포함하고, 상기 열 전송 라인 및 상기 실리콘 관통 비아 사이의 간격은 7㎛ 내지 15㎛의 범위 이내에 있다.
예시적인 실시예들에 있어서, 상기 열 전송 라인은 구리(copper), 알루미늄(aluminum), 텅스텐(tungsten), 금(gold), 은(silver) 중에서 선택된 적어도 어느 하나를 포함한다.
예시적인 실시예들에 있어서, 상기 열 전송 라인은 직사각형 형상의 단면을 갖고, 상기 직사각형 형상은 3㎛ 내지 12㎛의 범위 이내의 두께를 갖는다.
예시적인 실시예들에 있어서, 상기 열 전송 라인들은, 상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 평행하게 연장되는 복수 개의 제1 열 전송 라인들, 및 상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 연장되고 상기 제1 관통 파이프와 접촉하는 일단부가 기 설정된 각도로 굽은 형태를 갖는 복수 개의 제2 열 전송 라인들을 포함한다.
예시적인 실시예들에 있어서, 상기 열 전송 라인들은, 상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 평행하게 연장되는 복수 개의 제3 열 전송 라인들, 및 상기 제3 전송 라인들로부터 상기 제3 열 전송 라인과 직교하는 방향으로 연장되는 복수 개의 제4 열 전송 라인들을 포함한다.
예시적인 실시예들에 있어서, 상기 열 전송 라인은 반복되는 일정한 단위를 가지고 지그재그로 연장되는 미앤더(meander) 구조를 갖는다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시 예들에 따른 반도체 패키지는 인터포저, 상기 인터포저 상에 배치되는 제1 전자 부품, 상기 인터포저 상에 상기 제1 전자 부품과 이격 배치되며, 서로 반대하는 제1 측면 및 제2 측면을 가지고, 수직 방향으로 적층되는 복수 개의 메모리 다이들을 갖는 제2 전자 부품, 상기 제1 측면에 인접하여 상기 제2 전자 부품을 상기 수직 방향으로 관통하고, 내부에 냉각액을 이동시키는 적어도 하나의 제1 관통 파이프, 상기 인터포저 및 상기 제1 전자 부품을 관통하여 구비되고, 상기 제1 관통 파이프와 연통되어 상기 냉각액을 이동시키는 제2 관통 파이프, 및 상기 메모리 다이의 내부에 구비되고, 상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 서로 평행하게 연장하여 구비되는 복수 개의 열 전송 라인들을 포함한다.
예시적인 실시 예들에 따르면, 반도체 패키지는 인터포저, 상기 인터포저 상에 배치되며, 서로 반대하는 제1 측면 및 제2 측면을 가지고, 수직 방향으로 적층되는 복수 개의 메모리 다이들을 갖는 전자 부품, 상기 제1 측면에 인접하여 상기 전자 부품을 상기 수직 방향으로 관통하고, 내부에 냉각액을 이동시키는 적어도 하나의 제1 관통 파이프, 및 상기 메모리 다이 내부에서 수평 방향으로 연장하고, 상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 평행하게 연장하여 구비되는 복수 개의 열 전송 라인들을 포함한다.
이에 따라, 상기 제2 전자 부품의 상기 메모리 다이에 구비된 상기 열 전송 라인은 실린콘 관통 비아로부터 보다 가까운 거리에서 열을 전달 받아 상기 제1 관통 파이프를 통해 열을 방출 시킴으로써 상기 메모리 다이를 냉각시킬 수 있다. 또한, 상기 제1 관통 파이프 및 상기 열 전송 라인은 상기 제2 전자 부품으로부터 주변 반도체 장치들로 열이 전달되는 것을 감소시켜 시스템 전체의 발열 문제를 감소시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 3은 도 2의 A-A’라인을 따라 절단한 단면도이다.
도 4는 도 2의 B-B’라인을 따라 절단한 단면도이다.
도 5 내지 도 7은 다양한 열 전송 라인들을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 및 도 2는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다. 도 3은 도 2의 A-A’라인을 따라 절단한 단면도이다. 도 4는 도 2의 B-B’라인을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 패키지 기판(100), 패키지 기판(100) 상에 각각 배치되는 제1 및 제2 전자 부품들(200, 300), 및 제1 및 제2 전자 부품들(200, 300)과 열적으로 연결되는 냉각 장치(600)를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 복수 개의 다이(칩)들이 적층된 적층 칩 구조를 갖는 메모리 모듈일 수 있다. 예를 들면, 반도체 패키지(10)는 2.5D 칩 구조의 반도체 메모리 장치를 포함할 수 있다. 상기 2.5D 칩 구조의 메모리 장치를 포함하는 반도체 패키지(10)는 제1 및 제2 전자 부품들(200, 300)을 전기적으로 연결하기 위한 인터포저(400)를 더 포함할 수 있다.
이 경우에 있어서, 제1 전자 부품(200)은 로직 반도체 장치를 포함하고, 제2 전자 부품(300)은 메모리 장치를 포함할 수 있다. 상기 로직 반도체 장치는 CPU, GPU, SoC와 같은 호스트(Host)로서의 ASIC일 수 있다. 상기 메모리 장치는 고 대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다. 이와 다르게, 반도체 패키지(10)는 3D 칩 구조의 반도체 메모리 장치를 포함할 수 있다.
이하에서는 상기 반도체 패키지(10)가 상기 2.5D 칩 구조의 반도체 메모리 장치인 경우에 대하여 설명하기로 한다. 다만, 이로 인하여 예시적인 실시예들에 따른 반도체 패키지(10)가 상기 2.5D 칩 구조의 반도체 메모리 장치로 한정되는 것은 아님을 이해할 수 있을 것이다.
도 1 및 도 2에 도시된 바와 같이, 패키지 기판(100) 상에 상기 반도체 메모리 장치가 실장될 수 있다. 상기 반도체 메모리 장치는 인터포저(400) 상에 실장된 제1 전자 부품인 ASIC(200) 및 제2 전자 부품인 HBM(300)을 포함할 수 있다. ASIC(200) 및 HBM(300)은 인터포저(400) 상에서 서로 이격 배치될 수 있다. HBM(300)은 회로의 역할을 하는 버퍼 다이(310) 및 버퍼 다이(310) 상에 순차적으로 적층된 복수 개의 메모리 다이(칩)들(320a, 320b, 320c, 320d)을 포함할 수 있다.
ASIC(200)는 인터포저(400) 상에 솔더 범프들(370)을 통해 실장될 수 있고, 버퍼 다이(310)는 인터포저(400) 상에 솔더 범프들(370)을 통해 실장될 수 있다. 예를 들면, 솔더 범프(370)는 주석(Sn), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/인듐(SnIn)과 같은 솔더를 포함할 수 있다. 버퍼 다이(310) 및 메모리 다이들(320a, 320b, 320c, 320d)은 실리콘 관통 비아들(Through Silicon Vias, TSVs)(360)에 의해 서로 전기적으로 연결될 수 있다. 실리콘 관통 비아들(360)은 솔더 범프들(370)에 의해 서로 전기적으로 연결될 수 있다. 버퍼 다이(310) 및 메모리 다이들(320)은 실리콘 관통 비아들(360)을 통해 데이터 신호 및 제어 신호를 통신할 수 있다.
제2 전자 부품(300)을 구성하는 버퍼 다이(310) 및 메모리 다이들(320) 각각은 실리콘 기판(330)을 포함할 수 있다. 실리콘 기판(330)은 서로 반대하는 제1 면(340) 및 제2 면(342)을 구비할 수 있다. 회로 패턴들은 실리콘 기판(330)의 제1 면(340)에 구비될 수 있다. 상기 회로 패턴은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴은 전공정(FEOL(front-end-of-line))이라 불리는 웨이퍼 공정을 통하여 형성될 수 있다.
실리콘 기판(330)의 제1 면(340) 상에는 배선층(390)이 구비될 수 있다. 배선층(390)은 후공정(back-end-of-line)이라 불리는 배선 공정에 의해 실리콘 기판(330)의 제1 면(340) 상에 형성될 수 있다. 배선층(390)은 내부에 배선들을 구비할 수 있다. 예를 들면, 상기 배선들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
제2 전자 부품(300)은 서로 반대하는 제1 측면(302) 및 제2 측면(304)을 구비할 수 있다.
버퍼 다이(310) 및 메모리 다이들(320) 사이에는 언더필 물질층(322)이 구비될 수 있다. 예를 들면, 언더필 물질층(322)는 에폭시 레진이나 실리콘 레진과 같은 수지 성분을 포함할 수 있다.
인터포저(400)는 내부에 구비된 연결 배선들(410)을 포함할 수 있다. ASIC(200) 및 HBM(300)은 인터포저(400) 내부의 연결 배선들(410)을 통해 서로 연결되거나 도전성 범프들(420)을 통해 패키지 기판(100)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 냉각 장치(600)는 제2 전자 부품(300)을 관통하여 형성하는 복수 개의 제1 관통 파이프들(Fluidic Through Silicon Via, F-TSV)(610), 제1 전자 부품(200) 및 인터포저(400)를 관통하여 구비되는 제2 관통 파이프(620), 유입부(630) 및 배출부(640)를 포함할 수 있다.
냉각 장치(600)는 반도체 패키지(10)를 구성하는 제1 전자 부품(200), 제2 전자 부품(300) 및 인터포저(400)의 내부를 관통하여 구비되며 반도체 패키지(10)의 내부에서 발생하는 열을 흡수할 수 있다. 냉각 장치(600)는 반도체 패키지(10)의 내부에서 설치가 가능한 위치에 제한 없이 구비될 수 있다. 냉각 장치(600)는 반도체 패키지(10) 내부의 온도를 낮춤으로써, 반도체 패키지(10)의 효율성을 향상시킬 수 있다.
제1 관통 파이프들(610)은 제2 전자 부품(300)을 수직 방향으로 관통하여 구비될 수 있다. 제1 관통 파이프들(610)은 버퍼 다이(310) 및 메모리 다이들(320a, 320b, 320c, 320d)을 차례로 관통하여 구비될 수 있다. 제1 관통 파이프들(610)은 제2 전자 부품(300)의 제1 측면(302)를 따라 일정한 간격을 가지고 구비될 수 있다.
제1 관통 파이프들(610)은 제1 측면(302)으로부터 기 설정된 제1 거리(D1)만큼 이격되도록 구비될 수 있다. 상기 제1 거리(D1)는 150㎛ 내지 250㎛의 범위 이내에 있을 수 있다. 제1 관통 파이프들(610)은 원통형의 형상이고 100㎛ 내지 140㎛의 범위 이내의 직경(D)을 가질 수 있다. 제1 관통 파이프들(610)은 5㎛ 내지 20㎛의 범위 이내의 두께(T1)을 가질 수 있다.
제1 관통 파이프(610)는 내부에 유체가 이동하기 위한 공간을 구비한 파이프 형상을 가질 수 있다. 예를 들면, 제1 관통 파이프(610)는 구리(copper), 알루미늄(aluminum), 텅스텐(tungsten), 금(gold), 은(silver) 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 이와 다르게, 제1 관통 파이프(610)는 티타늄 나이트라이드(titanium nitride), 티타늄(titanium), 철(iron), 텅스텐(tungsten), 플래티늄(platinum), 철-니켈 합금(iron-nickel alloy), 산화 실리콘(silicon oxide) 또는 이 물질들 중 어느 것의 합금을 포함할 수 있다.
제1 관통 파이프(610)는 내부에 냉각액을 이동시킬 수 있다. 제1 관통 파이프(610)는 제2 관통 파이프(620)으로부터 상기 냉각액을 공급 받을 수 있다. 제1 관통 파이프(610)는 배출부(640)를 통해 상기 냉각액을 반도체 패키지(10)의 외부로 배출시킬 수 있다.
제2 관통 파이프(620)는 제1 전자 부품(200) 및 인터포저(400)의 내부를 관통하여 구비되며 반도체 패키지(10)의 내부에서 발생하는 열을 흡수할 수 있다. 제2 관통 파이프(620)는 반도체 패키지(10)의 종류에 따라 설치가 가능한 위치라면 제한 없이 구비될 수 있다.
제2 관통 파이프(620)는 후술할 유입부(630)로부터 상기 냉각액을 공급받을 수 있다. 예를 들면, 상기 냉각액은 디아이 워터(DI Water), 에탄올(ethanol), 메탄올(methanol), 암모니아(ammonia) 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
제2 관통 파이프(620)는 구리(copper), 알루미늄(aluminum), 텅스텐(tungsten), 금(gold), 은(silver) 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 이와 다르게, 제2 관통 파이프(620)는 티타늄 나이트라이드(titanium nitride), 티타늄(titanium), 철(iron), 텅스텐(tungsten), 플래티늄(platinum), 철-니켈 합금(iron-nickel alloy), 산화 실리콘(silicon oxide) 또는 이 물질들 중 어느 것의 합금을 포함할 수 있다.
유입부(610)는 제2 관통 파이프(620)와 연통되어 구비될 수 있다. 예를 들면, 유입부(610)는 인터포저(400) 상에 구비될 수 있다. 이와 다르게, 유입부(620)는 반도체 패키지(10) 상에 설치가 가능한 위치라면 제한 없이 구비될 수 있다. 유입부(610)는 반도체 패키지(10)의 외부에 구비되는 냉각액 제공 펌프와 연통되어 상기 냉각액을 지속적으로 공급받을 수 있다.
배출부(640)는 제2 전자 부품(300) 상에 구비될 수 있다. 배출부(640)는 제2 전자 부품(300)을 구성하는 메모리 다이(320) 중 가장 상층부에 설치된 메모리 다이(320d) 상에 구비될 수 있다. 배출부(640)는 냉각 장치(600) 내부에서 사용된 상기 냉각액을 외부로 배출시킬 수 있다. 배출부(640)를 통해 배출된 상기 냉각액은 상기 냉각액 제공 펌프로 이동될 수 있다. 상기 냉각액 제공 펌프는 회수된 상기 냉각액을 다시 유입부(630)로 유입시킴으로써, 상기 냉각액을 반도체 패키지(10)의 내부에서 순환시킬 수 있다. 상기 냉각액 제공 펌프는 복수 개의 반도체 패키지(10)들에 대하여 상기 냉각액을 공급하고 회수하는 구조를 통해 반도체 패키지(10)가 설치된 시스템 전체의 온도를 낮출 수 있다.
예시적인 실시예들에 있어서, 냉각 장치(600)는 복수 개의 열 전송 라인들(Thermal Transmission Line, TTL)(700)을 더 포함할 수 있다. 열 전송 라인들(700)은 버퍼 다이(310) 및 메모리 다이들(320)의 내부에 각각 구비될 수 있다. 열 전송 라인들(700) 각각은 버퍼 다이(310) 및 메모리 다이(320) 각각의 내부에서 제2 전자 부품(300)의 일면과 평행한 수평 방향으로 제1 측면(302)으로부터 제2 측면(304)을 향하여 연장할 수 있다.
열 전송 라인들(700)은 제1 관통 파이프(610)와 접촉하도록 구비될 수 있다. 예를 들면, 하나의 메모리 다이(320)의 내부에 구비된 하나의 제1 관통 파이프(610)에 대하여 3개 내지 5개의 열 전송 라인들(700)이 접촉되어 구비될 수 있다. 복수 개의 열 전송 라인들(700)은 서로 평행하게 연장할 수 있다.
열 전송 라인들(700)은 버퍼 다이(310) 및 메모리 다이(320)의 내부에서 수직 방향으로 관통하여 형성된 복수 개의 실리콘 관통 비아들(360) 사이에 구비될 수 있다. 예를 들면, 실리콘 관통 비아(360)는 4㎛ 내지 6㎛의 범위 이내의 두께(T2)를 가질 수 있다. 실리콘 관통 비아들(360)은 35㎛ 내지 45㎛ 범위 이내의 제2 거리(D2)만큼 서로 이격될 수 있다.
열 전송 라인(700)은 직사각형 형상의 단면을 가질 수 있다. 예를 들면, 열 전송 라인(700)은 3㎛ 내지 12㎛의 범위 이내의 두께(W)를 가질 수 있다. 열 전송 라인(700)은 3㎛ 내지 12㎛의 범위 이내의 높이(H1)를 가질 수 있다. 열 전송 라인(700)과 실리콘 관통 비아(300)는 7㎛ 내지 15㎛의 범위 이내의 제3 거리(D3)를 가지고 구비될 수 있다.
예를 들면, 열 전송 라인들(700)은 제1 관통 파이프(610)와 동일한 물질로 구성될 수 있다. 열 전송 라인들(700)은 구리(copper), 알루미늄(aluminum), 텅스텐(tungsten), 금(gold), 은(silver) 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 이와 다르게, 열 전송 라인들(700)은 티타늄 나이트라이드(titanium nitride), 티타늄(titanium), 철(iron), 텅스텐(tungsten), 플래티늄(platinum), 철-니켈 합금(iron-nickel alloy), 산화 실리콘(silicon oxide) 또는 이 물질들 중 어느 것의 합금을 포함할 수 있다.
상술한 바와 같이, 제2 전자 부품(300)의 메모리 다이(320)에 구비된 열 전송 라인(700)은 실리콘 관통 비아(360) 보다 가까운 거리에서 열을 전달 받아 상기 제1 관통 파이프(610)를 통해 열을 방출 시킴으로써 상기 메모리 다이(320)를 냉각시킬 수 있다. 또한, 상기 제1 관통 파이프(610) 및 상기 열 전송 라인(700)은 제2 전자 부품(300)으로부터 주변 반도체 장치들로 열이 전달되는 것을 감소시켜 시스템 전체의 발열 문제를 감소시킬 수 있다.
도 5 내지 도 7은 또 다른 실시예들에 따른 다양한 열 전송 라인들의 형태를 나타내는 단면도들이다.
도 5를 참조하면, 열 전송 라인들(700)은 복수 개의 제1 열 전송 라인들(710) 및 제2 열 전송 라이들(720)을 포함할 수 있다.
열 전송 라인들(700)은 버퍼 다이(310) 및 메모리 다이들(320)의 내부에 각각 구비될 수 있다. 열 전송 라인들(700) 각각은 버퍼 다이(310) 및 메모리 다이(320)의 내부에서 제2 전자 부품(300)의 일면과 평행한 수평 방향으로 제1 측면(302)으로부터 제2 측면(304)을 향하여 연장할 수 있다.
제1 열 전송 라인들(710)은 제1 관통 파이프(610)와 직접적으로 접촉하여 구비될 수 있다. 제1 열 전송 라인들(710)은 제1 관통 파이프(610)로부터 제2 측면(304)을 향하여 평행하게 연장될 수 있다. 예를 들면, 하나의 메모리 다이(320)의 내부에 구비된 하나의 제1 관통 파이프(610)에 대하여 3개 내지 7개의 제1 열 전송 라인들(710)이 접촉되어 구비될 수 있다. 제1 열 전송 라인들(710)은 서로 평행하게 연장할 수 있다.
예시적인 실시예들에 있어서, 제2 열 전송 라인(720)은 제1 관통 파이프(610)로부터 제2 측면(304)을 향하여 연장할 수 있다. 제2 열 전송 라인(720)은 일단부가 기 설정된 각도(De1)로 굽은 형태를 가질 수 있다. 제2 열 전송 라인(720)은 상기 굽은 형태의 일단부가 제1 관통 파이프(610)와 접촉하여 구비될 수 있다. 상기 각도(De1)는 0도 내지 90도의 범위 이내일 수 있다. 제2 열 전송 라인(720)을 통해 열 전송 라인(700)은 넓은 열 흡수 가능 면적을 가질 수 있다.
도 6을 참조하면, 열 전송 라인들(700)은 복수 개의 제3 열 전송 라인들(730) 및 제4 열 전송 라인들(740)을 포함할 수 있다.
제3 열 전송 라인들(730)은 제1 관통 파이프(610)와 직접적으로 접촉하여 구비될 수 있다. 제3 열 전송 라인들(730)은 제1 관통 파이프(610)로부터 제2 측면(304)을 향하여 평행하게 연장할 수 있다. 예를 들면, 하나의 메모리 다이(320)의 내부에 구비된 하나의 제1 관통 파이프(610)에 대하여 3개 내지 7개의 제3 열 전송 라인들(730)이 접촉되어 구비될 수 있다. 제3 열 전송 라인들(730)은 서로 평행하게 연장할 수 있다.
예시적인 실시예들에 있어서, 제4 열 전송 라인들(740)은 제3 열 전송 라인(730)으로부터 제3 열 전송 라인(730)과 직교하는 방향으로 연장될 수 있다. 제4 열 전송 라인들(740)은 제3 열 전송 라인들(730) 중, 외측에 위치한 제3 열 전송 라인들(730)과 접촉하여 구비될 수 있다. 제4 열 전송 라인들(740)은 서로 평행할 수 있다. 제4 열 전송 라인들(740) 기 설정된 간격으로 배치될 수 있다. 제4 열 전송 라인(740)을 통해 열 전송 라인(700)은 넓은 열 흡수 가능 면적을 가질 수 있다.
도 7을 참조하면, 열 전송 라인(700)은 미앤더(meander) 구조로 구비될 수 있다. 상기 미앤더 구조는 열 전송 라인(700)이 지그재그로 연장되는 구조를 의미할 수 있다.
상기 미앤더 구조는 열 전송 라인(700)이 지그재그로 진행하는 단위(760)가 2회 이상 반복되는 구조를 의미할 수 있다. 즉, 열 전송 라인(700)이 버퍼 다이(310) 또는 메모리 다이(320)의 내부에서 지그재그를 이루며 일정 방향을 향해 2차원적으로 진행하는 단위(760)가 2회 이상 반복되는 구조를 의미할 수 있다. 상기 단위(760)의 지그재그를 이루는 두 방향이 180도의 각을 이룰 수도 있지만 180도 이내의 둔각을 가질 수도 있다.
상술한 바와 같이, 제2 전자 부품(300)의 메모리 다이(320)에 구비된 열 전송 라인(700)은 실린콘 관통 비아(360)로부터 보다 가까운 거리에서 열을 전달 받아 상기 제1 관통 파이프(610)를 통해 열을 방출 시킴으로써 상기 메모리 다이(320)를 냉각시킬 수 있다. 또한, 상기 제1 관통 파이프(610) 및 상기 열 전송 라인(700)은 제2 전자 부품(300)으로부터 주변 반도체 장치들로 열이 전달되는 것을 감소시켜 시스템 전체의 발열 문제를 감소시킬 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 패키지 100: 패키지 기판
102: 외부 접속 부재 200: 제1 전자 부품
300: 제2 전자 부품 302: 제1 측면
304: 제2 측면 310: 버퍼 다이
320a, 320b, 320c, 320d: 메모리 다이
322: 언더필 물질층 330: 실리콘 기판
340: 제1 면 342: 제2 면
360: 실리콘 관통 비아 370: 솔더 범프
390: 배선층 400: 인터포저
410: 연결 배선 420: 도전성 범프
430: 밀봉 부재 600: 냉각 장치
610: 제1 관통 파이프 620: 제2 관통 파이프
630: 유입부 640: 배출부
700: 열 전송 라인 710: 제1 열 전송 라인
720: 제2 열 전송 라인 730: 제3 열 전송 라인
740: 제4 열 전송 라인

Claims (10)

  1. 인터포저;
    상기 인터포저 상에 배치되며, 서로 반대하는 제1 측면 및 제2 측면을 가지고, 수직 방향으로 적층되는 복수 개의 메모리 다이들을 갖는 전자 부품;
    상기 제1 측면에 인접하여 상기 전자 부품을 상기 수직 방향으로 관통하고, 내부에 냉각액을 이동시키는 적어도 하나의 제1 관통 파이프;
    상기 메모리 다이 내부에서 수평 방향으로 연장하고, 상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 평행하게 연장하여 구비되는 복수 개의 열 전송 라인들;
    상기 인터포저를 관통하도록 구비되고, 상기 제1 관통 파이프와 연통되어 상기 냉각액이 상기 수직 방향으로 이동하도록 상기 전자 부품의 하부로부터 유입시키는 제2 관통 파이프;
    상기 제2 관통 파이프와 연통되어 상기 냉각액을 유입시키는 유입부; 및
    상기 제1 관통 파이프와 연통되고 상기 메모리 다이들 중에서 가장 상층부에 설치된 메모리 다이 상에 배치되어 상기 냉각액을 배출시키는 배출부를 포함하고,
    상기 제1 및 제2 관통 파이프들 각각은 상기 냉각액이 이동하기 위한 금속 물질을 갖는 파이프 형상을 포함하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 전자 부품은 상기 메모리 다이를 상기 수직 방향으로 관통하며 전기적 신호를 전달하기 위한 실리콘 관통 비아를 더 포함하고,
    상기 열 전송 라인 및 상기 실리콘 관통 비아 사이의 간격은 7㎛ 내지 15㎛의 범위 이내에 있는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 열 전송 라인은 구리(copper), 알루미늄(aluminum), 텅스텐(tungsten), 금(gold), 은(silver) 중에서 선택된 적어도 어느 하나를 포함하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 열 전송 라인은 직사각형 형상의 단면을 갖고, 상기 직사각형 형상은 3㎛ 내지 12㎛의 범위 이내의 두께를 갖는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 열 전송 라인들은,
    상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 평행하게 연장되는 복수 개의 제1 열 전송 라인들, 및
    상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 연장되고 상기 제1 관통 파이프와 접촉하는 일단부가 기 설정된 각도로 굽은 형태를 갖는 복수 개의 제2 열 전송 라인들을 포함하는 반도체 패키지.
  8. 제 1 항 에 있어서, 상기 열 전송 라인들은,
    상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 평행하게 연장되는 복수 개의 제3 열 전송 라인들, 및
    상기 제3 열 전송 라인들로부터 상기 제3 열 전송 라인과 직교하는 방향으로 연장되는 복수 개의 제4 열 전송 라인들을 포함하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 열 전송 라인은 반복되는 일정한 단위를 가지고 지그재그로 연장되는 미앤더(meander) 구조를 갖는 반도체 패키지.
  10. 인터포저;
    상기 인터포저 상에 배치되는 제1 전자 부품;
    상기 인터포저 상에 상기 제1 전자 부품과 이격 배치되며, 서로 반대하는 제1 측면 및 제2 측면을 가지고, 수직 방향으로 적층되는 복수 개의 메모리 다이들을 갖는 제2 전자 부품;
    상기 제1 측면에 인접하여 상기 제2 전자 부품을 상기 수직 방향으로 관통하고, 내부에 냉각액을 이동시키는 적어도 하나의 제1 관통 파이프;
    상기 인터포저 및 상기 제1 전자 부품을 관통하여 구비되고, 상기 제1 관통 파이프와 연통되어 상기 냉각액이 상기 수직 방향으로 이동하도록 상기 제2 전자 부품의 하부로부터 유입시키는 제2 관통 파이프;
    상기 제2 관통 파이프와 연통되어 상기 냉각액을 유입시키는 유입부;
    상기 제1 관통 파이프와 연통되고 상기 메모리 다이들 중에서 가장 상층부에 설치된 메모리 다이 상에 배치되어 상기 냉각액을 배출시키는 배출부; 및
    상기 메모리 다이의 내부에 구비되고, 상기 제1 관통 파이프로부터 상기 제2 측면을 향하여 서로 평행하게 연장하여 구비되는 복수 개의 열 전송 라인들을 포함하고,
    상기 제1 및 제2 관통 파이프들 각각은 상기 냉각액이 이동하기 위한 금속 물질을 갖는 파이프 형상을 포함하는 반도체 패키지.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008083043A (ja) * 2006-08-31 2008-04-10 Kyocera Corp 流路デバイス
JP2014175351A (ja) * 2013-03-06 2014-09-22 Nec Corp 電子部品、および電子部品冷却方法
KR101461819B1 (ko) * 2013-08-26 2014-11-13 서울과학기술대학교 산학협력단 Abl과 tsv 구조를 이용한 반도체 소자의 적층형 냉각 시스템

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432592B2 (en) * 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
JP4997215B2 (ja) * 2008-11-19 2012-08-08 株式会社日立製作所 サーバ装置
US7990711B1 (en) * 2010-02-24 2011-08-02 International Business Machines Corporation Double-face heat removal of vertically integrated chip-stacks utilizing combined symmetric silicon carrier fluid cavity and micro-channel cold plate
US9883612B2 (en) * 2015-06-02 2018-01-30 International Business Machines Corporation Heat sink attachment on existing heat sinks
US9859262B1 (en) * 2016-07-08 2018-01-02 Globalfoundries Inc. Thermally enhanced package to reduce thermal interaction between dies
WO2019146039A1 (ja) * 2018-01-25 2019-08-01 ソフトバンク株式会社 三次元積層集積回路の冷媒による冷却方式と、それを用いた三次元積層集積回路
US11688665B2 (en) * 2018-06-13 2023-06-27 Intel Corporation Thermal management solutions for stacked integrated circuit devices
US11139223B2 (en) * 2018-11-29 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN210805753U (zh) * 2019-12-26 2020-06-19 北京赛热科技有限责任公司 一种用于芯片散热的散热板、服务器散热系统及供暖装置
KR20210112719A (ko) * 2020-03-06 2021-09-15 에스케이하이닉스 주식회사 반도체 모듈, 이를 포함하는 온도 조절 시스템, 및 온도 조절 방법
KR20230007174A (ko) * 2021-07-05 2023-01-12 삼성전자주식회사 반도체 패키지
KR20230052756A (ko) * 2021-10-13 2023-04-20 삼성전자주식회사 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008083043A (ja) * 2006-08-31 2008-04-10 Kyocera Corp 流路デバイス
JP2014175351A (ja) * 2013-03-06 2014-09-22 Nec Corp 電子部品、および電子部品冷却方法
KR101461819B1 (ko) * 2013-08-26 2014-11-13 서울과학기술대학교 산학협력단 Abl과 tsv 구조를 이용한 반도체 소자의 적층형 냉각 시스템

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