KR20230007174A - 반도체 패키지 - Google Patents

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KR20230007174A
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김현근
조윤래
백승덕
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삼성전자주식회사
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Abstract

본 개시의 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 탑재된 인터포저; 상기 인터포저 상에 탑재된 제1 반도체 칩; 상기 제1 반도체 칩의 적어도 일 부분을 둘러싸도록 상기 인터포저 상에 탑재된 복수의 제2 반도체 칩들; 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩들 상에 배치된 방열 부재; 및 상기 방열 부재의 일 부분으로부터 연장되어 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 제1 이격 공간, 및 상기 복수의 제2 반도체 칩들 사이의 제2 이격 공간 중 적어도 어느 하나의 공간에 배치된 열 차단 부재;를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 반도체 패키지에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 이러한 추세에 대응하여, 반도체 칩들로부터 발생되는 열을 반도체 패키지의 외부로 신속히 방출시키고, 상기 반도체 칩들 사이의 열 간섭을 감소시키기 위한 연구들이 활발히 진행되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 반도체 칩들 사이의 열 간섭을 감소시킬 수 있는 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 반도체 칩들로부터 발생된 열을 외부에 신속하게 방출시킬 수 있는 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 구조적 신뢰성 및 반도체 칩들의 동작 성능이 개선된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적인 실시예로, 패키지 기판; 상기 패키지 기판 상에 탑재된 인터포저; 상기 인터포저 상에 탑재된 제1 반도체 칩; 상기 제1 반도체 칩의 적어도 일 부분을 둘러싸도록 상기 인터포저 상에 탑재된 복수의 제2 반도체 칩들; 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩들 상에 배치된 방열 부재; 및 상기 방열 부재의 일 부분으로부터 연장되어 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 제1 이격 공간, 및 상기 복수의 제2 반도체 칩들 사이의 제2 이격 공간 중 적어도 어느 하나의 공간에 배치된 열 차단 부재;를 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로, 패키지 기판; 상기 패키지 기판 상에 탑재된 인터포저; 상기 인터포저 상에 탑재된 제1 반도체 칩; 상기 제1 반도체 칩의 적어도 일 부분을 둘러싸도록 상기 인터포저 상에 탑재되고, 수직 방향으로 적층된 복수의 반도체 칩들을 포함하는 복수의 반도체 스택 구조물들; 상기 제1 반도체 칩 및 상기 복수의 반도체 스택 구조물들 상의 방열 부재로서, 상기 제1 반도체 칩 및 상기 복수의 반도체 스택 구조물들 상에서 수평 방향으로 연장된 제1 방열 벽; 상기 제1 방열 벽의 일 부분으로부터 수직 방향으로 연장되어 상기 제1 반도체 칩 및 상기 복수의 반도체 스택 구조물들을 감싸는 제2 방열 벽;을 포함하는 상기 방열 부재; 및 상기 방열 부재의 일 부분으로부터 연장되고, 상기 제1 반도체 칩 및 상기 반도체 스택 구조물 사이의 제1 이격 공간 및 상기 복수의 반도체 스택 구조물들 사이의 제2 이격 공간 중 적어도 어느 하나의 이격 공간에 배치된 열 차단 부재;를 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로, 패키지 기판; 상기 패키지 기판 상에 탑재된 인터포저로서, 인터포저 기판; 상기 인터포저 기판의 적어도 일 부분을 수직 방향으로 통과하는 인터포저 관통 전극; 상기 인터포저 관통 전극과 연결되고, 상기 인터포저 기판 및 상기 패키지 기판 사이에 배치된 인터포저 연결 단자; 및 상기 인터포저 기판 상에 배치된 재배선 구조물;을 포함하는 상기 인터포저; 상기 인터포저의 상기 재배선 구조물 상에 배치된 로직 반도체 칩; 상기 로직 반도체 칩의 적어도 일 부분을 둘러싸도록 상기 인터포저의 상기 재배선 구조물 상에 배치되고, 수직 방향으로 적층된 복수의 메모리 반도체 칩들을 포함하는 복수의 반도체 스택 구조물들; 상기 로직 반도체 칩 및 상기 복수의 반도체 스택 구조물들 상에 배치된 방열 부재; 및 상기 방열 부재의 적어도 일 부분으로부터 연장되고 상기 로직 반도체 칩 및 상기 복수의 반도체 스택 구조물들 사이의 제1 이격 공간, 및 상기 복수의 반도체 스택 구조물들 사이의 제2 이격 공간 중 적어도 어느 하나의 이격 공간에 배치된 열 차단 부재;를 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적 실시예에 따른 반도체 패키지는 복수의 반도체 칩들 사이의 이격 공간에 배치되어 상기 복수의 반도체 칩들 간의 열 간섭을 차단시키도록 구성된 열 차단 부재를 포함할 수 있다. 이에 따라, 반도체 패키지가 포함하는 복수의 반도체 칩들의 동작 성능이 개선될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지는 복수의 반도체 칩들의 측면의 적어도 일 부분을 감싸고, 상기 복수의 반도체 칩들에서부터 발생한 열을 상기 반도체 패키지의 외부에 방출시키는 방열 부재를 포함할 수 있다. 이에 따라, 반도체 패키지가 포함하는 복수의 반도체 칩들의 동작 성능이 개선될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지의 평면 레이아웃(lay-out)이다.
도 2는 도 1의 II-II'선을 따라 절단한 반도체 패키지의 단면도이다.
도 3은 도 1의 III-III'선을 따라 절단한 반도체 패키지의 단면도이다.
도 4 및 도 5는 도 2의 'A'로 표시된 부분을 확대한 도면들이다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지의 평면 레이아웃이다.
도 7은 도 6의 'B'로 표시된 부분을 확대한 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지의 평면 레이아웃이다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 패키지의 평면 레이아웃이다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 패키지의 평면 레이아웃이다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 12는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지의 평면 레이아웃이다.
도 14는 도 13의 XIV-XIV'선을 따라 절단한 반도체 패키지의 단면도이다.
도 15는 도 13의 XV-XV'선을 따라 절단한 반도체 패키지의 단면도이다.
도 16은 본 개시의 예시적 실시예에 따른 반도체 패키지의 평면 레이아웃이다.
도 17은 본 개시의 예시적 실시예에 따른 반도체 패키지의 평면 레이아웃이다.
도 18은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 흐름을 보여주는 플로우 차트이다.
또한, 도 19 내지 도 22는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 평면 레이아웃이다. 또한, 도 2는 도 1의 II-II'선을 따라 절단한 반도체 패키지(10)의 단면도이고, 도 3은 도 1의 III-III'선을 따라 절단한 반도체 패키지(10)의 단면도이다.
도 1 내지 도 3을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 제2 반도체 칩(400), 방열 부재(500), 및 열 차단 부재(600) 등을 포함할 수 있다.
반도체 패키지(10)의 패키지 기판(100)은 베이스 보드 층(110), 상기 베이스 보드 층(110)의 상면에 배치되는 상부 패키지 기판 패드(120), 상기 베이스 보드 층(110)의 하면에 배치되는 하부 패키지 기판 패드(130), 및 상기 하부 패키지 기판 패드(130)에 부착된 패키지 연결 단자(140)를 포함할 수 있다.
예시적인 실시예에서, 패키지 기판(100)은 인쇄 회로 기판(Printed Circuit Board, PCB)일 수 있다. 예를 들어, 패키지 기판(100)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다.
베이스 보드 층(110)은 페놀 수지, 에폭시 수지, 폴리이미드 중 적어도 어느 하나의 물질을 포함할 수 있다. 예를 들면, 베이스 보드 층(110)은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중 적어도 어느 하나의 물질을 포함할 수 있다.
예시적인 실시예에서, 베이스 보드 층(110)은 예를 들면, 폴리에스테르(polyester PET), 폴리에스테르 테레프탈레이트(polyester telephthalate), 플루오리네이티드 에틸렌 프로필렌(fluorinated ethylene propylene, FEP), 레진 코팅된 종이(resin-coated paper), 리퀴드 폴리이미드 수지(liquid polyimide resin), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN) 필름 등을 포함할 수 있다.
상부 패키지 기판 패드(120)는 베이스 보드 층(110)의 상면에 배치되고, 인터포저(200)의 인터포저 연결 단자(260)와 맞닿는 패드일 수 있다. 또한, 하부 패키지 기판 패드(130)는 베이스 보드 층(110)의 하면에 배치되고, 패키지 연결 단자(140)와 맞닿는 패드일 수 있다.
예시적인 실시예에서, 상부 패키지 기판 패드(120) 및 하부 패키지 기판 패드(130)는 구리(Cu), 니켈(Ni), 스테인리스 스틸, 및 베릴륨구리(beryllium copper) 중 적어도 어느 하나의 물질을 포함할 수 있다.
또한, 패키지 기판(100)은 베이스 보드 층(110)의 내부에서 연장되고, 상부 패키지 기판 패드(120) 및 하부 패키지 기판 패드(130)를 연결시키도록 구성된 기판 배선 패턴(미도시)을 포함할 수 있다. 상기 기판 배선 패턴은 베이스 보드 층(110)의 내부에서 수평 방향으로 연장된 기판 배선 라인 패턴(미도시), 및 베이스 보드 층(110)의 내부에서 수직 방향으로 연장된 기판 배선 비아 패턴(미도시)을 포함할 수 있다.
이하에서, 수평 방향은 패키지 기판(100)의 상면 및 하면이 연장된 방향과 평행한 방향으로 정의될 수 있고, 수직 방향은 상기 수평 방향에 수직이고, 패키지 기판(100)의 상면 및 하면이 연장된 방향과 수직인 방향으로 정의될 수 있다.
예시적인 실시예에서, 상기 기판 배선 패턴의 물질은 ED(electrolytically deposited) 구리, RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys), 니켈, 스테인레스 스틸, 및 베릴륨구리(beryllium copper) 중 적어도 어느 하나의 물질을 포함할 수 있다.
또한, 베이스 보드 층(110)은 상면과 하면 각각에서 복수의 상부 패키지 기판 패드(120) 및 하부 패키지 기판 패드(130)를 노출시키는 솔더 레지스트 층(미도시)을 더 포함할 수 있다. 상기 솔더 레지스트 층은 폴리이미드 필름, 폴리에스테르 필름, 플렉시블 솔더 마스크(flexible solder mask), PIC(Photoimageable coverlay), 및 감광성 솔더 레지스트(Photo-Imageable Solder Resist) 중 적어도 어느 하나의 물질을 포함할 수 있다.
예를 들어, 상기 솔더 레지스트층은 실크 스크린 인쇄 방식 또는 잉크젯 방식에 의하여 도포된 열경화성 잉크를 열경화하여 형성될 수 있다. 또한, 상기 솔더 레지스트층은 스크린법 또는 스프레이 코팅법으로 도포된 감광성 솔더 레지스트를 노광 및 현상으로 일부분을 제거한 후 열경화하여 형성될 수 있다. 또한, 솔더 레지스트층은 폴리이미드 필름 또는 폴리에스테르 필름을 라미네이팅(laminating)하여 형성될 수 있다.
패키지 연결 단자(140)는 하부 패키지 기판 패드(130)의 일 면에 부착되어, 반도체 패키지(10)를 외부 장치와 전기적으로 연결시킬 수 있다. 패키지 연결 단자(140)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 및 금(Au) 중 적어도 어느 하나의 물질을 포함하는 솔더 볼일 수 있다.
반도체 패키지(10)의 인터포저(200)는 패키지 기판(100) 상에 탑재될 수 있다. 또한, 인터포저(200)는 패키지 기판(100) 및 상기 인터포저(200) 상에 탑재되는 반도체 칩들(300, 400)을 전기적으로 연결시키도록 구성될 수 있다.
예시적인 실시예에서, 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 인터포저(200)의 수평 방향의 단면적은 패키지 기판(100)의 수평 방향의 단면적 보다 작을 수 있다. 또한, 반도체 패키지(10)의 수평 방향의 길이는 패키지 기판(100)의 수평 방향의 길이보다 작을 수 있다.
인터포저(200)는 인터포저 기판(210), 인터포저 관통 전극(220), 인터포저 상부 패드(233), 인터포저 하부 패드(237), 재배선 구조물(240), 인터포저 연결 패드(250), 인터포저 연결 단자(260), 및 칩 연결 패드(270) 등을 포함할 수 있다.
인터포저(200)의 인터포저 기판(210)은 반도체 물질, 유리, 세라믹, 또는 플라스틱 등을 포함할 수 있다. 예를 들어, 인터포저 기판(210)은 실리콘을 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 인터포저 기판(210)은 산화물, 질화물, 및 PID(Photo Imageable dielectric) 중 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 인터포저 기판(210)은 실리콘 산화물, 실리콘 질화물, 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다.
인터포저(200)의 인터포저 관통 전극(220)은 인터포저 기판(210)의 적어도 일 부분을 수직 방향으로 통과할 수 있다. 또한, 인터포저 관통 전극(220)은 복수 개로 제공될 수 있다. 또한, 복수의 인터포저 관통 전극들(220)은 인터포저 상부 패드(233) 및 인터포저 하부 패드(237)를 전기적으로 연결시키도록 구성될 수 있다.
예시적인 실시예에서, 복수의 인터포저 관통 전극들(220) 각각은 인터포저 기판(210)을 관통하는 도전성 플러그, 및 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다. 또한, 복수의 비아 절연막들(미도시)은 복수의 인터포저 관통 전극들(220) 및 인터포저 기판(210) 사이에 개재되어, 상기 복수의 인터포저 관통 전극들(220)의 측벽을 포위할 수 있다.
다만 전술한 바에 한정되지 않고, 인터포저 기판(210)의 내부에는 인터포저 상부 패드(233) 및 인터포저 하부 패드(237)를 전기적으로 연결시키는 인터포저 재배선 패턴이 배치될 수도 있다.
예시적인 실시예에서, 인터포저(200)는 인터포저 기판(210)의 하면 상에 배치되고, 복수의 관통 전극들(220)의 측면의 일 부분을 감싸는 인터포저 패시베이션 층(218)을 더 포함할 수 있다.
예시적인 실시예에서, 인터포저 상부 패드(233) 및 인터포저 하부 패드(237)는 구리(Cu), 니켈(Ni), 스테인리스 스틸, 및 베릴륨 구리 중 적어도 어느 하나를 포함할 수 있다.
또한, 인터포저 상부 패드(233)는 재배선 구조물(240)의 재배선 패턴(243)과 연결될 수 있고, 인터포저 하부 패드(237)는 인터포저 연결 단자(260)와 연결될 수 있다.
인터포저(200)의 인터포저 연결 단자(260)는 패키지 기판(100)의 상부 패키지 기판 패드(120) 및 인터포저 하부 패드(237) 사이에 개재되어, 상기 인터포저(200)를 패키지 기판(100)과 전기적으로 연결시키도록 구성될 수 있다. 예를 들어, 인터포저 연결 단자(260)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 및 금(Au) 중 적어도 어느 하나의 물질을 포함할 수 있다.
인터포저(200)의 재배선 구조물(240)은 인터포저 기판(210)의 상부에 배치되어, 복수의 반도체 칩들(300, 400)을 지지할 수 있다. 또한, 재배선 구조물(240)은 복수의 반도체 칩들(300, 400) 및 인터포저 관통 전극(220)을 전기적으로 연결시키도록 구성된 구조물일 수 있다.
예시적인 실시예에서, 재배선 구조물(240)은 재배선 절연 층(246), 및 상기 재배선 절연 층(246)의 내부에서 연장된 재배선 패턴(243)을 포함할 수 있다. 재배선 절연 층(246)은 인터포저 기판(210)의 상면 상에 배치되고, 재배선 패턴(243)을 감싸는 절연성 물질의 층일 수 있다.
예시적인 실시예에서, 재배선 절연 층(246)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 재배선 절연 층(246)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다. 또한, 재배선 절연 층(246)은 포토 리소그래피 공정이 가능한 PID 소재의 절연 물질을 포함할 수 있다. 예를 들어, 재배선 절연 층(246)은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다.
재배선 패턴(243)은 재배선 절연 층(246)의 내부에서 연장되어, 복수의 반도체 칩들(300, 400) 및 인터포저 관통 전극(220)을 전기적으로 연결시키도록 구성될 수 있다. 또한, 재배선 패턴(243)은 재배선 절연 층(246)의 내부에서 수평 방향으로 연장된 재배선 라인 패턴(243a), 및 재배선 절연 층(246)의 내부에서 수직 방향으로 연장된 재배선 비아 패턴(243b)을 포함할 수 있다.
예시적인 실시예에서, 재배선 라인 패턴(243a)은 복수의 재배선 비아 패턴들(243b)을 상호 연결시킬 수 있다. 또한, 재배선 비아 패턴(243b)은 인터포저 상부 패드(233) 및 재배선 라인 패턴(243a)을 전기적으로 연결시키고, 칩 연결 패드(270) 및 재배선 라인 패턴(243a)을 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 재배선 패턴(243)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 재배선 패턴(243)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
칩 연결 패드(270)는 재배선 구조물(240)의 상부에 배치되고, 재배선 비아 패턴(243b)과 전기적으로 연결되는 패드일 수 있다. 칩 연결 패드(270)는 복수의 반도체 칩들(300, 400) 및 재배선 구조물(240)을 전기적으로 연결시킬 수 있고, 칩 연결 단자들(360, 460)과 맞닿을 수 있다.
제1 반도체 칩(300)은 인터포저(200)의 재배선 구조물(240)의 중심 부분에 탑재될 수 있다. 예시적인 실시예에서, 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 제1 반도체 칩(300)의 수평 방향의 단면적은 제2 반도체 칩(400)의 수평 방향의 단면적보다 클 수 있다. 또한, 제1 반도체 칩(300)의 수평 방향의 길이는 제2 반도체 칩(400)의 수평 방향의 길이보다 클 수 있다.
예시적인 실시예에서, 제1 반도체 칩(300)은 로직 반도체 칩을 포함할 수도 있다. 로직 반도체 칩은 예를 들어, CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.
제1 반도체 칩(300)은 제1 반도체 기판(310), 제1 칩 패드(320), 제1 패시베이션 층(330), 및 제1 칩 연결 단자(360)를 포함할 수 있다.
제1 반도체 기판(310)은 실리콘(Si, silicon)을 포함할 수 있다. 또한, 제1 반도체 기판(310)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수도 있다.
예시적인 실시예에서, 제1 반도체 기판(310)은 인터포저(200)와 인접한 부분에서 활성 층(미도시)을 가질 수 있다. 상기 활성 층은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자(micro electronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
제1 칩 패드(320)는 제1 반도체 기판(310)의 일 면 상에 배치되고, 상기 활성 층 내의 복수의 개별 소자들과 전기적으로 연결되는 패드일 수 있다. 또한, 제1 패시베이션 층(330)은 제1 칩 패드(320)의 측면을 감싸는 층일 수 있다.
예시적인 실시예에서, 제1 패시베이션 층(330)의 물질은 실리콘 질화물(SiN)을 포함할 수 있다. 다만 이에 한정되지 않고, 제1 패시베이션 층(330)의 물질은 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수도 있다.
제1 칩 연결 단자(360)는 제1 반도체 칩(300)의 제1 칩 패드(320) 및 인터포저(200)의 칩 연결 패드(270) 사이에 배치되고, 상기 제1 반도체 칩(300) 내의 복수의 개별 소자들을 인터포저(200)와 연결시키도록 구성될 수 있다. 예를 들어, 제1 칩 연결 단자(360)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
예시적인 실시예에서, 제1 반도체 칩(300)은 제1 칩 연결 단자(360)를 이용한 플립-칩(flip-chip) 본딩 공정을 통해 인터포저(200) 상에 부착될 수 있다.
예시적인 실시예에서, 제1 언더필 층(390)은 제1 반도체 칩(300) 및 인터포저(200) 사이에 개재될 수 있고, 제1 칩 연결 단자(360)를 둘러쌀 수 있다. 또한, 제1 언더필 층(390)은 제1 반도체 칩(300)을 인터포저(200) 상에 고정시키도록 구성될 수 있다.
제2 반도체 칩(400)은 인터포저(200)의 재배선 구조물(240)의 가장자리 부분에 탑재될 수 있다. 또한, 제2 반도체 칩(400)은 복수 개로 제공될 수 있다. 복수의 제2 반도체 칩들(400)은 제1 반도체 칩(300)의 적어도 일 부분을 둘러싸도록 상기 제1 반도체 칩(300)의 측면으로부터 외측에 배치될 수 있다.
예시적인 실시예에서, 제2 반도체 칩들(400)은 6개로 제공될 수 있다. 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 6개 중 4개의 제2 반도체 칩들(400)은 인터포저(200)의 코너(corner) 부분에 탑재될 수 있고, 6개 중 2개의 제2 반도체 칩들(400)은 인터포저(200)의 코너들의 사이에 각각 배치될 수 있다.
다만 전술한 바에 한정되지 않고, 제2 반도체 칩들(400)의 개수는 4개로 제공될 수도 있다. 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 4개의 제2 반도체 칩들(400)은 인터포저(200)의 코너 부분에 탑재될 수 있다.
제2 반도체 칩(400)은 메모리 반도체 칩을 포함할 수 있다. 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수도 있다.
제2 반도체 칩(400)은 제2 반도체 기판(410), 제2 칩 패드(420), 제2 패시베이션 층(430), 및 제2 칩 연결 단자(460)를 포함할 수 있다. 제2 반도체 칩(400)에 대한 기술적 사상은 제1 반도체 칩(300)의 내용과 중복될 수 있으므로, 자세한 내용은 생략한다.
예시적인 실시예에서, 제2 언더필 층(490)은 제2 반도체 칩(400) 및 인터포저(200) 사이에 개재될 수 있고, 제2 칩 연결 단자(460)를 둘러쌀 수 있다. 또한, 제2 언더필 층(490)은 제2 반도체 칩(400)을 인터포저(200) 상에 고정시키도록 구성될 수 있다.
반도체 패키지(10)는 서로 다른 종류의 복수의 반도체 칩들(300, 400)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(System In Package, SIP)일 수 있다.
예시적인 실시예에서, 제1 반도체 칩(300), 및 제2 반도체 칩(400)의 수직 방향의 길이는 실질적으로 동일할 수 있다. 다시 말해, 제1 반도체 칩(300) 및 제2 반도체 칩(400)의 두께는 실질적으로 동일할 수 있고, 상기 제1 반도체 칩(300)의 상면 및 상기 제2 반도체 칩(400)의 상면은 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 제1 언더필 층(390)는 제1 반도체 칩(300) 및 재배선 구조물(240) 사이에 배치되어 제1 칩 연결 단자(360)를 감쌀 수 있고, 제2 언더필 층(490)은 제2 반도체 칩(400) 및 재배선 구조물(240) 사이에 배치되어 제2 칩 연결 단자(460)를 감쌀 수 있다.
반도체 패키지(10)의 방열 부재(500)는 제1 반도체 칩(300) 및 제2 반도체 칩(400)의 상부에 배치될 수 있다. 또한, 방열 부재(500)는 제1 반도체 칩(300) 및 제2 반도체 칩(400)에서 발생한 열을 외부에 방출하도록 구성될 수 있다.
예시적인 실시예에서, 방열 부재(500)는 히트 싱크(heat sink)를 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 방열 부재(500)는 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 및 수냉식 냉각판(liquid cooled cold plate) 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 방열 부재(500)는 제1 반도체 칩(300)의 상면 및 제2 반도체 칩(400)의 상면과 맞닿을 수 있다. 예를 들어, 방열 부재(500)의 하면, 제1 반도체 칩(300)의 상면, 및 제2 반도체 칩(400)의 상면은 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 상기 방열 부재(500)의 수평 방향의 단면적은 인터포저(200)의 수평 방향의 단면적보다 크지만 패키지 기판(100)의 수평 방향의 단면적보다 작을 수 있다. 또한, 방열 부재(500)의 수평 방향의 길이는 인터포저(200)의 수평 방향의 길이보다 크고, 패키지 기판(100)의 수평 방향의 길이보다 작을 수 있다.
예시적인 실시예에서, 방열 부재(500)는 금속계 물질, 세라믹계 물질, 탄소계 물질, 및 고분자계 물질 중 적어도 어느 하나의 물질을 포함할 수 있다. 예를 들어, 방열 부재(500)는 알루미늄(Al), 마그네슘(Mg), 구리(Cu), 니켈(Ni), 은(Ag) 등의 금속계 물질을 포함할 수 있다.
또한, 방열 부재(500)는 질화 붕소(BN), 질화 알루미늄(AlN), 산화 알루미늄(Al2O3), 탄화 규소(SiC), 및 산화 베릴륨(BeO) 등의 세라믹계 소재를 포함할 수도 있다. 다만, 방열 부재(500)의 물질은 전술한 바에 한정되지 않는다.
열 차단 부재(600)는 방열 부재(500)의 일 부분으로부터 수직 방향으로 연장되어, 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 제1 이격 공간(X_1), 및 복수의 제2 반도체 칩들(400) 사이의 제2 이격 공간(X_2) 중 적어도 어느 하나의 공간에 배치될 수 있다.
다시 말해, 열 차단 부재(600)는 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이에 배치되어, 상기 제1 반도체 칩(300) 및 상기 제2 반도체 칩(400) 사이의 열 간섭을 차단할 수 있다. 또한, 열 차단 부재(600)는 복수의 제2 반도체 칩들(400) 사이에 배치되어, 상기 복수의 제2 반도체 칩들(400) 사이의 열 간섭을 차단할 수 있다. 즉, 열 차단 부재(600)는 방열 부재(500)의 일 부분으로부터 수직 방향으로 연장되어, 제1 반도체 칩(300) 및 제2 반도체 칩(400)으로부터 발생한 열의 수평적 흐름을 차단하도록 구성될 수 있다.
제1 반도체 칩(300)이 로직 반도체 칩이고, 복수의 제2 반도체 칩들(400)이 메모리 칩인 경우, 일반적으로 제1 반도체 칩(300)에서 발생하는 열의 양이 제2 반도체 칩(400)에서 발생하는 열의 양보다 많을 수 있다.
이에 따라, 제1 반도체 칩(300)에서 발생한 열은 제2 반도체 칩(400)을 향하는 방향으로 이동할 수 있고, 상기 제2 반도체 칩(400)의 동작 온도는 상기 제1 반도체 칩(300)에서 발생한 열에 의해 상승할 수 있다. 제2 반도체 칩(400)의 동작 온도가 상승함에 따라, 상기 제2 반도체 칩(400)의 동작 성능이 저하될 수 있다.
또한, 어느 하나의 제2 반도체 칩(400)에서 발생한 열은 이웃한 다른 제2 반도체 칩(400)을 향하는 방향으로 이동할 수 있다. 이에 따라, 복수의 제2 반도체 칩들(400)의 동작 온도는 상승할 수 있고, 상기 복수의 제2 반도체 칩들(400)의 동작 성능이 저하될 수 있다.
본 개시의 예시적 실시예에 따른 열 차단 부재(600)는 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 제1 이격 공간(X_1), 및 상기 제1 반도체 칩(300) 및 상기 제2 반도체 칩(400) 사이의 제2 이격 공간(X_2) 중 적어도 어느 하나의 공간에 배치될 수 있다. 이에 따라, 열 차단 부재(600)는 제1 반도체 칩(300) 및 상기 제2 반도체 칩(400) 사이의 열 간섭, 및 복수의 제2 반도체 칩들(400) 사이의 열 간섭을 차단할 수 있다.
예시적인 실시예에서, 열 차단 부재(600)의 물질은 방열 부재(500)의 물질보다 열 전도도(thermal conductivity)가 낮은 물질일 수 있다. 상기 열 전도도는 물질이 열을 전달하는 능력의 척도로 정의될 수 있다.
예시적인 실시예에서, 방열 부재(500)가 제1 금속 물질을 포함하는 경우, 열 차단 부재(600)의 물질은 상기 제1 금속 물질보다 열 전도도가 낮은 제2 금속 물질을 포함할 수 있다. 예를 들어, 방열 부재(500)가 구리(Cu)를 포함하는 경우, 열 차단 부재(600)의 물질은 구리(Cu)보다 열 전도도가 낮은 스테인리스 스틸을 포함할 수 있다.
열 차단 부재(600)가 방열 부재(500)의 제1 금속 물질보다 열 전도도가 낮은 제2 금속 물질을 포함할 수 있어서, 상기 열 차단 부재(600)는 제1 반도체 칩(300) 및 상기 제2 반도체 칩(400) 사이의 열 간섭, 및 복수의 제2 반도체 칩들(400) 사이의 열 간섭을 차단할 수 있다.
동시에, 열 차단 부재(600)가 비금속 물질보다 상대적으로 높은 열 전도도를 갖는 금속 물질을 포함할 수 있어서, 제1 반도체 칩(300) 및 제2 반도체 칩(400)으로부터 열 차단 부재(600)로 전달된 열은 열 전도 현상에 의해 방열 부재(500)로 신속히 전달될 수 있고, 반도체 패키지(10)의 외부로 방출될 수 있다.
또한, 방열 부재(500)가 금속 물질을 포함하는 경우, 열 차단 부재(600)의 물질은 상기 방열 부재(500)보다 열 전도도가 낮은 비금속 물질을 포함할 수도 있다. 예를 들어, 방열 부재(500)가 구리(Cu)를 포함하는 경우, 열 차단 부재(600)는 구리(Cu)보다 열 전도도가 낮은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
다만 전술한 바에 한정되지 않고, 방열 부재(500)의 물질 및 열 차단 부재(600)의 물질은 실질적으로 동일할 수 있다. 예를 들어, 방열 부재(500)의 물질 및 열 차단 부재(600)의 물질은 구리(Cu)를 포함할 수 있다.
또한, 방열 부재(500) 및 열 차단 부재(600)가 동일한 물질을 포함하는 경우, 상기 방열 부재(500) 및 상기 열 차단 부재(600)는 일체화될 수 있다. 방열 부재(500) 및 열 차단 부재(600)가 일체화됨에 따라, 상기 방열 부재(500) 및 상기 열 차단 부재(600)를 제1 반도체 칩(300) 및 제2 반도체 칩(400) 상에 탑재시키는 공정이 용이해질 수 있다.
열 차단 부재(600)는 방열 부재(500)의 일 부분으로부터 수직 방향으로 연장되고, 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 제1 이격 공간(X_1)에 배치된 제1 열 차단 벽(630)을 포함할 수 있다.
예시적인 실시예에서, 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 제1 열 차단 벽(630)은 제1 반도체 칩(300)의 측면을 둘러쌀 수 있다. 예를 들어, 제1 반도체 칩(300)이 4개의 측면들을 포함하는 경우, 제1 열 차단 벽(630)은 상기 제1 반도체 칩(300)의 4개의 측면들을 감쌀 수 있다.
열 차단 부재(600)는 방열 부재(500)의 일 부분으로부터 수직 방향으로 연장되고, 복수의 제2 반도체 칩들(400) 사이의 제2 이격 공간(X_2)에 배치된 제2 열 차단 벽(650)을 포함할 수 있다.
구체적으로, 제2 열 차단 벽(650)은 복수 개로 제공될 수 있다. 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 복수의 제2 열 차단 벽들(560) 각각은 제1 열 차단 벽(630)으로부터 연장되어, 복수의 제2 반도체 칩들(500) 사이의 제2 이격 공간(X_2)에 배치될 수 있다.
예시적인 실시예에서, 제1 열 차단 벽(630) 및 제2 열 차단 벽(650)은 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 열 차단 벽(630) 및 제2 열 차단 벽(650)은 일체화될 수 있다. 또한, 제1 열 차단 벽(630) 및 제2 열 차단 벽(650)은 방열 부재(500)의 하면에 고정되어, 상기 방열 부재(500)와 일체화될 수 있다.
예시적인 실시예에서, 제1 열 차단 벽(630)의 두께는 약 50 마이크로미터 내지 500 마이크로미터일 수 있다. 예를 들어, 제1 열 차단 벽(630)의 두께가 50 마이크로미만인 경우, 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 열 간섭으로 인한 반도체 패키지(10)의 동작 성능이 저하될 수 있다. 또한, 제1 열 차단 벽(630)의 두께가 500 마이크로미터 이상인 경우, 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 전기적 이동 경로가 길어짐에 따라 반도체 패키지(10)의 동작 성능이 저하될 수 있다. 또한, 반도체 패키지(10)의 크기가 커질 수 있다.
또한, 제2 열 차단 벽(650)의 두께는 약 50 마이크로미터 내지 500 마이크로미터일 수 있다. 예를 들어, 제2 열 차단 벽(650)의 두께가 50 마이크로미만인 경우, 복수의 제2 반도체 칩들(400) 상호 간의 열 간섭으로 인한 반도체 패키지(10)의 동작 성능이 저하될 수 있다. 또한, 제2 열 차단 벽(650)의 두께가 500 마이크로미터 이상인 경우, 반도체 패키지(10)의 크기가 커질 수 있다.
예시적인 실시예에서, 제1 열 차단 벽(630)의 두께 및 제2 열 차단 벽(650)의 두께는 상이할 수 있다. 예를 들어, 제1 반도체 칩(300)에서 발생하는 열의 양이 제2 반도체 칩(400)에서 발생하는 열의 양보다 많음을 고려할 때, 제1 열 차단 벽(630)의 두께는 제2 열 차단 벽(650)의 두께보다 클 수 있다. 다만 전술한 바에 한정되지 않고, 제1 열 차단 벽(630)의 두께 및 제2 열 차단 벽(650)의 두께는 실질적으로 동일할 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 제1 이격 공간(X_1), 및 상기 복수의 제2 반도체 칩들(400) 사이의 제2 이격 공간(X_2) 중 적어도 어느 하나의 이격 공간에 배치된 열 차단 부재(600)를 포함할 수 있다. 이에 따라, 제1 반도체 칩(300) 및 상기 제2 반도체 칩(400) 사이의 열 간섭, 및 복수의 제2 반도체 칩들(400) 사이의 열 간섭이 열 차단 부재(600)에 의해 차단될 수 있고, 상기 제1 반도체 칩(300) 및 상기 제2 반도체 칩(400)의 동작 성능이 개선될 수 있다.
도 4 및 도 5는 도 2의 'A'로 표시된 부분을 확대한 도면들이다.
도 4를 참조하면, 반도체 패키지(10)의 열 차단 부재(600)는 인터포저(200)의 재배선 구조물(240)과 수직 방향으로 이격될 수 있다. 다시 말해, 열 차단 부재(600)의 하면은 재배선 구조물(240)의 상면보다 높은 레벨에 있을 수 있다.
예시적인 실시예에서, 열 차단 부재(600)의 하면의 레벨은 반도체 칩(300, 400)의 하면의 레벨 및 재배선 구조물(240)의 상면의 레벨 사이에 있을 수 있다. 즉, 열 차단 부재(600)의 면들 중 반도체 칩들(300, 400)을 향하는 면들은 상기 반도체 칩들(300, 400)의 측면과 중첩될 수 있다.
열 차단 부재(600)의 하면의 레벨이 반도체 칩(300, 400)의 하면의 레벨 및 재배선 구조물(240)의 상면의 레벨 사이에 있을 수 있어서, 상기 열 차단 부재(600)는 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 열 간섭, 및 복수의 제2 반도체 칩들(400) 사이의 열 간섭을 차단할 수 있다.
또한, 열 차단 부재(600)의 하면은 재배선 구조물(240)의 상면보다 높은 레벨에 배치될 수 있어서, 상기 열 차단 부재(600)가 부착된 방열 부재(500)를 반도체 칩들(300, 400) 상에 배치하는 단계에서, 상기 열 차단 부재(600)에 의한 인터포저(200)의 물리적 손상이 방지될 수 있다.
도 5를 참조하면, 반도체 패키지(10)의 열 차단 부재(600)는 인터포저(200)의 재배선 구조물(240)과 맞닿을 수 있다. 다시 말해, 열 차단 부재(600)의 하면은 재배선 구조물(240)의 상면과 동일 평면 상에 배치될 수 있다.
열 차단 부재(600)의 하면의 레벨이 재배선 구조물(240)의 상면의 레벨과 동일할 수 있어서, 상기 열 차단 부재(600)는 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 열 간섭, 및 복수의 제2 반도체 칩들(400) 사이의 열 간섭을 차단할 수 있다.
또한, 열 차단 부재(600)의 수직 방향의 길이가 반도체 칩(300, 400)의 상면 및 재배선 구조물(240)의 상면 사이의 수직 방향의 이격 거리와 실질적으로 동일할 수 있어서, 상기 열 차단 부재(600)가 부착된 방열 부재(500)를 반도체 칩들(300, 400) 상에 배치하는 단계에서 상기 열 차단 부재(600)의 하면은 스토퍼(stopper)로서 기능할 수 있다.
예시적인 실시예에서, 열 차단 부재(600)의 하부는 라운드질 수 있다. 다시 말해, 열 차단 부재(600)의 하면은 곡면을 포함할 수 있다. 열 차단 부재(600)의 하부가 라운드진 경우, 상기 열 차단 부재(600)가 부착된 방열 부재(500)를 반도체 칩들(300, 400) 상에 배치하는 단계에서, 재배선 구조물(240)의 물리적 손상이 방지될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 평면 레이아웃이다.
도 6을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(20)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 제2 반도체 칩(400), 방열 부재(500), 및 열 차단 부재(600a) 등을 포함할 수 있다.
이하에서는, 도 1 내지 도 3을 참조하여 설명한 반도체 패키지(10) 및 도 6의 반도체 패키지(20)의 중복된 내용은 생략하고 차이점을 위주로 설명하도록 한다.
반도체 패키지(20)의 열 차단 부재(600a)는 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 제1 이격 공간(X_1)에 배치된 제1 열 차단 벽(630a)을 포함할 수 있다.
예시적인 실시예에서, 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 제1 열 차단 벽(630a)은 제1 반도체 칩(300)의 측면을 둘러쌀 수 있다. 예를 들어, 제1 반도체 칩(300)이 4개의 측면들을 포함하는 경우, 제1 열 차단 벽(630a)은 상기 제1 반도체 칩(300)의 4개의 측면들을 감쌀 수 있다.
예를 들어, 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 제1 열 차단 벽(630a)은 제1 반도체 칩(300)을 감싸는 사각형 형상으로 제공될 수 있다. 다만 전술한 바에 한정되지 않고, 제1 열 차단 벽(630a)은 제1 반도체 칩(300)을 감싸는 원 형상 또는 다각형 형상으로 제공될 수도 있다.
도 7은 도 6의 'B'로 표시된 부분을 확대한 도면이다.
도 7을 참조하면, 열 차단 부재(600a)의 측면들은 오목함과 볼록함이 반복되는 요철 구조일 수 있다. 구체적으로, 열 차단 부재(600a)의 면들 중 제1 반도체 칩(300)을 향하는 면은 상기 제1 반도체 칩(300)을 향하는 방향으로 돌출된 복수의 제1 돌기들(666a)을 포함할 수 있다. 또한, 열 차단 부재(600a)의 면들 중 제2 반도체 칩(400)을 향하는 면은 상기 제2 반도체 칩(400)을 향하는 방향으로 돌출된 복수의 제2 돌기들(688a)을 포함할 수 있다.
열 차단 부재(600a)의 측면들이 오목함과 볼록함이 반복되는 요철 구조일 수 있어서, 상기 열 차단 부재(600a)의 표면적이 증대될 수 있다. 또한, 열 차단 부재(600a)의 표면적의 증대로 인해, 열 차단 부재(600a)는 제1 반도체 칩(300) 및 제2 반도체 칩(400)에서 발생한 열을 상기 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 이격 공간(X_1)으로부터 신속하게 전달받을 수 있고, 상기 전달받은 열을 방열 부재(500)에 전달할 수 있다.
또한, 열 차단 부재(600a)가 복수의 제1 돌기들(666a) 및 복수의 제2 돌기들(688a)을 포함할 수 있어서, 상기 열 차단 부재(600a)의 두께가 상대적으로 증가할 수 있다. 열 차단 부재(600a)의 두께가 상대적으로 증가할 수 있어서, 상기 열 차단 부재(600a)는 제1 반도체 칩(300) 및 제2 반도체 칩(400) 간의 열 간섭을 차단할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지(25)의 평면 레이아웃이다.
도 8을 참조하면, 반도체 패키지(25)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 제2 반도체 칩(400), 방열 부재(500), 및 열 차단 부재(600b) 등을 포함할 수 있다.
열 차단 부재(600b)는 제1 반도체 칩(300)의 측면들 중 제2 반도체 칩(400)을 향하는 제1 측면(300a)의 외측에 배치되는 제1 열 차단 벽(630b)을 포함할 수 있다. 제1 열 차단 벽(630b)은 제1 반도체 칩(300)의 제1 측면(300a)의 외측에 배치될 수 있지만, 상기 제1 반도체 칩(300)의 측면들 중 상기 제1 측면(300a)으로부터 수직으로 연장된 제2 측면(300b)의 외측에는 배치되지 않을 수 있다.
즉, 열 차단 부재(600b)는 제1 반도체 칩(300)의 제1 측면(300a)을 감싸지만, 상기 제1 측면(300a)으로부터 수직으로 연장된 제2 측면(300b)을 감싸지 않을 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 패키지(27)의 평면 레이아웃이다.
도 9를 참조하면, 반도체 패키지(27)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 제2 반도체 칩(400), 방열 부재(500), 및 열 차단 부재(600c) 등을 포함할 수 있다.
열 차단 부재(600c)는 복수의 제2 반도체 칩들(400) 사이에 배치된 제2 열 차단 벽(650c)을 포함할 수 있다. 구체적으로, 제2 열 차단 벽(650c)은 제1 반도체 칩(300)의 외측에 배치될 수 있고, 상기 제2 열 차단 벽(650c)이 연장된 방향은 제1 반도체 칩(300)의 제1 측면(300a)이 연장된 방향과 수직이고, 제2 측면(300b)이 연장된 방향과 평행할 수 있다.
예시적인 실시예에서, 제2 열 차단 벽(650c)의 면들 중 제1 반도체 칩(300)을 향하는 면(650c_S)은 제2 반도체 칩(400)의 면들 중 제1 반도체 칩(300)을 향하는 면(400_S)과 동일 평면 상에 있을 수 있다. 즉, 제2 열 차단 벽(650c)의 일 면(650c_S)과 제2 반도체 칩(400)의 일 면(400_S)은 정렬될 수 있다.
제2 열 차단 벽(650c)의 일 면(650c_S)과 제2 반도체 칩(400)의 일 면(400_S)이 정렬됨에 따라, 제1 반도체 칩(300) 및 복수의 제2 반도체 칩들(400) 사이의 제1 이격 공간(X_1)의 수평 방향의 길이가 작아질 수 있다. 이에 따라, 제1 반도체 칩(300) 및 복수의 제2 반도체 칩들(400) 사이의 전기적 이동 경로가 짧아질 수 있고, 상기 제1 반도체 칩(300) 및 상기 복수의 제2 반도체 칩들(400)의 동작 성능이 개선될 수 있다.
또한, 반도체 패키지(27)의 제2 열 차단 벽(650c)이 복수의 제2 반도체 칩들(400) 사이에 배치됨에 따라, 상기 복수의 제2 반도체 칩들(400) 간의 열 간섭이 감소될 수 있다. 이에 따라, 복수의 제2 반도체 칩들(400)의 동작 성능이 개선될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 패키지(30)의 평면 레이아웃이다.
도 10을 참조하면, 반도체 패키지(30)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 제2 반도체 칩(400), 방열 부재(500), 및 열 차단 부재(600d) 등을 포함할 수 있다.
예시적인 실시예에서, 열 차단 부재(600d)는 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 제1 이격 공간(X_1)에 배치되어 상기 제1 반도체 칩(300)을 감싸는 제1 열 차단 벽(630d), 상기 제1 열 차단 벽(630d)으로부터 연장되어 복수의 제2 반도체 칩들(400) 사이의 제2 이격 공간(X_2)에 배치된 제2 열 차단 벽(650d), 및 복수의 제2 반도체 칩들(400)의 외측에 배치되어 제1 열 차단 벽(630d) 및 제2 열 차단 벽(650d)을 연결시키고 상기 제1 반도체 칩(300) 및 상기 복수의 제2 반도체 칩들(400)을 포위하는 제3 열 차단 벽(670d)을 포함할 수 있다.
예시적인 실시예에서, 열 차단 부재(600d)는 제1 내지 제3 열 차단벽들(630d, 650d, 670d)을 포함하여, 제1 반도체 칩(300) 및 복수의 제2 반도체 칩들(400) 각각을 포위할 수 있다. 제1 반도체 칩(300) 및 복수의 제2 반도체 칩들(400) 각각이 열 차단 부재(600d)에 의해 포위될 수 있어서, 상기 제1 반도체 칩(300) 및 상기 제2 반도체 칩(400) 간의 열 간섭, 및 상기 복수의 제2 반도체 칩들(400) 간의 열 간섭이 감소될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지(35)의 단면도이다.
도 11을 참조하면, 반도체 패키지(35)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 제2 반도체 칩(400), 방열 부재(500a), 및 열 차단 부재(600) 등을 포함할 수 있다.
반도체 패키지(35)의 방열 부재(500a)는 상기 반도체 패키지(35)의 외측을향하는 방향으로 오목함과 볼록함이 반복되는 요철 구조의 형상일 수 있다. 예시적인 실시예에서, 방열 부재(500a)는 기저부(520) 및 상기 기저부(520)의 표면으로부터 돌출된 복수의 돌기들(530)을 포함할 수 있다. 복수의 돌기들(530)은 소정 거리 이격되어 반복적으로 배치될 수 있다. 이로 인해, 방열 부재(500a)는 오목함과 볼록함이 반복되는 요철 구조의 형상을 할 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 반도체 패키지(40)의 단면도이다.
본 개시의 예시적 실시예에 따른 반도체 패키지(40)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 반도체 스택 구조물(700), 방열 부재(500), 및 열 차단 부재(600) 등을 포함할 수 있다.
이하에서는 도 1 내지 도 3을 참조하여 설명한 반도체 패키지(10) 및 도 12의 반도체 패키지(40)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
반도체 스택 구조물(700)은 인터포저(200)의 재배선 구조물(240)의 가장자리 부분에 탑재될 수 있다. 또한, 반도체 스택 구조물(700)은 복수 개로 제공될 수 있다. 복수의 반도체 스택 구조물들(700)은 제1 반도체 칩(300)의 적어도 일 부분을 둘러싸도록 상기 제1 반도체 칩(300)의 측면으로부터 외측에 배치될 수 있다.
예시적인 실시예에서, 복수의 반도체 스택 구조물들(700)은 6개로 제공될 수 있다. 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 6개 중 4개의 반도체 스택 구조물들(700)은 인터포저(200)의 코너 부분에 탑재될 수 있고, 6개 중 2개의 반도체 스택 구조물들(700)은 인터포저(200)의 코너들의 사이에 각각 배치될 수 있다.
다만 전술한 바에 한정되지 않고, 반도체 스택 구조물들(700)의 개수는 4개로 제공될 수도 있다. 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 4개의 반도체 스택 구조물(700)은 인터포저(200)의 코너 부분에 탑재될 수 있다.
반도체 스택 구조물(700)은 제2 반도체 칩(730) 및 상기 제2 반도체 칩(730) 상에 탑재되는 복수의 제3 반도체 칩들(750)을 포함할 수 있다. 반도체 스택 구조물(700)이 1개의 제2 반도체 칩(730)과 5개의 제3 반도체 칩들(750)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다.
예시적인 실시에에서, 반도체 스택 구조물(700)은 메모리 반도체 스택 구조물(700)일 수 있다. 예를 들어, 반도체 스택 구조물(700)은 디램(dynamic random access memory, DRAM), 에스 램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable and programmable read-only memory, EEPROM), 피램(phase-change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 또는 알램(resistive random access memory, RRAM)일 수 있다.
예시적인 실시예에서, 제2 반도체 칩(730)은 메모리 셀을 포함하지 않을 수 있고, 제3 반도체 칩(750)은 메모리 셀을 포함할 수 있다. 예를 들면, 제2 반도체 칩(730)은 직렬-병렬 변환 회로(serial-parallel conversion circuit), DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory builtin self-test)와 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로를 포함하는 버퍼 칩일 수 있다.
또한, 제3 반도체 칩(750)은 메모리 반도체 칩일 수 있다. 예를 들어, 제2 반도체 칩(730)이 HBM DRAM의 제어를 위한 버퍼 칩인 경우, 제3 반도체 칩(750)은 제2 반도체 칩(730)에 의하여 제어되는 HBM DRAM의 셀을 가지는 메모리 반도체 칩일 수 있다.
예시적인 실시예에서, 제2 반도체 칩(730)은 제2 반도체 기판(731), 하부 연결 패드(732), 상부 연결 패드(734), 및 복수의 관통 전극들(736)을 포함할 수 있다. 또한, 제3 반도체 칩(750)은 제3 반도체 기판(753), 하부 연결 패드(752), 상부 연결 패드(754), 및 복수의 관통 전극들(736)을 포함할 수 있다.
제2 반도체 기판(731)의 활성 층은 복수의 개별 소자들을 포함할 수 있다. 또한, 하부 연결 패드(732)는 상기 활성 층과 인접한 상기 제2 반도체 기판(731)의 하면에 배치될 수 있고, 상부 연결 패드(734)는 제2 반도체 기판(731)의 상면에 배치될 수 있다. 또한, 복수의 관통 전극들(736)은 제2 반도체 기판(731)의 적어도 일 부분을 수직 방향으로 통과하여, 하부 연결 패드(732) 및 상부 연결 패드(734)를 전기적으로 연결할 수 있다.
또한, 제3 반도체 기판(751)의 활성 층은 복수의 개별 소자들을 포함할 수 있다. 또한, 하부 연결 패드(752)는 상기 활성 층과 인접한 상기 제3 반도체 기판(751)의 하면에 배치될 수 있고, 상부 연결 패드(754)는 제3 반도체 기판(751)의 상면에 배치될 수 있다. 또한, 복수의 관통 전극들(756)은 제3 반도체 기판(751)의 적어도 일 부분을 수직 방향으로 통과하여, 하부 연결 패드(752) 및 상부 연결 패드(754)를 전기적으로 연결할 수 있다. 제3 반도체 칩(750)의 복수의 관통 전극들(756)은 제2 반도체 칩(730)의 복수의 관통 전극들(736)과 전기적으로 연결될 수 있다.
제2 반도체 칩(730)의 복수의 하부 연결 패드(732) 상에는 복수의 제2 칩 연결 단자들(780)이 부착되고, 제3 반도체 칩(750)의 복수의 하부 연결 패드(752) 상에는 복수의 제3 칩 연결 단자들(790)이 부착될 수 있다.
제2 칩 연결 단자들(780)은 제2 반도체 칩(730) 및 인터포저(200)의 재배선 구조물(240) 사이에 배치되어, 반도체 스택 구조물(700) 및 상기 인터포저(200)를 전기적으로 연결시킬 수 있다.
제3 칩 연결 단자들(790)은 제2 반도체 칩(730)의 상부 연결 패드(734) 및 제3 반도체 칩(750)의 하부 연결 패드(752) 사이에 배치되어 상기 제2 반도체 칩(730) 및 상기 제3 반도체 칩(750)을 전기적으로 연결시킬 수 있다. 또한, 제3 칩 연결 단자들(790)은 복수의 제3 반도체 칩들(750) 각각의 하부 연결 패드(752) 및 상부 연결 패드(754) 사이에 배치되어, 상기 복수의 제3 반도체 칩들(750)을 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 제2 반도체 칩(730)의 수평 방향의 길이는 제3 반도체 칩(750)의 수평 방향의 길이보다 클 수 있다. 또한, 제2 반도체 칩(730)의 수평 방향의 단면적은 제3 반도체 칩(750)의 수평 방향의 단면적보다 클 수 있다.
예시적인 실시예에서, 복수의 제3 반도체 칩들(750) 중 제2 반도체 칩(730)으로부터 수직 방향으로 가장 멀리 배치된 제3 반도체 칩(750a)은 상부 연결 패드(754) 및 관통 전극(756)을 포함하지 않을 수 있다.
예시적인 실시예에서, 절연성 접착 층(820)은 제2 반도체 칩(730) 및 제3 반도체 칩(750) 사이, 및 복수의 제3 반도체 칩들(750) 사이에 배치될 수 있다. 또한, 절연성 접착 층(820)은 제3 칩 연결 단자들(790)의 측부를 둘러쌀 수 있다.
예시적인 실시예에서, 절연성 접착 층(820)은 비전도성 필름(Non-Conductive Film, NCF), 비전도성 페이스트(Non-Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지 등을 포함할 수 있다.
또한, 반도체 스택 구조물(700)은 제2 반도체 칩(730) 상에 배치되고, 복수의 제3 반도체 칩들(750)을 감싸는 몰딩 층(880)을 더 포함할 수 있다. 예를 들어, 몰딩 층(880)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
예시적인 실시예에서, 몰딩 층(880)은 최상단에 위치하는 제3 반도체 칩(750a)의 상면을 덮지 않을 수 있다. 다시 말해, 몰딩 층(880)의 상면은 상기 제3 반도체 칩(750a)의 상면과 동일 평면 상에 있을 수 있다. 다만 전술한 바에 한정되지 않고, 몰딩 층(880)은 상기 제3 반도체 칩(750a)의 상면을 덮을 수도 있다.
도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 평면 레이아웃이다. 또한, 도 14는 도 13의 XIV-XIV'선을 따라 절단한 반도체 패키지(50)의 단면도이고, 도 15는 도 13의 XV-XV'선을 따라 절단한 반도체 패키지(50)의 단면도이다.
도 13 내지 도 15를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(50)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 반도체 스택 구조물(700), 방열 부재(1100), 및 열 차단 부재(1200) 등을 포함할 수 있다.
이하에서는, 도 12의 반도체 패키지(40)와 도 13 내지 도 15의 반도체 패키지(50)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
예시적인 실시예에서, 방열 부재(1100)는 패키지 기판(100)의 상면의 일 부분에 의해 지지될 수 있다. 또한, 방열 부재(1100)는 패키지 기판(100) 상에 탑재되어, 인터포저(200), 제1 반도체 칩(300), 및 반도체 스택 구조물(700)을 둘러쌀 수 있다.
예시적인 실시예에서, 방열 부재(1100)는 제1 반도체 칩(300) 및 반도체 스택 구조물(700)의 상부에 배치되도록 수평 방향으로 연장된 제1 방열 벽(1130), 및 상기 제1 방열 벽(1130)으로부터 수직 방향으로 연장되어 제1 반도체 칩(300) 및 반도체 스택 구조물(700)을 감싸는 제2 방열 벽(1150)을 포함할 수 있다.
예시적인 실시예에서, 제1 방열 벽(1130) 및 제2 방열 벽(1150)은 실질적으로 동일한 물질을 포함할 수 있고, 일체화될 수 있다. 또한, 방열 부재(1100)를 평면적 관점에서 봤을 경우, 제2 방열 벽(1150)은 제1 반도체 칩(300) 및 반도체 스택 구조물(700)을 감싸는 사각형 형상일 수 있다.
예시적인 실시에에서, 열 차단 부재(1200)는 제1 반도체 칩(300) 및 반도체 스택 구조물(700) 사이에 배치된 제1 열 차단 벽(1230), 및 상기 복수의 반도체 스택 구조물들(700) 사이에 배치된 제2 열 차단 벽(1250)을 포함할 수 있다. 또한, 열 차단 부재(1200)의 물질은 방열 부재(1100)의 물질보다 열 전도도가 낮은 물질일 수 있다.
예시적인 실시예에서, 제1 열 차단 벽(1230)은 마주보는 복수의 제2 방열 벽들(1150) 사이에서 연장되고, 제1 반도체 칩(300) 및 반도체 스택 구조물(700) 사이의 제1 이격 공간(X_1)에 배치될 수 있다. 또한, 반도체 패키지(50)를 평면적 관점에서 봤을 경우, 제1 열 차단 벽(1230)은 제1 반도체 칩(300)의 측면을 둘러쌀 수 있다.
또한, 제1 열 차단 벽(1230)은 제1 방열 벽(1130) 및 제2 방열 벽(1150)과일체화될 수 있다.
예시적인 실시예에서, 제2 열 차단 벽(1250)은 제2 방열 벽(1150)의 일 부분으로부터 연장되어 제1 열 차단 벽(1230)과 연결될 수 있고, 복수의 반도체 스택 구조물들(700) 사이의 제2 이격 공간(X_2)에 배치될 수 있다. 또한, 반도체 패키지(50)를 평면적 관점에서 봤을 경우, 제2 열 차단 벽(1250)은 제1 열 차단 벽(1230)과 함께 반도체 스택 구조물(700)의 측면을 둘러쌀 수 있다.
방열 부재(1100) 및 열 차단 부재(1200)에 관한 기술적 사상은 도 1 내지 도 12를 참조하여 설명한 내용을 포함할 수 있으므로, 자세한 내용은 생략한다.
본 개시의 예시적 실시예에 따른 반도체 패키지(50)는 제1 반도체 칩(300)의 측면 및 스택 구조물(700)의 측면의 적어도 일 부분을 감싸는 방열 부재(1100)를 포함할 수 있다. 이에 따라, 제1 반도체 칩(300) 및 스택 구조물(700)에서부터 발생한 열은 방열 부재(1100)를 통해 반도체 패키지(50)의 외부에 신속하게 방출될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(50)는 제1 반도체 칩(300) 및 반도체 스택 구조물(700) 사이의 제1 이격 공간(X_1), 및 복수의 반도체 스택 구조물들(700) 사이의 제2 이격 공간(X_2)에 배치된 열 차단 부재(1200)를 포함할 수 있다. 이에 따라, 반도체 패키지(50)는 제1 반도체 칩(300) 및 반도체 스택 구조물(700) 사이의 열 간섭, 및 복수의 반도체 스택 구조물들(700) 사이의 열 간섭을 감소시킬 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 반도체 패키지(55)의 평면 레이아웃이다.
도 16을 참조하면, 반도체 패키지(55)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 반도체 스택 구조물(700), 방열 부재(1100), 및 열 차단 부재(1200b) 등을 포함할 수 있다
열 차단 부재(1200b)는 제1 반도체 칩(300)의 측면들 중 반도체 스택 구조물(700)을 향하는 제1 측면(300a)의 외측에 배치되는 제1 열 차단 벽(1230b)을 포함할 수 있다. 즉, 제1 열 차단 벽(1230b)은 제1 반도체 칩(300) 및 반도체 스택 구조물(700) 사이의 제1 이격 공간(X_1)에 배치될 수 있다.
제1 열 차단 벽(1230b)은 제1 반도체 칩(300)의 제1 측면(300a)의 외측에 배치될 수 있지만, 상기 제1 반도체 칩(300)의 측면들 중 상기 제1 측면(300a)으로부터 수직으로 연장된 제2 측면(300b)의 외측에는 배치되지 않을 수 있다.
즉, 열 차단 부재(1230b)는 제1 반도체 칩(300)의 제1 측면(300a)을 감싸지만, 상기 제1 측면(300a)으로부터 수직으로 연장된 제2 측면(300b)을 감싸지 않을 수 있다. 또한, 열 차단 부재(1230b)는 마주보는 복수의 제2 방열 벽들(1150) 사이에 배치될 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 반도체 패키지(57)의 평면 레이아웃이다.
도 17을 참조하면, 반도체 패키지(57)는 패키지 기판(100), 인터포저(200), 제1 반도체 칩(300), 반도체 스택 구조물(700), 방열 부재(1100), 및 열 차단 부재(1200c) 등을 포함할 수 있다
열 차단 부재(1200c)는 복수의 반도체 스택 구조물들(700) 사이에 배치된 제2 열 차단 벽(1250c)을 포함할 수 있다. 구체적으로, 제2 열 차단 벽(1250c)은 제1 반도체 칩(300)의 외측에 배치될 수 있고, 상기 제2 열 차단 벽(1250c)이 연장된 방향은 제1 반도체 칩(300)의 제1 측면(300a)이 연장된 방향과 수직이고, 제2 측면(300b)이 연장된 방향과 평행할 수 있다.
예시적인 실시예에서, 제2 열 차단 벽(1250c)의 면들 중 제1 반도체 칩(300)을 향하는 면(650c_S)은 반도체 스택 구조물(700)의 면들 중 제1 반도체 칩(300)을 향하는 면(700_S)과 동일 평면 상에 있을 수 있다. 즉, 제2 열 차단 벽(1250c)의 일 면(1250c_S)과 반도체 스택 구조물(700)의 일 면(700_S)은 정렬될 수 있다.
제2 열 차단 벽(1250c)의 일 면(1250c_S)과 반도체 스택 구조물(700)의 일 면(700_S)이 정렬됨에 따라, 제1 반도체 칩(300) 및 반도체 스택 구조물(700) 사이의 제1 이격 공간(X_1)의 수평 방향의 길이가 작아질 수 있다. 이에 따라, 제1 반도체 칩(300) 및 복수의 반도체 스택 구조물들(700) 사이의 전기적 이동 경로가 짧아질 수 있고, 상기 제1 반도체 칩(300) 및 상기 복수의 반도체 스택 구조물들(700)의 동작 성능이 개선될 수 있다.
또한, 반도체 패키지(57)의 제2 열 차단 벽(1250c)이 복수의 반도체 스택 구조물들(700) 사이에 배치됨에 따라, 상기 복수의 반도체 스택 구조물들(700) 간의 열 간섭이 감소될 수 있다. 이에 따라, 복수의 반도체 스택 구조물들(700)의 동작 성능이 개선될 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 제조 방법(S100)의 흐름을 보여주는 플로우 차트이다. 또한, 도 19 내지 도 22는 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 제조 방법(S100)의 각 단계들을 보여주는 도면들이다. 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 제조 방법(S100)은 도 13 내지 도 15를 참조하여 설명한 반도체 패키지(50)의 제조 방법일 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 제조 방법(S100)은 인터포저(200) 상에 반도체 칩(300) 및 반도체 스택 구조물(700)을 탑재하는 단계(S1100), 패키지 기판(100) 상에 인터포저(200)를 탑재하는 단계(S1200), 및 패키지 기판(100) 상에 열 차단 부재(1200)를 포함하는 방열 부재(1100)를 탑재하는 단계(S1300)를 포함할 수 있다.
도 18 및 도 19를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 제조 방법(S100)은 인터포저(200) 상에 반도체 칩(300) 및 반도체 스택 구조물(700)을 탑재하는 단계(S1100)를 포함할 수 있다.
예시적인 실시예에서, S1100 단계의 수행 이전에, 인터포저(200)의 하부에 캐리어 기판(2100)이 부착될 수 있다. 예를 들어, 캐리어 기판(2100)은 베이킹 공정, 식각 공정 등과 같은 반도체 공정에서 안정성을 갖는 임의의 물질을 포함하는 기판일 수 있다.
예시적인 실시예에서, 캐리어 기판(2100)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 상기 캐리어 기판(2100)은 투광성 기판일 수 있다. 선택적으로, 캐리어 기판(2100)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(2100)은 내열성 기판일 수 있다.
예시적인 실시예에서, 캐리어 기판(2100)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예에서, 캐리어 기판(2100)은 폴리이미드(polyimide, PI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리에테르술폰(polyethersulfone, PES), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS) 등과 같은 내열성 유기 고분자 물질을 포함할 수 있지만 여기에 한정되는 것은 아니다.
캐리어 기판(2100)의 일 면에는 이형 필름(미도시)이 부착될 수 있다. 예를 들어, 이형 필름은 추후 레이저의 조사에 반응하여 기화됨으로써 캐리어 기판(2100)이 분리 가능하도록 할 수 있는 레이저 반응 층일 수 있다. 이형 필름은 탄소계 물질층을 포함할 수 있다. 예를 들면, 이형 필름은 비결정질 탄소막(amorphous carbon layer, ACL)을 포함할 수 있다.
S1100 단계는, 인터포저(200) 상에 제1 반도체 칩(300)을 탑재하는 단계(S1100a)를 포함할 수 있다. 예시적인 실시예에서, 제1 반도체 칩(300)은 플립 칩 본딩 공정을 통해 인터포저(200) 상에 탑재될 수 있다.
예시적인 실시예에서, S1100a 단계에서, 제1 반도체 칩(300)의 제1 칩 패드(320)에 부착된 제1 칩 연결 단자(360)는 인터포저(200)의 칩 연결 패드(270)와 맞닿을 수 있다. 이에 따라, S1100 단계에서, 제1 반도체 칩(300)은 인터포저(200)와 전기적으로 연결될 수 있다.
도 18 및 도 20을 함께 참조하면, S1100 단계는, 인터포저(200) 상에 반도체 스택 구조물(700)을 탑재하는 단계(S1100b)를 포함할 수 있다. 예시적인 실시예에서, 반도체 스택 구조물(700)은 제1 반도체 칩(300)의 측부를 둘러싸도록 인터포저(200) 상에 탑재될 수 있다. 또한, 반도체 스택 구조물(700)은 플립 칩 본딩 공정을 통해 인터포저(200) 상에 탑재될 수 있다.
예시적인 실싱에서, S1100b 단계에서, 반도체 스택 구조물(700)의 제2 칩 연결 단자(780)는 인터포저(200)의 칩 연결 패드(270)와 맞닿을 수 있다. 이에 따라, 반도체 스택 구조물(700)은 인터포저(200)와 전기적으로 연결될 수 있다.
도 18 및 도 21을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 제조 방법(S100)은 패키지 기판(100) 상에 인터포저(200)를 탑재하는 단계(S1200)를 포함할 수 있다.
S1200 단계의 수행 이전에, 인터포저(200)의 하부에 부착된 캐리어 기판(2100)이 제거될 수 있다. 예를 들어, 캐리어 기판(2100)은 레이저 어블레이션 또는 가열에 의해 제거될 수 있다.
S1200 단계에서, 인터포저(200)의 인터포저 하부 패드(237)에 부착된 인터포저 연결 단자(260)는 패키지 기판(100)의 상부 패키지 기판 패드(1200)와 맞닿을 수 있다. 이에 따라, S1200 단계에서, 인터포저(200)는 패키지 기판(100)과 전기적으로 연결될 수 있고, 상기 인터포저(200) 상에 탑재된 제1 반도체 칩(300) 및 반도체 스택 구조물(700) 역시 패키지 기판(100)과 전기적으로 연결될 수 있다.
도 18 및 도 22를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 제조 방법(S100)은 패키지 기판(100) 상에 열 차단 부재(1200)를 갖는 방열 부재(1100)를 탑재하는 단계(S1300)를 포함할 수 있다.
예시적인 실시예에서, S1300 단계에서, 방열 부재(1100)는 제1 반도체 칩(300)의 상면, 및 반도체 스택 구조물(700)의 상면과 맞닿을 수 있다. 또한, S1300 단계에서, 방열 부재(1100)의 내면으로부터 연장된 열 차단 부재(1200)는 제1 반도체 칩(300) 및 제2 반도체 칩(400) 사이의 제1 이격 공간(X_1), 및 복수의 제2 반도체 칩들(400) 사이의 제2 이격 공간(X_2)에 배치될 수 있다.
예시적인 실시예에서, S1300 단계의 수행 이후, 열 차단 부재(1200)의 하면은 인터포저(200)의 재배선 구조물(240)의 상면보다 높은 레벨에 있을 수 있다. 열 차단 부재(1200)의 하면이 재배선 구조물(240)의 상면보다 높은 레벨에 배치될 수 있어서, S1300 단계에서 상기 열 차단 부재(1200)에 의한 인터포저(200)의 물리적 손상이 방지될 수 있다.
다만 전술한 바에 한정되지 않고, S1300 단계의 수행 이후, 열 차단 부재(1200)는 인터포저(200)의 재배선 구조물(240)과 맞닿을 수 있다. 다시 말해, 열 차단 부재(1200)의 하면은 재배선 구조물(240)의 상면과 동일 평면 상에 배치될 수 있다.
또한, 열 차단 부재(1200)의 수직 방향의 길이가 제1 반도체 칩(300)의 상면 및 재배선 구조물(240)의 상면 사이의 수직 방향의 이격 거리와 실질적으로 동일한 경우, S1300 단계에서, 상기 열 차단 부재(1200)의 하면은 스토퍼(stopper)로서 기능할 수 있다. 이에 따라, 재배선 구조물(240)의 열 차단 부재(1200)에 의한 물리적 손상이 방지될 수 있다. 즉, 반도체 패키지(50)의 구조적 신뢰성이 개선될 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 제조 방법(S100)은 제1 반도체 칩(300) 및 반도체 스택 구조물(700) 사이의 제1 이격 공간(X_1), 및 상기 복수의 반도체 스택 구조물들(700) 사이의 제2 이격 공간(X_2)에 열 차단 부재(1200)를 배치시킬 수 있다. 이에 따라, 제1 반도체 칩(300) 및 반도체 스택 구조물(700) 사이의 열 간섭, 및 복수의 반도체 스택 구조물들(700) 사이의 열 간섭이 열 차단 부재(600)에 의해 차단될 수 있고, 상기 제1 반도체 칩(300) 및 상기 반도체 스택 구조물(700)의 동작 성능이 개선될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 제조 방법(S100)은 제1 반도체 칩(300)의 측면 및 스택 구조물(700)의 측면의 적어도 일 부분을 감싸도록 방열 부재(1100)를 배치시킬 수 있다. 이에 따라, 제1 반도체 칩(300) 및 스택 구조물(700)에서부터 발생한 열은 방열 부재(1100)를 통해 반도체 패키지(50)의 외부에 신속하게 방출될 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 탑재된 인터포저;
    상기 인터포저 상에 탑재된 제1 반도체 칩;
    상기 제1 반도체 칩의 적어도 일 부분을 둘러싸도록 상기 인터포저 상에 탑재된 복수의 제2 반도체 칩들;
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩들 상에 배치된 방열 부재; 및
    상기 방열 부재의 일 부분으로부터 연장되어 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 제1 이격 공간, 및 상기 복수의 제2 반도체 칩들 사이의 제2 이격 공간 중 적어도 어느 하나의 공간에 배치된 열 차단 부재;
    를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 열 차단 부재의 물질은,
    상기 방열 부재의 물질보다 열 전도도가 낮은 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 열 차단 부재의 물질은,
    상기 방열 부재의 물질과 동일하고,
    상기 열 차단 부재는 상기 방열 부재와 일체화된 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 열 차단 부재는,
    상기 방열 부재의 일 부분으로부터 수직 방향으로 연장되어, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 상기 제1 이격 공간에 배치된 제1 열 차단 벽;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 열 차단 부재는,
    상기 방열 부재의 일 부분으로부터 수직 방향으로 연장되어, 상기 복수의 제2 반도체 칩들 사이의 상기 제2 이격 공간에 배치된 제2 열 차단 벽;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제2 열 차단 벽의 면들 중 상기 제1 반도체 칩을 향하는 면은,
    상기 제2 반도체 칩의 면들 중 상기 제1 반도체 칩을 향하는 면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 열 차단 부재는,
    상기 방열 부재의 일 부분으로부터 수직 방향으로 연장되어 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 상기 제1 이격 공간에 배치된 제1 열 차단 벽; 및
    상기 방열 부재의 일 부분으로부터 수직 방향으로 연장되어 상기 복수의 제2 반도체 칩들 사이의 상기 제2 이격 공간에 배치된 제2 열 차단 벽;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 열 차단 부재는,
    상기 방열 부재의 일 부분으로부터 수직 방향으로 연장되어 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 상기 제1 이격 공간에 배치된 제1 열 차단 벽;
    상기 제1 열 차단 벽으로부터 연장되어 상기 복수의 제2 반도체 칩들 사이의 상기 제2 이격 공간에 배치된 제2 열 차단 벽; 및
    상기 복수의 제2 반도체 칩들의 외측에 배치되어 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩들을 둘러싸고, 상기 제1 열 차단 벽 및 상기 제2 열 차단 벽을 연결시키는 제3 열 차단 벽;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우,
    상기 열 차단 부재는,
    상기 제1 반도체 칩의 측부를 감싸는 사각형 형상으로 제공되는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 열 차단 부재는,
    상기 제1 반도체 칩을 향하는 방향으로 돌출된 복수의 제1 돌기들; 및
    상기 제2 반도체 칩을 향하는 방향으로 돌출된 복수의 제2 돌기들;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 열 차단 부재의 하면은,
    상기 인터포저의 상면과 수직 방향으로 이격된 것을 특징으로 하는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 열 차단 부재의 하면은,
    상기 인터포저의 상면과 맞닿는 것을 특징으로 하는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 열 차단 부재의 두께는,
    50 마이크로미터 내지 500 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  14. 패키지 기판;
    상기 패키지 기판 상에 탑재된 인터포저;
    상기 인터포저 상에 탑재된 제1 반도체 칩;
    상기 제1 반도체 칩의 적어도 일 부분을 둘러싸도록 상기 인터포저 상에 탑재되고, 수직 방향으로 적층된 복수의 반도체 칩들을 포함하는 복수의 반도체 스택 구조물들;
    상기 제1 반도체 칩 및 상기 복수의 반도체 스택 구조물들 상의 방열 부재로서, 상기 제1 반도체 칩 및 상기 복수의 반도체 스택 구조물들 상에서 수평 방향으로 연장된 제1 방열 벽; 상기 제1 방열 벽의 일 부분으로부터 수직 방향으로 연장되어 상기 제1 반도체 칩 및 상기 복수의 반도체 스택 구조물들을 감싸는 제2 방열 벽;을 포함하는 상기 방열 부재; 및
    상기 방열 부재의 일 부분으로부터 연장되고, 상기 제1 반도체 칩 및 상기 반도체 스택 구조물 사이의 제1 이격 공간 및 상기 복수의 반도체 스택 구조물들 사이의 제2 이격 공간 중 적어도 어느 하나의 이격 공간에 배치된 열 차단 부재;
    를 포함하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 열 차단 부재는,
    마주보는 복수의 상기 제2 방열 벽들 사이에서 연장되고, 상기 제1 반도체 칩 및 상기 반도체 스택 구조물 사이의 상기 제1 이격 공간에 배치된 제1 열 차단 벽; 및
    상기 제2 방열 벽의 일 부분으로부터 연장되어 상기 복수의 반도체 스택 구조물들 사이의 상기 제2 이격 공간에 배치된 제2 열 차단 벽;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제1 열 차단 벽의 두께는,
    상기 제2 열 차단 벽의 두께보다 큰 것을 특징으로 하는 반도체 패키지.
  17. 제14 항에 있어서,
    상기 열 차단 부재의 물질은,
    상기 방열 부재의 물질보다 열 전도율이 작은 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 제17 항에 있어서,
    상기 방열 부재의 물질은 구리를 포함하고,
    상기 열 차단 부재의 물질은 스테인리스 스틸을 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 제14 항에 있어서,
    상기 인터포저는,
    상기 패키지 기판 상에 탑재되는 인터포저 기판;
    상기 인터포저 기판의 적어도 일 부분을 수직 방향으로 통과하는 인터포저 관통 전극;
    상기 인터포저 관통 전극과 연결되고, 상기 인터포저 기판 및 상기 패키지 기판 사이에 배치된 인터포저 연결 단자; 및
    상기 인터포저 기판 상에 배치된 재배선 구조물로서, 재배선 절연 층; 및 상기 재배선 절연 층의 내부에서 연장되고 상기 인터포저 관통 전극과 연결된 재배선 패턴;을 포함하는 상기 재배선 구조물;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 패키지 기판;
    상기 패키지 기판 상에 탑재된 인터포저로서, 인터포저 기판; 상기 인터포저 기판의 적어도 일 부분을 수직 방향으로 통과하는 인터포저 관통 전극; 상기 인터포저 관통 전극과 연결되고, 상기 인터포저 기판 및 상기 패키지 기판 사이에 배치된 인터포저 연결 단자; 및 상기 인터포저 기판 상에 배치된 재배선 구조물;을 포함하는 상기 인터포저;
    상기 인터포저의 상기 재배선 구조물 상에 배치된 로직 반도체 칩;
    상기 로직 반도체 칩의 적어도 일 부분을 둘러싸도록 상기 인터포저의 상기 재배선 구조물 상에 배치되고, 수직 방향으로 적층된 복수의 메모리 반도체 칩들을 포함하는 복수의 반도체 스택 구조물들;
    상기 로직 반도체 칩 및 상기 복수의 반도체 스택 구조물들 상에 배치된 방열 부재; 및
    상기 방열 부재의 적어도 일 부분으로부터 연장되고 상기 로직 반도체 칩 및 상기 복수의 반도체 스택 구조물들 사이의 제1 이격 공간, 및 상기 복수의 반도체 스택 구조물들 사이의 제2 이격 공간 중 적어도 어느 하나의 이격 공간에 배치된 열 차단 부재;
    를 포함하는 반도체 패키지.
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