JP2009510802A - 出力レベル電圧調整 - Google Patents

Abstract

ピン出力レベルを基準レベル（６０）に適合させる回路において、デジタル比較器（２０）はデバイスの出力ピンからの出力電圧（４０）を基準電圧レベル（６０）と比較する。比較器（２０）は比較器出力（５０、５２）の極性および前のクロック周期の比較器出力の登録された極性に依拠して信号を状態マシン（２２）へ送り、状態マシンは、クロック制御された信号をセンス回路（２１）および電圧レギュレータ（３０）へ送る。センス回路（２１）は、誤差信号の極性が逆になるまで、クロック制御された間隔で基準電圧（６０）に向けて出力レベルに漸進的に段を付けるようスイッチ抵抗のネットワーク（２８）内の抵抗を修正することができる。出力電圧（４０）が基準電圧（６０）閾値を横切ると、比較器（２０）は状態を反転させ、出力ピン電圧を基準電圧レベル（６０）へ調整し続ける。

Description

本発明は電気インターフェイス回路に関し、特に、出力電圧を所望の電圧と一致させるための回路に関する。

背景
コンピュータシステムは、同時に使用されなければならない多数の電子構成要素で構成される。さまざまな構成要素のコストを最小限に抑えるため、異なる電圧で動作する異なる構成要素が製作される。出力レベルが入力レベルに対応しない場合、デバイスが損傷し、同時使用が妨害されるおそれがある。

先行の回路設計では、一般にレベルシフタ回路を使用してたとえばバスシステムの部分を相互に接続することによってデバイスを相互に接続している。各部分は、異なる供給電圧および異なる論理レベルを有する。典型的な例では、各部分は供給電圧と、供給電圧に接続されるプルアップ抵抗およびデバイスと、デバイスに接続されるシリアルデータバス線およびシリアルクロックバス線とを有する。例示的なレベルシフタ回路は、低い方の電圧供給に接続されるゲートと、低い方の電圧バス線に接続されるソースと、高い方の電圧バス線に接続されるドレインとを有する。このようなレベルシフタ回路が、異なる供給電圧の各々に１つ必要となる。

レベルシフタ回路は一般的に、特定的な電圧レベルに特定的である。したがって、特定的な電圧動作レベルを有する各々のデバイスまたはデバイス群について、システムはそれらのデバイスを使用できるようにするために特定的な回路構成を必要とする。

発明の要約
出力電圧レベルを目標電圧レベルに向けて適合させる回路および方法は、ピンまたはパッドからの出力電圧を出力線に印加し、基準電圧を基準電圧線に印加して、ハイまたはローの論理出力を有する比較器によって比較するステップを備える。状態マシンは比較器からの信号を受信する。状態マシンは、比較器からの信号に応答して、かつ登録された先の論理出力に応答してトリムバス信号を発生する。２つの極性が一致する場合、さらなる訂正用電圧フィードバックが要求される。２つの極性が一致しない場合、比較器の出力状態を反転させることによって反対の符号の訂正用電圧フィードバックが表示される。クロック制御されたトリムバス信号はセンス回路および電圧レギュレータへ送られ、これは、スイッチ抵抗の値を変化させて基準電圧に向けて出力電圧に１段階の段をつける。したがって出力電圧が基準電圧を下回っていた場合、センス回路および電圧レギュレータの抵抗値（抵抗）は、基準電圧に向けて出力電圧を１段階増加させるよう変化する。出力電圧と基準電圧との比較は次のクロック周期で繰返され、比較器、状態マシン、およびセンス／抵抗によって行われるその後のステップも同様に繰返される。連続した電圧ステップは、出力電圧が極性において基準電圧閾値を横切ってから終了する。この時点で比較器信号は状態を反転させ、トリムバス値をレジスタに保存するよう状態マシンへ信号を送る。

発明の詳細な説明
図１を参照して、出力パッド１２は、出力線１４に印加される出力電圧を生成する。テ
スタ１６などの基準供給は、安定した固定の基準電圧を線１８上に生成する。これらは比較器２０によって比較され、比較器２０は、基準閾値電圧を上回るまたは下回る誤差を検知することによって出力を生成するアナログ誤差増幅器である。その結果として生じる比較器出力は、誤差の極性に依存して論理ハイまたはローである。

図２を参照して、初期出力電圧レベル４０が基準電圧レベル６０と比較される。当初、図１のノード３８における電圧４０の値は基準電圧レベルを下回るため、本例では比較器出力の状態はロー状態５０のままである。

図１に戻って、比較器２０は、論理デバイスである状態マシン２２に信号を送る。この論理デバイスは、前の周期に登録したものを登録し続けている。誤差信号が前のクロック周期と同一極性の場合、増分出力信号は先の出力信号よりも１段階大きくなるよう設定される。誤差信号が逆の極性を有する場合、増分出力信号は反対の極性の１段階である。状態マシン２２はクロック２４からのクロック信号を受信し、論理信号のクロック制御および状態マシンの登録を可能とする。状態マシンは３ビットトリムバス値信号をデコーダ２７へ送り、抵抗ネットワーク２８内の訂正電圧を定める。この信号は３ビット線２６上で送られるため、３ビットのワードが送信可能である。３ビットのワードは、トリムバス値の８個の状態、または４ビットおよび符号ビットを符号化することができ、可能な多数の対応する電圧段の高さを提示する。センス回路２１および電圧レギュレータ３０は、ノード３８の出力電圧を変えるために変更され得る電圧フィードバックループの一部である。これは、上述の８個の段の高さに対応する規定された増分で行なわれる。出力信号は、比較器内の誤差信号の極性が逆になるまで１クロック周期につき最大１段階上昇するまたは下降する。

再び図２を参照して、出力信号４２は出力レベル４０と比較して１クロック周期につき１段階上昇していることが示される。この電圧出力レベルにおいて、出力電圧４２は依然として基準電圧６０を下回る。したがって図１で説明したように、比較器出力の論理レベルはロー状態５０のままである。クロック制御された論理デバイスである状態マシンは、信号のトリムバス値の登録状態に１を加え、この信号はセンス回路および電圧レギュレータへ再び送信される。レギュレータはフィードバックループの抵抗を再び増加的に変化させ、誤差信号がその極性を維持する限りは出力電圧を再び階段状に増加させる。

この結果図２において、出力電圧レベル４４が、垂直の破線によって示されるクロック間隔で１クロック周期の間１段階増加して維持される。この処理が繰返される。出力電圧４６への増加が、比較器で基準電圧６０と比較される。この時点で出力電圧は基準電圧６０を上回っており、誤差信号の極性が逆になる。そして比較器出力は状態をハイ状態５２に反転させる。これにより、トリムバス値をメモリ内に記憶するよう状態マシンに信号が送られる。

図２の例において、出力電圧は当初基準電圧を下回っている。この電圧は、出力電圧が基準電圧閾値を横切るまで、クロック制御された間隔で増加的に段階が上昇する。この基準電圧へ向かう出力電圧の段階的増分は、図３および図４を参照して以下に記載されるスイッチ抵抗のネットワークを変更することによって行われる。出力電圧が基準電圧閾値を超えるまで、クロック制御された周期でこれが繰返される。初期出力電圧が基準電圧を上回ることも可能である。この場合、比較器の論理レベルはハイ状態で始まり、出力電圧レベルが基準電圧閾値を上回っていることが状態マシンに知らされる。そしてトリムバス論理信号値は、出力に対する抵抗を変更するようスイッチ抵抗のネットワークに信号を送り、漸進的に電圧の段階を下降させる。出力電圧が極性において基準電圧閾値を横切るまで、これが繰返されることになる。その時点で比較器は、この場合ハイからローに状態を反転させる。トリムバス論理信号値は、再びレジスタに保存され次の論理信号値の極性と比
較される。極性が同一の場合、前の論理信号値が１単位分増加する。極性が反対の場合、前の論理信号値が１単位分減少する。

図３を参照して、デコーダ２７は線２６上の３トリムビットを受けることが分かる。図４にも示される３トリムビットは、デコーダブロック２７内で８個の一意的な信号を発生する。図４には、３個の平行なビットが８個の可能な信号に変換される論理配置が示される。この８個の可能な論理信号は一度に１つずつ現われ、論理出力信号３２ａ〜３２ｈおよびそれらに対応する相補信号３４ａ〜３４ｈとして取り入れられる。相補の出力信号、たとえば３２ｃおよび３４ｃは、同時論理出力として配信される。図３に戻って、同時論理出力は分割されて抵抗ネットワーク７６内の反対の導電型の対応するＣＭＯＳドライバトランジスタ対を駆動する。たとえば、ｐチャネルＣＭＯＳトランジスタ３８ａのコントロールゲートは論理信号３４ａによって動作し、対応するｎチャネルＣＭＯＳトランジスタ３６ａのコントロールゲートは論理信号３２ａによって動作する。各ｐチャネルトランジスタ３８ａ、３８ｂ等は、線７０上の調整されたバイアス電圧を一連の抵抗Ｒ２内の下方のレベルへ配信する。トランジスタ３８ａはバイアス電圧を有する１つの抵抗をバイパスする。トランジスタ３８ｂは２つの抵抗をバイパスし、以下同様に続く。一方、各ｎチャネルトランジスタ３６ａ、３６ｂ等は、一連の抵抗Ｒ１内で抵抗をグラウンド７２へ短絡させる。ｎチャネルトランジスタ３６ａは１つの抵抗をグラウンドへ短絡させる。トランジスタ３６ｂは２つの抵抗を短絡させ、以下同様に続く。ｐチャネルおよびｎチャネルトランジスタは相補的にふるまって、調整された供給電圧とグラウンドとの間の中間点であるか、または選択された抵抗値に基づいた何らかの計算値であり得る出力線７４上の中間出力電圧Ｖ_MEDを配信することが示される。抵抗ネットワーク７６内の抵抗値は、Ｒ１およびＲ２群内の選択された抵抗の両端に印加される所与の調整された供給電圧に対し適切な電圧をＶ_MEDに与えるよう選択される。

抵抗ネットワーク７６は図５において、図１を参照して論じたレギュレータ３０内の演算増幅器８０へ電圧出力Ｖ_MEDを配信することが分かる。電圧レベルＶ_MEDはデバイス８２からのバンドギャップ基準レベルと組合わされ、外部電源８６が接続される供給トランジスタ８４を調節する。線８８上の調整された供給出力電圧は抵抗ネットワーク７６へ送られ、ノード３８は、図１の出力パッド１２および比較器２０への入力線と関連付けられる。図１の回路は、いかなる特定的な種類のレギュレータ、または当該技術において周知のいかなる他の特定的な回路によっても限定されることを意図するものではない。

出力アダプタの回路の概略の図である。 図１の回路などの回路を使用した場合の経時信号電圧を示すグラフの図である。 図１にブロックとして示される抵抗ネットワークの回路図である。 図１および図３にブロックとして示されるデコーダ回路の回路図である。 図１にブロックとして示されるレギュレータの回路図である。

Claims (7)

1. 回路の出力ピン用電圧調整回路であって、
   チップの出力パッドからの第１の電圧を第２の基準電圧と比較し、前記第１の電圧が前記第２の電圧を超える場合は第１の極性を有し、前記第２の電圧が前記第１の電圧を超える場合は第２の極性を有する出力比較信号を発生するための手段と、
   前記比較するための手段からの前記出力比較信号を受信し、訂正信号レベルを発生するための論理手段と、
   前記論理手段からの前記訂正信号レベルを受信し、訂正された電圧レベルを前記出力パッドへ出力する電圧発生手段と、
   連続した訂正レベルを連続クロック周期で繰返し発生するための前記論理手段をクロック制御するためのタイミング手段とを備える、回路。
2. 前記論理手段は先のクロック周期からの訂正レベルを保持するためのレジスタを備える、請求項１に記載の回路。
3. 前記比較するための手段、前記論理手段および前記電圧発生手段はループ状に配置される、請求項１に記載の回路。
4. 回路の出力ピンにおける電圧を調整するための方法であって、
   チップの前記出力ピンにおける第１の電圧を検知するステップと、
   チップの前記出力ピンから検知された前記第１の電圧を基準の第２の電圧と比較するステップと、
   前記第１の電圧が前記第２の電圧を超える場合は第１の極性を有し、前記第２の電圧が前記第１の電圧を超える場合は第２の極性を有する比較信号を繰返し発生するステップと、
   先の比較信号の状態を参照して前記比較信号の状態を論理的に解釈し、それに応答して訂正レベルを発生するステップと、
   前記訂正レベルに応答して、訂正された出力電圧を前記出力ピンへ発生するステップとを備える、方法。
5. 前記比較信号の発生を、等しい継続時間のクロックパルスでクロック制御するステップをさらに備える、請求項４に記載の方法。
6. 前記訂正レベルをスイッチ抵抗のネットワークに印加するステップをさらに備える、請求項４に記載の方法。
7. 前記スイッチ抵抗のネットワークを使用して前記訂正された出力電圧を発生するステップをさらに備える、請求項６に記載の方法。

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