TW201807713A

TW201807713A - 在記憶體裝置之ｚｑ校準中決定電阻校準方向之方法

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Publication number: TW201807713A
Application number: TW105139074A
Authority: TW
Inventors: 鄭育軒; 劉建興
Original assignee: 晶豪科技股份有限公司
Priority date: 2016-08-17
Filing date: 2016-11-28
Publication date: 2018-03-01
Also published as: TWI635502B; US9871517B1

Abstract

一種在一記憶體裝置之ZQ校準中決定一電阻校準方向之方法包含：由一比較器反覆地比對一參考電壓與一目標電壓以獲得奇複數個比對結果，該等比對結果中的每一個為一高狀態與一低狀態其中之一；由一ZQ校準控制器針對該等比對結果的該等狀態決定該等比對結果之一多數；以及由該ZQ校準控制器根據該多數，決定一電阻校準方向，俾該ZQ校準控制器基於該電阻校準方向產生一校準碼，並將該校準碼應用至一電阻校準單元以經由該電阻校準單元調整該目標電壓。

Description

在記憶體裝置之ZQ校準中決定電阻校準方向之方法

本發明之各種態樣關於一記憶體裝置之ZQ校準，且更具體而言，是關於一種在ZQ校準中決定一電阻校準方向之方法。

為得到更佳之訊號完整性，自第三代雙倍資料率同步動態隨機存取記憶體(Double-Data-Rate Three Synchronous Dynamic Random Access Memory，DDR3 SDRAM)出現以來，ZQ校準即被用以在不管製程-電壓-溫度(Process-Voltage-Temperature；PVT)波動的情況下校準內部終端電阻(On Die Termination；ODT)，並追蹤上拉/下拉電阻。通常，可藉由以下步驟來執行ZQ校準：由一比較器比對一參考訊號與一目標訊號；由一ZQ校準控制器依據比對結果產生一校準碼；由該ZQ校準控制器將該校準碼應用至一電阻校準單元(上拉/下拉電阻校準單元)，以經由該電阻校準單元調整目標訊號；以及以經調整目標電壓替換目標電壓，並重複以上步驟直至目標電壓等於或幾乎等於參考電壓為止。端視具有各種雜訊及干擾之系統環境而定，比較器之比對結果可能不正確或被誤判。一旦比對結果不正確或被誤判，由ZQ校準控制器所產生之校準碼便可能與能夠趨使目標電壓接近參考電壓的最終校準碼有很大偏差，且這樣的偏差在ZQ校準控制器使用一二分搜尋方法(dichotomy search method)來產生校準碼時尤其如此。有鑑於此，在所屬技術領域中，如何在一記憶體裝置之ZQ校準中避免使一比較器為一ZQ校準控制器提供一不正確之比對結果將十分重要。

以下內容呈現了本發明之一或多個態樣之摘要說明，藉此提供對本發明的基本理解。該摘要說明容並非有意概括本發明之所有態樣。另外，該摘要說明既不是為了確認本發明之任一或所有態樣的關鍵或必要元件，也不是為了描述本發明之任一或所有態樣的範圍。該摘要說明之目的僅是以一簡單形式來呈現本發明的部分態樣的某些概念，以作為隨後詳細描述的一個引言。

本發明之一個態樣提供一種在一記憶體之ZQ校準中決定一電阻校準方向之方法。該方法包含下列步驟：由一比較器反覆地比對一參考電壓與一目標電壓以獲得奇複數個比對結果，該等比對結果中的每一個為一高狀態與一低狀態其中之一；由一ZQ校準控制器針對該等比對結果的該等狀態決定該等比對結果之一多數；以及由該ZQ校準控制器根據該多數，決定一電阻校準方向，俾該ZQ校準控制器基於該電阻校準方向產生一校準碼，並將該校準碼應用至一電阻校準單元以經由該電阻校準單元調整該目標電壓。藉由決定奇複數個比對結果之多數，即使某些比對結果因各種雜訊及干擾而變成不正確的，ZQ校準控制器仍可產生一所需校準碼，且該所需校準碼接近於能夠趨使目標電壓接近參考電壓之最終校準碼。因此，上述方法提供了一種關於在一記憶體裝置之ZQ校準中如何避免使一比較器為一ZQ校準控制器提供一不正確之比對結果之解決方案。

參照圖式與以下實施方式，本發明之其他實施細節及實例性實施例將更清楚。此外，應理解，參照圖式與以下實施方式，本發明所屬技術領域中具有通常知識者將可輕易明瞭本發明之其他態樣。

1‧‧‧ZQ校準

2‧‧‧架構

10‧‧‧方法

21‧‧‧比較器

23‧‧‧ZQ校準控制器

25‧‧‧電阻校準單元

27‧‧‧參考電壓產生器

101、103、105、107、121、123、125、127‧‧‧步驟

200‧‧‧比對結果

202‧‧‧二進制碼

205‧‧‧電阻校準方向

210‧‧‧校準碼

231‧‧‧計數器

233‧‧‧控制邏輯

235‧‧‧計時器

2021‧‧‧最高有效位元

CLK‧‧‧系統時脈訊號

OP1~OP7‧‧‧第一比對結果至第七比對結果

V1‧‧‧目標電壓

V2‧‧‧經調整目標電壓

Vr‧‧‧參考電壓

第1圖是根據一或多個實施例概念性地例示一記憶體裝置之ZQ校準之一實例的流程圖。

第2圖是根據一或多個實施例概念性地例示用於實施ZQ校準之一架構之一實例的方塊圖。

第3圖是根據一或多個實施例概念性地例示由一ZQ校準控制器針對一比較器之比對結果之狀態決定該等比對結果之一多數之一實例的示意圖。

第4圖是根據一或多個實施例概念性地例示一ZQ校準控制器之一實例的方塊圖。

下文結合圖式之詳細說明旨在作為對本發明之各種配置之說明，而非作為實施本文所述概念之僅有配置。為達成對各種概念之透徹理解，該詳細說明包含了特定細節。然而，對所屬技術領域中具有通常知識者將顯而易見的是，可在沒有此等特定細節之情形下實踐此等概念。在某些情形中，以方塊圖形式顯示眾所習知之結構及組件，以避免使此等概念模糊不清。

本發明之一個態樣提供一種在一記憶體裝置之ZQ校準中決定一電阻校準方向之方法，以下將參照第1圖至第4圖來闡述該方法。第1圖是根據一或多個實施例概念性地例示一記憶體裝置之ZQ校準1之一實例的流程圖。第2圖是根據一或多個實施例概念性地例示用於實施ZQ校準1之一架構2之一實例的方塊圖。架構2可包含一比較器21、一ZQ校準控制器23、一電阻校準單元25、及一參考電壓產生器27。第3圖是根據一或多個實施例概念性地例示由ZQ校準控制器23針比對較器21之比對結果200之狀態決定比對結果200之一多數之一實例的示意圖。第4圖是根據一或多個實施例概念性地例示ZQ校準控制器23之一實例的方塊圖。

參照第1-2圖，ZQ校準1包含一種用於決定一電阻校準方向205之方法10。ZQ校準1可以是一粗調校準程序、一精調校準程序、或二者兼具。舉例而言，在DDR3 SDRAM中，存在具有不同校準持續時間之二個校準程序。其中一個名為長ZQ校準(ZQ Calibration Long；ZQCL)，其在電源開啟初始化與重設期間花費512個時脈來完成校準，並在任何時間花費256個時脈來完成校準。另一個名為短ZQ校準(ZQ Calibration Short；ZQCS)，其僅需要64個時脈來完成校準。有時，ZQCL對應於粗調校準程序，而ZQCS對應於精調校準程序。

在方法10中，於一步驟101處執行：由比較器21比對一參考電壓Vr與一目標電壓V1。比較器21可以是用於比對二個電壓並輸出一數位訊號之一裝置，其中該數位訊號可指示哪一電壓較大。比較器21具有二個類比輸入端子V+及V-及一個二進制數位輸出端子，該二個類比輸入端子V+及V-分別用於接收目標電壓V1及參考電壓Vr，該二進制數位輸出端子用於提供比對結果200，比對結果200中的每一個為一高狀態(例如，數位1)與一低狀態(例如，數位0)其中之一。舉例而言，比較器21可以是一運算放大器電壓比較器，其具有一均衡之差輸入及一極高增益。參考電壓Vr可由參考電壓產生器27(例如此項技術中所使用之各種類比訊號產生器)產生。目標電壓V1可以是一針對比較器21之第一比對而預定之初始電壓。由於不可避免之各種雜訊及干擾，參考電壓Vr及目標電壓V1(或一經調整目標電壓V2)通常會隨時間以一預期不到之偏差而變化。在該等情形下，比較器21之比對結果200可能不正確或被誤判。為克服該問題，如下所詳述，步驟103、105及107可被執行。

在步驟103處執行：判斷是否已獲得預定之奇複數個比對結果200。舉例而言，ZQ校準控制器23可預定不包含1之一奇數(即，3、5、7、9、11、或...)，並判斷比對結果200之所累積數目是否等於該預定奇數。若在步驟103處尚未獲得預定奇複數個比對結果200，則再次比對參考電壓Vr與目標電壓V1(即，返回至步驟101)。否則，在步驟105處執行：由ZQ校準控制器23針對比對結果200之狀態決定比對結果200之一多數。接下來，在步驟107處執行：由ZQ校準控制器23根據該多數，決定電阻校準方向205。

第3圖顯示一範例，該範例是關於在比較器21已經依序比對參考電壓Vr與目標電壓V1達七次之一情形中如何決定七個比對結果200之一多數。在該情形中，第一比對結果OP1、第四比對結果OP4、第二比對結果OP5及第七比對結果OP7是高狀態(例如，數位1)，而第二比對結果OP2、第三比對結果OP3及第六比對結果OP6是低狀態(例如，數位0)。由於高狀態之數目大於低狀態之數目，因而ZQ校準控制器23可決定高狀態是七個比對結果OP1至OP7之一多數，而低狀態是七個比對結果OP1至OP7之一少數。應注意，第3圖中所示之比對結果200及其狀態之數目並非旨在作為一限制。

依據比對結果200之多數(或少數)，ZQ校準控制器23可在步驟107處決定電阻校準方向205。舉例而言，在高狀態是預定奇複數個比對結果200之多數的情形下，ZQ校準控制器23可決定電阻校準方向205是一上方向(即，電阻校準單元25之電阻需要增大)，且在低狀態是預定奇複數個比對結果200之多數的情形下，ZQ校準控制器23可決定電阻校準方向205是一下方向(即，電阻校準單元25之電阻需要減小)。另一選擇為，在低狀態是預定奇複數個比對結果200之多數的情形下，ZQ校準控制器23可決定電阻校準方向205是一上方向，且在高狀態是預定奇複數個比對結果200之多數的情形下，ZQ校準控制器23可決定電阻校準方向205是一下方向。

在決定電阻校準方向205之後，ZQ校準控制器可在一步驟121處因應一系統時脈訊號CLK而基於電阻校準方向205產生一校準碼210。接下來，ZQ校準控制器23可在一步驟123處將校準碼210應用至電阻校準單元25，以經由電阻校準單元25調整目標電壓V1。

ZQ校準控制器23可使用一序列(線性)搜尋方法、一二分(二元)搜尋方法或該二種方法來產生校準碼210。序列搜尋方法及二分搜尋方法二者皆用於在一搜尋列表內找出一目標值(即，可驅使目標電壓V1接近參考電壓Vr之最終校準碼)。序列搜尋方法可針對目標值循序而無跳躍地檢查搜尋列表中之每一元素，直至找出一匹配為止。相較而言，二分搜尋方法中之每次搜尋是以搜尋列表之中間為一分水界，以將當前搜尋列表劃分成一上半列表及一下半列表，然後判斷目標值落入哪一半列表中、並再次在該目標值所落入之半列表內執行劃分及判斷。反覆地執行相同過程，直至找出一匹配為止。

電阻校準單元25可以是此項技術中已採用之一上拉電阻校準單元或一下拉電阻校準單元。舉例而言，上拉電阻校準單元可包含複數個開關(例如，MOS電晶體)與複數個電阻器(每一對開關與電阻器皆係並聯設置)，並根據校準碼210而經由該等開關來調整該等電阻器，以執行上拉校準，俾使上拉電阻校準單元之電阻接近一參考電阻器之電阻。該參考電阻器(其將記憶體裝置之一ZQ接腳與地介接)通常具有240歐姆之一電阻。同樣地，下拉電阻校準單元亦可包含複數個開關(例如，MOS電晶體)與複數個電阻器(每一對開關與電阻器皆係並聯設置)，並根據校準碼210經由該等開關來調整該等電阻器，以執行下拉校準，俾使下拉電阻校準單元之電阻接近參考電阻。在記憶體裝置同時包含上拉電阻校準單元及下拉電阻校準單元二者之一情形中，該等校準單元可根據由ZQ校準控制器23所產生之相應校準碼210來執行上拉校準及下拉校準。

在ZQ校準控制器23經由電阻校準單元25調整目標電壓V1之後，目標電壓V1可被調整成一經調整電壓V2。隨後，在一步驟125處執行：判斷經調整電壓V2是否等於或幾乎等於參考電壓Vr。若步驟125處之判斷是肯定的，則ZQ校準1完成。否則，在一步驟127處執行：以經調整目標電壓V2來替換目標電壓V1，且隨後，ZQ校準1返回至步驟101。

此處就如何決定比對結果200之多數提供了一種實施方案，但此實施方案並非旨在作為一限制。參照第4圖，在該實施方案中，ZQ校準控制器23可包含一計數器231、一控制邏輯233及一計時器235。計時器235被設置成用於根據系統時脈訊號CLK來量測時間間隔，並控制計數器231及控制邏輯233各自之動作時刻。計數器231可以是用於儲存一特定事件或過程已發生之次數之一裝置。控制邏輯233控制ZQ校準控制器23之運作。

在該實施方案中，在已獲得預定奇複數個比對結果200之後，可如下執行步驟105：在ZQ校準控制器23中界定計數器231之一二進制碼202；針對比對結果200中的每一個，若其狀態為高狀態，則由計數器231加一至二進制碼202，且若其狀態為低狀態，則由計數器231從二進制碼202減一；在計數器231根據全部比對結果200的狀態調整二進制碼202後，決定二進制碼202的最高有效位元(Most Significant Bit；MSB)2021；以及根據最高有效位元2021決定比對結果200之多數。

可視情況針對不同需要來界定計數器231之二進制碼202之位元數目及值。舉例而言，可將計數器231之二進制碼202界定為具有一初始值16(即，「10000」)之一五位元碼。若傳入比對結果200是高狀態，則計數器231之二進制碼202變為「10001」(即，加數位「1」至二進制碼202)，而若傳入比對結果200是低狀態，則計數器231之二進制碼202變為「01111」(即，從二進制碼202減數位「1」)。在將計數器231之二進制碼202應用至第3圖中所示之七個比對結果OP1至OP7時，二進制碼202最終變為「10001」，其中最高有效位元(最左側位元)2021是「1」(即，高狀態)。在該等情形下，控制邏輯233決定高狀態為七個比對結果OP1至OP7之多數。在其中最終二進制碼202之最高有效位元2021是「0」(即，低狀態)之一情形中，控制邏輯233決定低狀態為七個比對結果OP1至OP7之多數。

根據前面對本發明之說明，即使某些比對結果由於各種雜訊及干擾而變成不正確的，ZQ校準控制器仍可產生一所需校準碼，且該所需校準碼接近於能夠趨使目標電壓接近參考電壓之最終校準碼。因此，上述方法提供了一種關於在一記憶體裝置之ZQ校準中如何避免使一比較器為一ZQ校準控制器提供一不正確之比對結果之解決方案。

前面針對本發明之說明旨在使所屬技術領域中具有通常知識者能夠完成或使用本發明。對本發明之各種潤飾可為所屬技術領域中具有通常知識者輕易明瞭，故本文中所界定之通用原理可應用於其他變化形式，且此並不背離本發明之精神或範圍。因此，本發明並非限於本文中所述之實例及說明，而是應被賦予與本文中所揭露之原理及新穎特徵相一致之最寬廣範圍。雖然在前面之說明中並未全面地揭露此等潤飾及替換形式，但其已被實質上涵蓋於以下隨附申請專利範圍中。

Claims

一種在一記憶體裝置之ZQ校準中決定一電阻校準方向之方法，包含下列步驟：由一比較器反覆地比對一參考電壓與一目標電壓以獲得奇複數個比對結果，該等比對結果中的每一個為一高狀態與一低狀態其中之一；由一ZQ校準控制器針對該等比對結果的該等狀態決定該等比對結果之一多數；以及由該ZQ校準控制器根據該多數決定一電阻校準方向，俾該ZQ校準控制器基於該電阻校準方向產生一校準碼，並將該校準碼應用至一電阻校準單元以經由該電阻校準單元調整該目標電壓。
如請求項1所述之方法，其中決定該等比對結果之該多數更包含下列步驟：在該ZQ校準控制器中界定一計數器之一二进制碼；針對該等比對結果中的每一個，若其狀態為該高狀態，則由該計數器加一至該二进制碼，且若其狀態為該低狀態，則由該計數器從該二进制碼減一；在該計數器根據全部該等比對結果的該等狀態調整該二进制碼後，決定該二进制碼的最高有效位元(Most Significant Bit，MSB)；以及根據該最高有效位元決定該等比對結果之該多數。
如請求項1所述之方法，其中該ZQ校準為一粗調校準程序或一精調校準程序。
如請求項1所述之方法，其中該ZQ校準控制器使用一序列搜尋方法或一二分搜尋方法來產生該校準碼。
如請求項1所述之方法，其中該電阻校準單元為一上拉電阻校準單元或一下拉電阻校準單元。
如請求項1所述之方法，其中該參考電壓與該目標電壓均隨時間變化。