JP2009505495A - アナログ・ディジタル変換器 - Google Patents

Abstract

最下位ビットＬＳＢを決定した時に、通常のＳＡＲ変換は終了する。これは第１試行を表わす。本発明においては、Ｎ個の追加ビットもまた決定する。各追加ビットは補正試行を表わす。通常（第１）ビット試行の最後のビット後の変換結果に各追加補正ビット試行を加えたものを、有効結果とみなす。最終結果は、（Ｎ＋１）の結果を合わせて加えることにより達成される。（Ｎ＋１）の結果は異なるインスタンスにおいて決定するため、比較器のノイズが低減される。この方法のさらなる利点は、高い分解能が得られることである。例えば、１６ビット変換器とそれに続く３回の追加＋／−０．５ビットの補正ビット試行は、４つの結果を合わせて加えた場合、１８ビット変換結果をもたらす。

Description

発明の分野
本発明は、アナログ・ディジタル変換器に、およびさらに具体的には、スループットを比例して減少させることなく複数の変換結果を得ることにより信号対雑音比を増加させる回路を含む、アナログ・ディジタル変換器に関する。

対処する問題
理想的なノイズの無い世界では、アナログ・ディジタル変換器に入力されるアナログ信号は、該変換器の設計者が望むいかなる分解能での正確なディジタル化も可能であろう。しかし現実の世界では、アナログ・ディジタル変換器の性能は多くの要因によって制約される。これら制約要因の１つが、アナログ・ディジタル変換器内の自己発生ノイズである。多くのアナログ・ディジタル変換器は、サンプリングキャパシタとして動作すること、および逐次近似アナログ・ディジタル変換中にディジタル・アナログ変換器として動作することという二重の機能を、スイッチトキャパシタアレイを用いて実行する。

アナログ・ディジタル逐次近似（ＳＡＲ）変換器の信号対雑音比ＳＮＲは、スイッチトキャパシタアレイおよび関連するスイッチが発生するｋＴ／Ｃノイズ、およびキャパシタアレイに続く比較器前置増幅器におけるノイズにより、ほぼ決定される。ｋＴ／Ｃノイズは、より大きなキャパシタを用いれば低減することができる。しかしこれは常に適切な方法とは言えず、何故ならば、大きなキャパシタは集積回路内で広い面積をとり、またＡＤＣを駆動する回路において大きいグリッチをもたらすために、入力信号をサンプリングするのに長い時間を要し、したがってこれらの回路は整定する（settle）のに長い時間を要するからである。比較器前置増幅器のノイズを低減するには、より高い前置増幅器バイアス電流の使用と、多くの場合より大きい前置増幅器入力装置を必要とした。したがって、アナログ・ディジタル変換器の信号対雑音性能を、前置増幅器バイアス電流レベルを大幅に高めることなく改善する方法を見つけることが望ましい。

発明の概要
本発明の第１の側面により、アナログ・ディジタル変換器を操作する方法であって、第１モードの前記変換器を操作して第１変換結果を得ること、少なくとも１回の補正変換を行う補正モードの前記変換器を操作すること、および第１変換結果と前記補正変換を組み合わせること、およびここで各補正変換は先行結果を有効開始点とする、のステップを含む、前記方法を提供する。
したがって複数の変換結果を生成することができ、これにより、重大な時間の不利益なく、従ってスループットを損失することなく、変換器の信号対雑音比の改善が可能な、アナログ・ディジタル変換器を提供することができる。
有利には、アナログ・ディジタル変換器は逐次近似変換器である。種々の逐次近似変換器トポロジーが当業者に知られており、本発明はこれらのいずれとも一緒に用いることができる。

複数の補正変換は、各補正変換が先行変換結果を開始点としてなされるのが好ましい。
通常のＳＡＲ変換は、最下位ビットであるＬＳＢを決定したときに終了する。これが第１の試行である。本発明においては、さらにＮ個のビットも決定する。各追加ビットは補正試行に相当する。例示の態様において、各追加ビットは＋／−０．５の有効重みを有するが、異なる重み付けを用いることもできる。通常の（第１の）ビット試行の最終ビット後の変換結果に、各追加補正ビット試行後の結果を加えたものが、有効結果と考えられる。この例における連続した結果は、＋／−０．５ＬＳＢだけ異なる。最終結果は、（Ｎ＋１）個の結果を加えることにより得られる。（Ｎ＋１）個の結果を異なるインスタンスで決定するため、比較器のノイズの効果が低減される。この方法のさらなる利点は、より高い分解能が得られることである。例えば、１６ビット変換器の後に続く３回の追加＋／−０．５ビットの補正ビット試行は、４つの結果を加算すると、１８ビットの変換結果をもたらすことができる。

本発明の第２の側面により、アナログ・ディジタル変換器であって、第１モードで動作して第１変換結果を得ること、および補正モードで動作して、少なくとも１回の補正変換を行うこと、および第１変換と前記または各補正変換を組み合わせること、およびここで各変換は先行変換を有効開始点とする、として構成された、前記変換器を提供する。
本発明の態様を、非限定的例のみを用い、添付の図を参照して説明する。

発明の態様の説明
図１は、スイッチトキャパシタアナログ・ディジタル変換器の入力ステージを図示する。一般に、入力ステージはｍ個のキャパシタＣ０〜Ｃｍを含み、これらはそのプレートの１つ（図１に示す上部プレート）が、比較器１４の反転入力１２に接続されている共通の導体１０に接続されている。比較器１４の非反転入力１６は、グラウンドに接続されている。キャパシタＣ０〜Ｃｍの第２のプレート（図１に示す下部プレート）の各々は、それぞれの電気スイッチＳ０〜Ｓｍに接続されている。スイッチＳ０〜Ｓｍは個別に制御可能であり、それらの関連するキャパシタを入力ノード２０に接続して、キャパシタを入力電圧Ｖｉｎまで充電できるようになっている。キャパシタＣ０〜Ｃｍはまた、正の基準電圧Ｖｒｅｆ＋、または典型的にはグラウンド電圧である負の基準電圧Ｖｒｅｆ−のどちらかに切り換えることもできる。導体１０はまた、電気的に制御可能なスイッチ２２によってグラウンドに接続もでき、該スイッチ２２は、入力電圧ＶｉｎをキャパシタＣ０〜Ｃｍでサンプリングする場合に閉じられる（すなわち、低インピーダンス状態に置かれる）。簡便化のために以下の仮定を置いてもよい：キャパシタＣ０〜Ｃｍを２進的に重み付けして、キャパシタＣ０が２^０のキャパシタンス単位の値を有し、キャパシタＣ１が２^１のキャパシタンス単位の値を有する等々として、最後にＣｍが２^ｍのキャパシタンス単位の値を有する。

使用においては、スイッチ２２を閉じ、スイッチＳ０〜Ｓｍはキャパシタを入力ノード２０に接続する第１位置に切り換える。こうしてキャパシタＣ０〜Ｃｍは、入力電圧Ｖｉｎまで充電される。次にスイッチ２２を開き、これによってキャパシタＣ０〜Ｃｍの電荷を取り込む。次に逐次近似探索を開始することができる。スイッチＳ０〜Ｓｍの全てを切り換えて、キャパシタをＶｒｅｆ−基準電圧に接続する。次に最上位キャパシタＣｍをテストし、そのスイッチＳｍを用いてこのキャパシタを電圧基準Ｖｒｅｆ＋に接続する。実際は、これら２回の切り換え操作は１つのステップで行うことができる。キャパシタは効果的に動作して容量分圧器を形成し、その結果反転入力１２に生じる電圧が変化する。比較器１４は、電圧が反転入力で生じている電圧より大きいか小さいかをテストし、この比較結果に応じて、キャパシタＣｍに対応するビットを保存する（すなわちセットする）か、または廃棄する（リセットする）。アナログ値がアナログ・ディジタル変換範囲の上半分にある場合、ビットＣｍを保存する；その他の場合はこれを廃棄する。最初のビット試行の結果は、次の最上位ビットＣｍ−１へと伝えられ、このビットを次に同様の方法でセットしテストする。

したがって先行技術のＳＡＲ変換器は、二分探索法を用いてアナログ入力電圧のディジタル的等価を決定する。図２は、従来の１２ビット変換器の最終４ビット試行の例を示す。キャパシタＣ０〜Ｃｍから選択した１つをＶｒｅｆに接続することにより決定したＤＡＣ（ディジタル・アナログ）出力がアナログ入力より大きい場合は、ビットを棄却し、それ以外の場合はビットを保持する。両方の場合において、次の最上位ビットを次に試行する。図２に示す例では最小位ビットはＢ０であり、キャパシタＣ０に対応する。１２ビット変換器に対し、ビットＢ０は１２番目の試行であり、ビットＢ１は１１番目の試行であり、等々となる。例において、ビットＢ３は、ＤＡＣ出力Ｖｄａｃが入力電圧Ｖｉｎより大きいので棄却される。ビットＢ２は、ＶｄａｃがＶｉｎより小さいので保持される。ビットＢ１は、ＶｄａｃがＶｉｎより大きいので棄却され、最後に、ビットＢ０は、ＶｄａｃがＶｉｎより小さいので保持される。こうして最終４ビットの２進値は０１０１［十進法で５］となる。

比較器の熱雑音結果または他のサンプリングされない雑音源は、比較器１４に誤った決定をさせることがある。比較器１４は、実際にはＤＡＣ電圧の大きさをサンプリングした入力電圧と比較する機能を行う。主に比較器入力装置からの熱雑音のために、比較器は誤った決定をすることがある。この効果を図３で考慮する。比較器ノイズの効果は、図３に示すように、ＤＡＣに加えられたノイズと等価である。縦の線は、比較器が決定を下す時点を示す。ビット試行１１の間、ＤＡＣ電圧（ノイズを重ね合わせたもの）は、比較の瞬間においてＶｉｎより小さく、ビットＢ１１は誤って保持されることになる。ビットＢ０が次に正しく棄却されたとしても、ＤＡＣはＶｉｎより大きな値で終了する。最終値の０１１０［十進法で６］は誤りである。ノイズ源がそれぞれの変換の間に異なる値を有するため、ＡＤＣは固定の入力に対して、異なるディジタル結果を生成しがちとなる。

いかにしてＡＤＣのノイズを低減するか
ノイズを低減する明らかな方法は、複数の結果を単に平均することである。しかしこれは、変換速度に重大な影響を及ぼす。例えば４つの結果を合わせて平均して１つの出力結果を生成すると、変換速度を係数４で低下させる。したがってこれは、ノイズを低減させる有効な方法ではない。

米国特許第6,894,627号には、逐次近似変換器に２進法重み付けビットの第２サブアレイを設けるという解決法が提唱されている。使用においては、変換器の第１アレイは通常の逐次近似変換を行う。したがって、本例と同様に、１２ビット結果を作成するには１２回の変換が必要である。変換の終りに、ディジタル変換結果をサンプリングされたアナログ値から差し引いてアナログ残差の値を計算し、この残差結果をサブアレイへとサンプリングする。サブアレイはより少数のキャパシタを有するに過ぎず、例えば第6,894,627号の図８において示唆されているように５つである。サブアレイは次に、従来の逐次近似探索を行い、さらなる変換結果を生成する。したがって２つの結果を得るのに、１２＋５＝１７のビット試行の時間が必要である。サブアレイを用いた複数変換を考える。したがって、合わせて平均するために全部で４つの結果を得るには、第6,894,627号に記載された変換器は、１２ビット試行を要する第１の変換を行い、次にそれぞれが少なくとも５ビット試行を要する３回のサブ変換を行い、この結果、（３＊５）＋１２＝２７ビット試行を要する４変換となる。これにより、４回の完全な１２ビット変換を平均するのと比べて、スループットの約２倍の増加を与える。
これは大きな改善ではあるが、本発明者らは、より速いスループットが可能であるのは、次のような条件、すなわち適切に設計されたアナログ・ディジタル変換器において、自己誘発性の変換器ノイズが、最下位ビットより小さくないとしても、最悪でもより小さいビット値の１つに等しい程度である場合であることに気づいた。

本発明者らは、ＳＮＲ性能の改善は、通常のＬＳＢビット試行の後に、多数の追加の補正ビット試行を加えることで達成できることに気づいた。好ましい態様において、各補正ビットは、１の重みに加えて固定オフセット−１／２を有し、このためΔＣ＝±１／２ＬＳＢの補正重みを与える。この改変アレイを図４に示す。図４の左側の部分は、一般に４０と示され、図１に示すサンプリングキャパシタの配置に相当する。しかし、１ＬＳＢオフセットから０．５ＬＳＢをマイナスした値を有する多数の補正キャパシタもまた作製され、これらのユニットの１つを５０で表わす。この複合補正キャパシタ５０は、実際、２つの個別のキャパシタ６０と７０から形成される。これらのキャパシタは、この例においては電界効果トランジスタにより実装されている個別のスイッチと直列となっている。キャパシタ６０は１ＬＳＢの値で作製され、一方キャパシタ７０は、０．５ＬＳＢの値で作製される。これは、２つの１ＬＳＢキャパシタを直列に作製することによっても実現可能である。キャパシタ６０の下のプレートは、電界効果トランジスタ６１を介してＶｒｅｆ＋に接続でき、電界効果トランジスタ６２を介してグラウンドに接続できる。同様に、キャパシタ７０の下のプレートは、トランジスタ７１を介してＶｒｅｆ＋に接続でき、トランジスタ７２を介してグラウンドに接続できる。各トランジスタ６１、６２、７１および７２は、それぞれのゲート端子入力５２、５３、５４および５５を介して個別に制御可能である。複数の他の補正ビット５６、５７なども、ビット５０と同様にして実装して提供される。簡単にするために、入力電圧がこれらの補正ビットキャパシタ上にサンプリングされないことが見て取れる。このことは、アナログ・ディジタル変換器の直線性に悪影響を与えない。ＡＤＣの動作の説明を簡単にするため、補正キャパシタ５０、５６、５７および関連するスイッチ６１、６２、７１および７２は主要アレイの一部として考えられているが、実際は高分解能変換器はセグメント化された変換器として実装されることが多い。この結果、下位のビットおよび補正ビットまたは補正キャパシタは、サブアレイに属することが多い。セグメント化されたアーキテクチャの使用は当業者に周知であり、サブアレイへのサンプリングが不要であるとの事実も同様に周知である。

入力電圧Ｖｉｎが補正キャパシタ上でサンプリングされないと仮定すると、サンプリング相の間、スイッチ２２を閉じて制御ライン５２を低く保つことにより、トランジスタ６１は非導電性である。同時に制御ライン５３は高／活性に保たれ、そのためトランジスタ６２は導電性である。トランジスタはスイッチとして動作することがわかり、もしこれらをスイッチと呼ぶとすれば、スイッチ６１は開状態で、スイッチ６２は閉状態である。同時に制御ライン５４と５５の上の信号も、スイッチ７１は閉でスイッチ７２が開となるようにセットされる。したがってキャパシタ６０は共通のレール１０とグラウンドの間に接続され、一方キャパシタ７０は共通のレール１０とＶｒｅｆ＋の間に接続される。スイッチ２２を開けると、これらのキャパシタはその電荷を保持する。アナログ・ディジタル変換器はすると正常に操作されて、図１および２を参照して記載したように、そのＢｍ〜Ｂ０のビットについてＰビットの逐次近似変換を実施する。Ｐは典型的には、１２ビット変換器については１２に等しく、ビットＢ１１〜Ｂ０を用いる。逐次近似変換が完了すると、変換結果を、アナログ・ディジタル変換コア内の種々のスイッチの操作を制御するコントローラ７２内にある結果レジスタ７０へ渡す（図５）。第１試行の結果を決定すると、変換器は、個別の補正ビットをテストする補正モードに入る。したがって、第１ビット５０を、スイッチ６１を閉じ、スイッチ６２を開け、スイッチ７１を開け、スイッチ７２を閉じることによりセットする。これにより、キャパシタ６０をグラウンドからＶｒｅｆ＋へと切り換えて、キャパシタアレイ中に１ＬＳＢの重みを挿入し、一方、キャパシタ７０をＶｒｅｆからグラウンドへと切り換えて、これによりアレイ中に−１／２ＬＳＢの有効重みを挿入して、０．５ＬＳＢの重み変化を与える。結果を次に比較器１４によりテストして、ビットを適切に保持するかまたは廃棄する。結果を保持する場合、すなわち＋０．５ＬＳＢがディジタル結果に加えられると、次にスイッチは現在の状態を維持する、すなわちスイッチ６１と７２が閉で、一方スイッチ６２と７１は開である。

結果を廃棄する場合は、ディジタルワード（digital word）から０．５ＬＳＢを差し引きたい。このためには、スイッチ６１と６２は、スイッチ６１が開でスイッチ６２が閉となるように操作する。スイッチ７１と７２には変更はない。これの意味するところは、ビットがセットされると、ＤＡＣは１／２だけ増加され、しかしこのビットが次に棄却されると、ＤＡＣは１だけ減少され、−１／２の純変化をもたらす。各補正ビット試行の効果は、大きなノイズ事象（どちらの符号でも）が先のビット試行において誤った決定を引き起こした場合に、ＡＤＣにＤＡＣ誤差を減少させることである。図６は、３個の追加の補正ビットＣ１〜３を加えた例を示す。この場合、ビット試行９の間の大きなノイズ事象は、このビットを誤って保持させるという結果をもたらす。ビットＢ２、Ｂ１およびＢ０は全て続いて棄却されるが、誤差Ｅ１は通常の変換の終りにおいても残る。しかし、各余分な追加補正ビット試行の後に、誤差は減少する。

類似の、しかし代替的な切り換えスキームを提供することが可能である。図４に戻ると、キャパシタ６０および７０は両方とも１／２Ｃの大きさで製造することができ、これらを、キャパシタ６０は＋０．５ＬＳＢの重みを有し、キャパシタ７０は−０．５ＬＳＢの重みを有するようにして用いる。
したがってサンプリングの間、スイッチ６１は開、スイッチ６２は閉、スイッチ７１は閉でスイッチ７２は開とする。
補正ビットをテストするには、スイッチ６１を閉じ、スイッチ６２を開ける。スイッチ７１は閉のままで、スイッチ７２は開のままである。
比較結果がビットを保持することであれば、スイッチはこの構成のままで保つ。ビットを棄却すべきであれば、スイッチ６１を開け、スイッチ６２を閉じ、スイッチ７１を開け、スイッチ７２を閉じる。

いかにしてこれらの追加補正ビットを最大限に活用するか
ＡＤＣ結果は、図６の例においてセットされた重みを全て加えることにより得ることができる。（棄却された補正ビットは、それぞれ−１／２ＬＳＢに値するとして処理しなければならない）。こうして最終補正結果は、８−１／２−１／２−１／２＝６．５となる。これは明らかに、通常のＬＳＢビットＢ０で終了した場合の未補正値８より、正しい値５により近い。
しかし、この場合補正ビットは、前の非常に大きなノイズ事象からのいく分かの回復を許容したが、これらの補正ビットそれ自体は、ノイズに影響されやすい。そのため、ビット重みを加算するだけでは、ノイズに対する小さい利点のみしか伝えないことがわかる。

代わりに、我々はＬＳＢ後の結果および各追加の補正結果を、有効結果として処理する。次に最終結果を、４つの中間結果を合わせて加えることにより得る。
これは、各中間結果が最終の答えの１／４を提供するのみであるため、有効である。最終４ビット試行の任意の１つの間に生じるいかなるノイズピークの効果も、こうして低減される。

いかにして数値演算を行うか
さらに以下の例は、３個の補正ビットを有する１２ビット変換器のケースであって、加えるべき４つの結果を提供するものを示す：

末尾の−６／２の値は、次の事実によるものである：最終結果における３個の補正ビットの各々を、１の重みと−１／２のオフセットを有するとして処理しているが、しかし幾つかの補正ビットは他よりもより頻回に寄与しており、Ｃ１は３回、Ｃ２は２回、そしてＣ１は１回寄与し、そして３＋２＋１＝６である。

それぞれの結果は、独立した１２ビット変換として処理できる。したがって、独立した４回の１２ビット変換を、１５ビット試行において効果的に得た。４回の１２ビット結果を合わせて加えることができて、１つの有効１４ビット結果を生成する。その結果、ここで提唱されたスキームは、ノイズの効果を低減しただけでなく、変換器の分解能も高めた。もしスキームが、ノイズを平均化しても分解能が同じであったら、変換器のノイズ閾値はその量子化雑音により制限されることになるであろうから、このことは有利である。本明細書に記載の構成において、量子化雑音および熱雑音は共に低減される。

注目すべきことは、１４ビット結果を実現するためには、前の段落に記載したように、ある量のノイズを実際に必要とすることである。これは、いかなるノイズも不在の場合、比較器は補正ビットの間に１と０の間でまたは０と１の間で切り替わるからである。これは、もとの１２ビット結果を１３ビット結果へと変えるのに十分な追加情報を与えるだけである。幾つかの場合においては、存在する熱雑音はこの切り換え振舞い（toggling behavior）を回避するのに十分であり、したがって１４ビット結果がもたらされる。記載のスキームへの小さな改変において、固定オフセットを補正ビットの間に加えることができて、これによりノイズ不在の場合であっても、１４ビット結果を生成する。例えば、３個の余分な補正ビットを用いて、１４ビットレベルにおける＋１ＬＳＢまたは−１ＬＳＢに等しいオフセットを、第２番目の補正ビットと第３番目の補正ビットの間に導入する。オフセットにおけるこのシフトは次にトグルパターンを破り、これにより補正ビットは、いかなるノイズも不在の場合にも１４ビット結果を生み出すのに十分な余分の情報を提供する。このオフセットは、多くの場合スイッチトキャパシタ手段を用いて導入される。

変換の分解能を高めるためにオフセットを導入することについて、３個の補正ビットを有する１２ビット変換器の特定のケースを念頭において説明した。しかし、同一または異なる数の補正ビットの、異なる分解能の変換器についても、同じ概念が働く。変換の補正部分の間に、１回より多く固定オフセットを加えることが望ましい場合もあるであろう。
第6,894,627号では、より大きいスパイク雑音が第１変換でかなり大きな誤差をもたらした場合でも、第２のサブアレイを用いたその後の繰り返し変換により、多くの場合、かかる誤差から完全に回復することができる。しかしこれには、追加の変換毎に多数のビット試行を費やさねばならないという代償が伴う。新しいスキームにおいて記載したように、もとの変換にノイズ事象による重大な誤差があると、図６に示したように、この誤差からの回復には多数の追加の平均化ビット試行が必要となる可能性がある。しかし、新しいスキームの利点は、各追加の変換が、ただ１回の余分なビット試行を費やすだけで得られることである。発明者らは、特に合理的に低いノイズレベルにおいて、この新しいスキームが、与えられたビット試行数に対し第6,894,627号に記載の発明よりも高いＳＮＲを実現することを示した。

主要な変換器アレイの本体内に冗長ビットを含むことによって、変換器が間違った決定からより容易に回復できるように、また変換器が完全に整定する前に決定がなされるようにすることが知られている。かかるアレイは、本発明と共に用いることができる。同様に、複数の逐次近似変換エンジンを配置して協同的に作動させることにより、各ビット試行で２個のビットを決定できるようにすることも知られている。本スキームは、次の両方の場合のアナログ・ディジタル変換器に拡張可能である：複数エンジンを有し、これらが最後の数回の試行で独立して作動し、かつそれぞれの補正ビットをそれらの中に有する場合、または代替的に、独立した複数変換エンジンの複数キャパシタアレイを試行の終り近くに同時に切り換えることができて、それ自体熱雑音の減少を示すより大きな１つのアレイを実現する場合。

図７は本発明のさらなる態様を図示する。この態様において、キャパシタディジタル・アナログ変換器１００は、アナログ・ディジタル変換器のキャパシタアレイに取り付けられている。ＤＡＣ１００は、上方および下方にカウントできることが必要であり、したがってリセット条件はその中央範囲付近にとる必要がある。ＤＡＣの出力は共通ライン１０に接続され、これは図７において、比較器１４に接続して示されている。実際には、ＤＡＣ１００は多くの場合、セグメント化されたアナログ・ディジタル変換器のサブアレイ内に形成され、したがって比較器１４にさらなるキャパシタ（図に示されず）を介して接続される。理想的には、ＤＡＣ１００はアナログ・ディジタル変換器の１最下位ビット未満の分解能を有し、前記のように、１最下位ビットの１／２の分解能が適当である。ディジタル・アナログ変換器１００はアップダウンカウンター１０２により駆動され、該カウンターは比較器１４の出力に応答する。クロックまたはストロボ信号を用いて、比較器、アップダウンカウンター１０２およびディジタル・アナログ変換器１００の同期操作を行い、これら部品のレーシングを回避する。したがって、前に記載の態様のように、各補正変換において比較器は、現在のディジタルコードをアナログ入力値と比較することができ、その結果コードを、ディジタル・アナログ変換器のステップサイズだけ増加または減少させる。

この図はまた、オフセットキャパシタＣｏｆｆを含み、これは典型的には０．２５ＬＳＢのサイズであり、グラウンドとＶｒｅｆの間で切り換えることができてサンプリングアレイに小さなオフセットを適用し、これによりビットトグルパターンを壊して、強化された分解能を提供するために十分な情報を、補正ビットが提供するようにする。
このように、変換のスループットを実質的に維持しつつ、改善された信号対雑音比を有する、改善されたアナログ・ディジタル変換器を提供することが可能である。

スイッチトキャパシタベースのアナログ・ディジタル変換器の入力ステージの一部を示す図である。 従来の１２ビット逐次近似変換器内で実行される最終４ビット試行を示す図である。 従来の逐次近似アナログ・ディジタル変換器の最終４ビット試行を、この中のディジタル・アナログ変換器に重ねられたノイズと共に示す図である。 本発明の態様を構成する、スイッチトキャパシタアナログ・ディジタル変換器入力アレイを示す図である。 複数の変換結果を格納するためにその中に結果レジスタを有するコントローラを有する、ＳＡＲ変換器を示す図である。 本発明の態様を構成するアナログ・ディジタル変換器内の、ビット試行の最終４ビットに３個の補正ビットの変換を加えたものを示す図である。 本発明のさらなる態様を示す図である。

Claims (23)

1. アナログ・ディジタル変換器を操作する方法であって、
   ａ）第１モードの前記変換器を操作して第１変換結果を得ること、
   ｂ）少なくとも１回の補正変換を行う補正モードの前記変換器を操作すること、および第１変換結果と前記または各補正変換を組み合わせること、およびここで各補正変換は先行結果の結果を有効開始点とする、
   のステップを含む、前記方法。
2. 各補正変換が、直前の先行変換の結果を有効開始点とする、請求項１に記載の方法。
3. 各補正変換が、直前の先行結果を所定のステップサイズだけ修正することのみ可能である、請求項１に記載の方法。
4. 直前の先行結果を、第１変換結果の０．５ＬＳＢのステップサイズであるΔＣだけ増加させるか、またはΔＣだけ減少させる、請求項３に記載の方法。
5. 変換器が第１モードで動作して第１変換結果を得、第２モードでＮ回の補正変換を行い、ここで各補正変換によって新しいビットを試行し、全ての先に試行したビットは無修正のままで残す、請求項１に記載の方法。
6. 各補正試行を有効結果として処理し、前記有効結果を合計する、請求項１に記載の方法。
7. 各補正試行を有効結果として処理し、前記有効結果を平均する、請求項１に記載の方法。
8. 各補正試行が１ビット試行である、請求項１に記載の方法。
9. 第１モードにおいて変換器がＰビットの逐次近似変換を行う、請求項１に記載の方法。
10. 複数の補正変換を行なう、請求項１に記載の方法。
11. 補正変換からの結果を合計する、請求項１０に記載の方法。
12. 補正変換の少なくとも１つを実行中にオフセットを加えることをさらに含む、請求項１に記載のアナログ・ディジタル変換器を操作する方法。
13. オフセットが、物理的なアナログ・ディジタル変換器の１ＬＳＢサイズ未満に相当する、請求項１２に記載の方法。
14. オフセットが、アナログ・ディジタル変換器のＬＳＢサイズの２分の１または４分の１に相当することにより、有効分解能の増加を提供する、請求項１３に記載の方法。
15. アナログ・ディジタル変換器を操作する方法であって、前記変換器が第１モードで動作してＰビットの変換結果を得、第２モードでＮ回の補正変換を行い、ここで各補正変換によってＮ番目のビットを試行し、全ての先に試行したビットは無修正のままで残す、前記方法。
16. アナログ・ディジタル変換器であって、
    ａ）第１モードで動作して第１変換結果を得ること、および
    ｂ）補正モードで動作して、少なくとも１回の補正変換を行うこと、および第１変換結果と前記または各補正変換を組み合わせること、およびここで各変換は先行変換を有効開始点とする、
    として構成された、前記変換器。
17. 各補正変換が、直前の先行変換を有効開始点とする、請求項１６に記載のアナログ・ディジタル変換器。
18. 各補正変換が、直前の先行結果を所定のステップサイズだけ修正するのみである、請求項１６に記載のアナログ・ディジタル変換器。
19. 補正ビットをサブアレイに形成する、請求項１６に記載のアナログ・ディジタル変換器。
20. 補正ビットを２つのキャパシタとして実装し、第１番目は正の値を提供し、第２番目は負の値を提供する、請求項１６に記載のアナログ・ディジタル変換器。
21. 補正結果を提供するためのキャパシタＤＡＣをさらに含む、請求項１６に記載のアナログ・ディジタル変換器。
22. キャパシタＤＡＣが、アナログサンプルと該アナログサンプルを表わすＡＤＣからのディジタルコードとを比較する比較器の出力に応じて、増加および減少されるものである、請求項２１に記載のアナログ・ディジタル変換器。
23. 補正変換の実行中にオフセットを加えるためのオフセット発生器をさらに含む、請求項１６に記載のアナログ・ディジタル変換器。

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