CN1174552C - 高速a/d转换器中无冗余位的数字校正方法 - Google Patents

Abstract

一种高速A/D转换器中无冗余位的数字校正方法，包括如下步骤：(1)判决电平移动半位；(2)经过子A/D转换输出级的数字输出码；(3)数字输出码选中两个相邻的D/A电平，分别产生两个余差信号；(4)判断余差信号是否超量程来决定输出哪个余差信号；其中步骤(1)判决电平移动半位，即 LSB_i，其中1LSB_i对应该级的量化电平，而不是整个转换器的量化电平；其中用步骤(4)的结果来决定最终的数字输出码是否加1或减1。

Description

高速A/D转换器中无冗余位的数字校正方法

技术领域

本发明提供一种高速A/D转换器，特别是一种高速A/D转换器中无冗余位的数字校正方法。

背景技术

高速A/D转换器一般采用图1所示的并行转换结构方式。在这种结构方式中，由并接于参考电压源V_REF的等值电阻串产生一组步进的参考电平，分别与输入模拟信号进行并行比较，得到“温度计码”，再经相应的译码输出获得所需编码。由于这种转换方式信号比较在一瞬间同时完成，转换速率可以做得很高，目前用硅材料制作的A/D转换器已达到1GHz。但是这种全并行式转换结构A/D转换器的转换分辨率不容易做高。这是由于N位精度的并行式A/D转换器中比较器数目为2^N-1，随着转换器位数(也即精度、分辨率)的提高，所需器件的数目、电路功耗以及芯片面积呈指数增长。同时由于所有比较器的输入端与输入信号相连，输入负载亦呈指数加重，给实用中增加了困难。一种替代方案是分步转换结构及由它派生出来的分步流水转换结构。附图2所示，为K级流水结构A/D转换器。除末级外，每级都由跟踪/保持电路、A/D、D/A和减法器组成；末级不需要产生余差信号，因此只需跟踪/保持和A/D单元电路。跟踪/保持电路记录了前级的余差信号，经过A/D转换输出本级的数字输出码，同时将数字码经与A/D同满度幅值的D/A转换得到的模拟信号再与跟踪/保持电路中的保持信号相减，产生本级的余差信号以提供给后级转换。分步流水式结构A/D转换器将一个高分辨率转换过程分解为若干级低分辨率的子转换过程。与并行式结构相比，分步流水式结构所用的比较器数目明显减少，在电路功耗以及芯片面积上具有优势。另外，由于它引入了分步流水线工作模式，每级采用高速跟踪/保持电路对前级的余差信号保持作为输入信号，各级并行工作，因而数据吞吐率与转换级数无关，目前采用硅材料研制的分步流水式A/D转换器可获得上百MHz的转换速率。

分步流水式结构带来的优点是，它能兼顾速度和分辨率性能，降低系统功耗，减小输入级负载。由于分步流水转换在多个环节上会引入误差，但由于分步转换，可采用误差校正技术以保证其转换的正确性，采用数字校正方法是当前主要的方法。

在分步流水式结构A/D转换器中，每级产生的余差信号应与后级的转换范围相匹配，如附图3(a)所示。但是由于量化比较器失调、跟踪/保持电路的失调、级间放大器增益精度等因素的影响导致余差信号与转换范围不匹配，如附图3(b)所示。由于部分区间的输入信号所对应的余差信号超出了下级的转换范围(它一般对应于本级余差信号的1LSB_C范围，例如

)，从而出现了丢失码的现象。因此，分步流水线结构A/D转换器必须采用数字校正方法来避免这种丢失码的现象。

传统的数字校正方法是通过增加冗余位来确保不丢码。通常，本级的量化过程(即子A/D转换过程)产生的误差使得比较器的实际判决电平在标称判决电平(Nominal Decision Level)的 范围内。

如附图4所示，带误差的余差信号分布在[-1LSB_C，+1LSB_C]，因此下级的转换范围必须由原来的1LSB_C扩展到2LSB_C，相应地下级应该增加一位冗余位来记录误差信息，用于最后的数字校正。

增加冗余位的数字校正的原理简述如下：以n位两级流水式结构A/D转换器为例，其模拟输入信号V_in可以表示为：

              V_in＝V_fs·(d₁·2^-1+d₂·2-2+Λ+d_n·2^-n)+δ

其中，V_fs是满量程输入范围，|δ|＜V_fs/²ⁿ⁺¹。如果前级的量化比较器在给定比较时间内可以对幅度大于V_err，max的输入信号产生正确的闩锁逻辑输出，那么当该级的转换位数L≤log₂(V_fs/|V_err，max|)时，最大误差|V_err，max|≤1LSB_C＝V_fs/2^L。这说明在转换输出的数字码中对于n＜L的位没有错；而对于n≥L的位，由于前级量化过程中比较器的非理想性、参考电压的非线性以及各种动态次要因素的影响引起的误差将可能导致前级量化转换出现错码。如果前级量化的最低转换位d_L出现错误，余差信号V_e将可能出现上溢或下溢两种误差：

(1)当 $V_{L-1}+V_{\mathrm{fs}}\·2^{-L}\≤V_{\mathrm{in}}\≤V_{L-1}+\frac{3}{2}\·V_{\mathrm{fs}}\·2^{-L},$ 但d_L＝0时，余差上溢，大小为：

V_e+＝V_e+1LSB_C

   ＝V_fs·(2^-L+d_L+1·2^-(L+1)+d_L+2·2^-(L+2)+Λ+d_n·2^-n)+δ

(2)当 $V_{L-1}+\frac{1}{2}\·V_{\mathrm{fs}}\·2^{-L}\≤V_{\mathrm{in}}\≤V_{L-1}+V_{\mathrm{fs}}{\·2}^{-L},$ 但d_L＝1时，余差下溢，大小为：

V_e+＝V_e-1LSB_C

   ＝V_fs·(-2^-L+d_L+1·2^-(L+1)+d_L+2·2^-(L+2)+Λ+d_n·2^-n)+δ

以上式中，V_L＝V_fs·(d₁·2^-1+d₂·2^-2+Λ+d_L·2^-L)。从上述分析可以看到：考虑误差后的余差信号变动由理想情况下的1LSB_C变为2LSB_C(如附图3)，相应地后级的量化转换范围也应扩展到2LSB_C，并使其覆盖原量化区间上下各1/2LSB_C才能保证不丢失误差信息；后级的转换位数也要相应地增加一位，该冗余位用来记录误差信息；冗余位应该是带符号的，有三种取值0，+1和-1，分别对应于实际余差信号中误差为0，1LSB_C和-1LSB_C情况。由此得到数字校正原理：

(1)前级转换码的校正算法：(a)V_e区，Code_c′＝Code_c

                         (b)V_e+区，Code_c′＝Code_c+1

                         (c)V_e-区，Code_c′＝Code_c-1

(2)后级转换码即实际的后级转换输出数字码除冗码位外的剩余码。

分步流水式结构A/D转换器采用增加冗余位的数字校正方法来保证转换的正确性。但是增加冗余位意味着电路结构中元器件数目的增加。以两级流水式结构为例，为了保证前级的转换不出现错码，后级增加了一位冗余位来进行数字校正，其量化比较器的数目相应地增加了一倍，电路功耗和芯片面积也将加倍。为了达到降低功耗的目的，Stephen H.Lewis等人提出了一种改进的数字校正方案。目前流行的1.5位/级流水式A/D转换器即是它的实例。它的每级余差信号分布图如附图5所示。改进后的校正技术在每级结构中去掉一个比较器并移动判决电平和D/A电平使其位置向右偏移半位。这样带来了后端的数字校正逻辑的简化(不再需要减法)，并确保了逻辑电路的可测试性。与传统的数字校正方法相比，每级的量化比较器数目要少一个。比较器数目的减少带来了芯片面积、电路功耗以及跟踪/保持电路容性负载的降低。但是这种改进后的校正技术只是在前级减少了一个比较器，后级为了实现校正仍是需要有冗余位的。本发明在仔细研究已有的误差数字校正方法的工作基础上提出了一种无需冗余位的数字校正方案，大大减少了量化比较器的数目(随着每级转换位数的增加)，在电路功耗、芯片面积等方面具有较强的优势。

发明内容

本发明的目的在于，提供一种高速A/D转换器中无冗余位的数字校正方法，在实现高速A/D转换器的分步流水式结构方案中，为了消除子A/D转换的非线性对整个转换器精度的影响，必须采用数字校正方法。原有的数字校正方法是需要冗余位的，相应地带来了电路功耗增加、芯片面积增大等许多问题。本发明在调研原有技术、比较分析等工作的基础上发现并提出了一种无需冗余位的数字校正方法，从而有效地解决了原有的数字校正方法在电路功耗等方面存在的问题。

本发明一种高速A/D转换器中无冗余位的数字校正方法，其特征在于，包括如下步骤：

(1)与现有的1.5位/级流水式A/D转换器中校正技术中各级结构移动判决电平和D/A电平的步骤相同，各级转换结构均移动判决电平和D/A电平使其位置向右偏移，偏移量为该级子转换的

其中1LSB_i是该级子转换的量化电平，而不是整个转换器的量化电平；

(2)在各级子转换中，各级的跟踪/保持电路采样输入信号，并经过保持，得到保持信号，经子转换的子A/D转换输出级的数字输出码；

(3)数字输出码选中两个相邻的D/A电平，该数字输出码经过该级子转换的两个D/A转换电路分别得到模拟输出信号，保持信号与模拟输出信号相减，得到两个余差信号；

(4)判断余差信号是否超量程来决定输出两个余差信号其中之一。

其中用步骤(4)的结果来决定最终的数字输出，若超量程加1，没超量程减1。

附图说明

为进一步说明本发明的具体内容及特征，以下结合实施例及附图对本发明作一详细的描述，其中：

图1是现有并行式A/D转换器的结构框图；

图2是现有流水式A/D转换器的结构框图；

图3是图2的余差信号的分布图；

图4是带冗余的余差信号分布图；

图5是1.5位/级流水式结构的余差分布图；

图6是本发明双D/A转换流水式结构A/D转换器中的级框图；

图7是本发明双D/A转换流水式结构A/D转换器的每级的余差信号分布图；

图8是本发明双D/A转换流水式结构A/D转换器中每级转换及数字校正的方法框图；

图9是本发明一个8位两步流水式A/D转换器的结构图。

具体实施方式

在详细论述本发明的技术方案之前，需要提出两点前提：(1)每级子A/D转换所存在的非线性使得实际判决电平在标称判决电平的

的范围内，其中1LSB_C为本级的量化电平；(2)每级的D/A转换都是理想的。第一点可以由参考电压电阻串和量化比较器的设计精度来保证，第二点将使整个转换器的精度主要由D/A转换的精度来决定。

本发明提出的无需冗余位的数字校正方法的核心在于“本级数字输出码对应于两个D/A电平”。附图6所示的是采用无冗余位的数字校正方法的分步流水式结构A/D转换器其中一级的框图，图中各信号符号的上标i表示第i级。它的工作原理如下：跟踪/保持电路采样输入信号V_in ⁱ(即前级的余差信号)得到保持信号 经子A/D转换得到数字输出码Dⁱ；数字码Dⁱ经过D/A₁、D/A₂分别转换得到模拟信号V_DA1 ⁱ、V_DA2 ⁱ，其中Dⁱ在D/A₁、D/A₂上分别选中的D/A电平与它所对应的量化判决电平分别相距(LSB_i是该级的量化电平)；保持信号

分别与V_DA1 ⁱ、V_DA2 ⁱ相减得到两个余差信号V_e1 ⁱ、V_e2 ⁱ；V_e1 ⁱ与规定的模拟地电平V_a比较得到的信号来选通开关S₁、S₂，输出该级的余差信号V_e ⁱ。同时，若S₁被选通，Dⁱ加1；若S₂被选通，Dⁱ不变。其余差分布如附图7所示。

为了便于讨论本数字校正方法的工作原理，预先定义判决电平的范围是大于该判决电平而小于下一个判决电平的输入信号范围；定义D/A电平的范围是余差不超出规定的1LSB_i量程的输入信号范围。两者通过数字输出码联系起来：由判决电平范围决定本级的数字输出码，再由数字输出码选中D/A电平范围。在如附图3(a)所示的理想情况下，判决电平的范围等同于D/A电平的范围。但判决电平的移动必然导致两者不再完全重叠，不重叠部分的输入信号不仅其数字输出码出现误码，而且其对应的余差超出了1LSB_i转换范围。而重叠部分的输入信号不存在这些问题。为此，可通过本级的数字输出码选中与判决电平范围重叠的若干个D/A电平范围，再通过依次判别与各D/A电平相比的余差是否超量程来校正数字输出码，并且输出余差信号以供后级转换。附图7中，判决电平右移了半位，即

(同样可以使判决电平左移半位)，这样判决电平范围与它对应的D/A电平范围及后一个D/A电平范围重叠。判决电平在标称值的

内移动不会使得判决电平范围超出该范围。当输入信号在前一个重叠区中，数字输出码不变；当它在后一个重叠区中，数字输出码加1。不同于传统的数字校正方法级的数字输出码只对应一个D/A电平，本数字校正方案需要对应两个D/A电平，故将采用这种校正技术的流水式A/D转换器称之为双D/A转换流水式结构A/D转换器。

附图7与附图4、5相比照，转换范围为1LSB_i，因而它对后级的转换没有冗余位的要求。与已有的数字校正方法的比较，本数字校正方法大大减少了量化比较器的数目。假设设计一个n位流水式结构A/D转换器，分三级流水，各级的位数依次为n₁、n₂和n₃。采用传统的带冗余位的数字校正方法，各级的位数依次为n₁、n₂+1和n₃+1，比较器数目为2ⁿ¹+2⁽ⁿ²⁺¹⁾+2⁽ⁿ³⁺¹⁾-3；采用Stephen H.Lewis等人改进的校正方案，各级的位数依次为n₁、n₂+1和n₃+1，但前两级可少一个比较器，比较器数目为2ⁿ¹+2⁽ⁿ²⁺¹⁾+2⁽ⁿ³⁺¹⁾-5；本申请专利提出的数字校正方法对各级的位数要求依次为n₁、n₂和n₃，比较器数目为2ⁿ¹+2ⁿ²+2ⁿ³-6。例如n＝10，其中n₁＝4，n₂＝3，n₃＝3，第一种方案需45个比较器，第二种方案需43个比较器，第三种方案则需26个比较器。比较器数目的减少带来了芯片面积的减小和电路功耗的降低，同时还减轻了各级跟踪/保持电路的容性负载。

图8是本发明双D/A转换流水式结构A/D转换器中每级转换及数字校正的方法框图。其包括如下步骤：

(1)判决电平移动半位；

(2)经过子A/D转换输出级的数字输出码；

(3)数字输出码选中两个相邻的D/A电平，分别产生两个余差信号；

(4)判断余差信号是否超量程来决定输出哪个余差信号。其中步骤(1)判决电平移动半位，即 其中1LSB_i对应该级的量化电平，而不是整个转换器的量化电平。

其中用步骤(4)的结果来决定最终的数字输出码是否加1或减1。

本数字校正方法可以应用在0.6μm CMOS工艺集成制作一个8位两步流水式A/D转换器。其结构如附图9所示，V_in是A/D转换器的输入信号，V_REF是基准电压源，R是参考电压电阻串上的单元电阻。输入信号经高速跟踪/保持后进行每级4位的两级流水转换；每级结构如虚线框内图示；每级的数字输出码和控制信号馈入数字校正逻辑，得到最后的8位数字码输出。在附图9虚线框内的每级转换结构中，级数字码的D/A转换采用了一种MDAC的结构，它同时实现了跟踪/保持、D/A转换和放大余差信号的功能。图中的两个16x放大器由开关电容运算放大器组成。这种结构采用了开关电容并且对余差信号放大了16倍，有效地抑制了放大器本身的失调误差和模拟开关引入的误差，保证了数字校正的顺利进行。

与传统方案相比，本A/D转换结构不仅实现了无冗余位的数字校正，大大地减少了元器件的数目，在功耗、面积、流水迟延等方面具有优势，而且结构也比较简单。本结构中前后两级的参考电压电阻串还可共用。

Claims (2)

1、一种高速A/D转换器中无冗余位的数字校正方法，其特征在于，包括如下步骤：

(1)与现有的1.5位/级流水式A/D转换器中校正技术中各级结构移动判决电平和D/A电平的步骤相同，各级转换结构均移动判决电平和D/A电平使其位置向右偏移，偏移量为该级子转换的

其中1LSB_i是该级子转换的量化电平，而不是整个转换器的量化电平；

(2)在各级子转换中，各级的跟踪/保持电路采样输入信号，并经过保持，得到保持信号，经子转换的子A/D转换输出每级的数字输出码；

(3)数字输出码选中两个相邻的D/A电平，该数字输出码经过该级子转换的两个D/A转换电路分别得到模拟输出信号，保持信号与模拟输出信号相减，得到两个余差信号；

(4)判断余差信号是否超量程来决定输出两个余差信号其中之一。

2、根据权利要求1所述的高速A/D转换器中无冗余位的数字校正方法，其特征在于，其中用步骤(4)的结果来决定最终的数字输出码，若超量程加1，没超量程减1。

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