JP2009272839A - 半導体デバイス、表示パネル及び電子機器 - Google Patents

半導体デバイス、表示パネル及び電子機器 Download PDF

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Abstract

【課題】使い勝手の良い単一チャネル型のバッファ回路を提案する。
【解決手段】絶縁基板上に単一チャネルの薄膜トランジスタで形成されるバッファ回路を、（ａ）第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、第１及び第２の薄膜トランジスタの接続中点を出力端とする出力段と、（ｂ）一方の主電極が第１の薄膜トランジスタの制御配線に接続され、他方の主電極が第２の薄膜トランジスタの電源に接続され、制御電極が第２の制御配線に接続される第７の薄膜トランジスタと、（ｃ）一方の主電極が第２の薄膜トランジスタの制御配線に接続され、他方の主電極が第２の薄膜トランジスタの電源に接続され、制御電極が第１の制御配線に接続される第８の薄膜トランジスタとで構成される。
【選択図】図２５

Description

この明細書で説明する発明は、絶縁基板上に単一チャネルの薄膜トランジスタを用いて形成される汎用型のバッファ回路に関する。なお、発明に係るバッファ回路は、特定の用途に限定されるものではなく、様々な用途、デバイス、製品に使用できる。因みに、この明細書で説明する発明は、半導体デバイス、表示パネル及び電子機器としての側面を有する。
低温ポリシリコン（ＬＴＰＳ：Low-temperature
poly-silicon)プロセスでは、ＮＭＯＳ型の薄膜トランジスタ（ＴＦＴ：thin film
transistor）とＰＭＯＳ型の薄膜トランジスタの両方を用いて回路を形成することができる。従って、低温ポリシリコンプロセスでは、これら２種類の薄膜トランジスタを用いて回路（いわゆる、ＣＭＯＳ回路）を製造するのが一般的である。
その反面、ＣＭＯＳ回路の場合、２種類の薄膜トランジスタを用いる。このため、どうしても工程数が増加してしまう。この工程数の増加は、生産効率を低下させ、製造コストを上昇させる一因となる。
従って、ポリシリコンプロセスを利用する場合でも、可能であれば、単一チャネルの薄膜トランジスタ（ＮＭＯＳ又はＰＭＯＳ）だけでＣＭＯＳ回路と同機能の回路を実現できることが望まれる。
しかも、この種の単一チャネル回路は、アモルファスシリコンや有機半導体で回路を形成する場合にも応用することができる。
例えばアモルファスシリコンではＮＭＯＳ型の薄膜トランジスタでしか回路を製造できないし、有機ＴＦＴではＰＭＯＳ型の薄膜トランジスタでしか回路を製造できない。
このような背景により、単一チャネルの薄膜トランジスタ（ＮＭＯＳ又はＰＭＯＳ）だけでＣＭＯＳ回路と同機能の動作を実行可能な回路の実現が望まれている。

この明細書では、特にバッファ回路に注目する。なお、言うまでもなくバッファ回路は、実に様々な回路内に搭載される汎用的な回路である。従って、バッファ回路は、基本的に、特定の用途に限定される回路ではない。ただし、以下の説明では便宜的に、表示パネルを駆動する駆動回路への応用を前提に説明する。
以下では、アクティブマトリクス駆動型の有機ＥＬパネルの駆動回路に適用するバッファ回路の従来例を説明する。
図１に、有機ＥＬパネルのシステム構成例を示す。図１に示す有機ＥＬパネル１には、パネル基板上に画素アレイ部３と、信号線駆動部５と、第１の制御線駆動部７と、第２の制御線駆動部９とが配置されている。
画素アレイ部３には、サブ画素１１が表示解像度に応じてマトリクス状に配置されている。図２及び図３に、サブ画素１１の等価回路例を示す。なお、各図に示すサブ画素１１は、いずれも薄膜トランジスタがＮＭＯＳのみで構成される場合の回路例である。
図中、Ｎ１はサンプリングトランジスタ、Ｎ２は駆動トランジスタ、Ｎ３は点灯制御トランジスタ、Ｃｓは保持容量である。また、ＷＳＬは書込制御線、ＬＳＬは点灯制御線、ＰＳＬは電流供給線に対応する。
因みに図２は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御トランジスタＮ３のオン・オフ制御によって実現する駆動方式を採用する場合の回路構成に対応する。
一方、図３は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御線ＬＳＬの電位変化によって実現する駆動方式を採用する場合の回路構成に対応する。なお、図３の場合、点灯制御線ＬＳＬは電流供給線としても機能する。
図４に、図２及び図３に示すサブ画素１１に信号電位Ｖsig （Ｄａｔａ）を書き込む際のタイミングチャートを示す。因みに、図４（Ａ）は信号線ＤＴＬの駆動波形である。信号線ＤＴＬには、画素階調Ｄａｔａに対応する信号電位Ｖsig が与えられる。ここでの信号電位Ｖsig の大きさによって、駆動トランジスタＮ２が供給する駆動電流の大きさが決まる。有機ＥＬ素子ＯＬＥＤは電流駆動素子であり、ここでの駆動電流が大きいほど輝度が高くなる。
図４（Ｂ）は書込制御線ＷＳＬの駆動波形である。Ｈレベルの期間にサンプリングトランジスタＮ１がオン制御され、信号線ＤＴＬの電位が駆動トランジスタＮ２のゲート電極に書き込まれる。
図４（Ｃ）は点灯制御線ＬＳＬの駆動波形である。点灯制御線ＬＳＬは、ＨレベルとＬレベルの２値で駆動される。この電位の切り替えにより、有機ＥＬ素子ＯＬＥＤの点灯と消灯が切り替え制御される。
なお、図２に示すサブ画素１１と図３に示すサブ画素１１では、点灯制御線ＬＳＬの制御振幅が異なっている。図２の場合、点灯制御線ＬＳＬは点灯制御トランジスタＮ３を駆動できれば良いのに対し、図３の場合、点灯制御線ＬＳＬは駆動トランジスタＮ２と有機ＥＬ素子ＯＬＥＤの動作電圧を供給する必要があるためである。
図４に示すように、信号電位Ｖsig の書き込みが終了した後は、点灯制御線ＬＳＬがＨレベルのとき有機ＥＬ素子ＯＬＥＤは点灯し、点灯制御線ＬＳＬがＬレベルのとき有機ＥＬ素子ＯＬＥＤは消灯する。
なお、１フィールド期間に占める点灯期間の比率（Ｄｕｔｙ）を可変制御することにより、ピーク輝度レベルを制御することができる。
この他、点灯制御線ＬＳＬ（図４（Ｃ））は、動画特性の調整にも用いられる。動画特性の調整には、１フィールド期間内の点灯回数や点灯期間のタイミングを調整することが求められる。
従って、第２の制御線駆動部９には、複数種類のパルスを出力できることが求められる。
しかも、アクティブマトリクス駆動方式で一般的な線順次書込方式に適用する場合には、これらのパルス波形を線順次に転送できなければならない。
すなわち、この種の制御線駆動部には、制御パルスのパルス長を自在に設定できる機能と、線順次に次段に転送できる機能の２つを搭載することが求められる。
さて、図２及び図３に示すサブ画素１１では、前述した信号電位Ｖsig の書き込み動作時に、駆動トランジスタＮ２の閾値補正動作と移動度補正動作を伴う場合がある。図５に、図２に対応するサブ画素１１のタイミングチャートを示す。因みに、図２のサブ画素１１に補正機能がある場合、電流供給線ＰＳＬは図５（Ｃ）に示すように駆動される。また図６に、図３に対応するサブ画素１１のタイミングチャートを示す。なお、図２に示すサブ画素１１と図３に示すサブ画素１１の違いは、初期化動作と発光期間制御を切り離すか否かである。
発光期間制御では、ピーク輝度を調節するために発光期間と消灯期間の比率（Ｄｕｔｙ）を可変する動作が求められる。また、発光期間制御では、動画表示特性を調整するために、１フィールド期間内における発光期間と消灯期間の切り替え回数を変更する動作が求められる。これらの用途のため、第２の制御線駆動部９の回路構成は一般に複雑になる。
従って、閾値補正期間の準備タイミングを与える初期化パルスの供給線（ＰＳＬ）と点灯期間制御パルスの供給線（ＬＳＬ）を別に用意する図２の回路構成は、制御インターフェースの単純化に有利である。ただし、図２の回路構成は、制御線として書込制御線ＷＳＬ、点灯制御線ＬＳＬ、電流供給線ＰＳＬの３本が必要である。
以下では、閾値補正動作と、移動度補正動作と、発光期間制御を含むサブ画素１１の制御動作を、図３に示す画素回路の場合について説明する。従って、図６を参照しながら説明する。
なお、図２に示す画素回路について使用する制御動作は、前述したように、初期化動作と発光期間制御を分離する以外は共通であるので説明を省略する。
図６（Ａ）は書込制御線ＷＳＬの駆動波形である。例えばＨレベルの期間にサンプリングトランジスタＮ１がオン制御され、信号線ＤＴＬの電位が駆動トランジスタＮ２のゲート電極に書き込まれる。
なお、図中の１回目のＨレベル期間は、駆動トランジスタＮ２の閾値電位Ｖthのバラツキ補正に用いられる。
一方、図中の２回目のＨレベル期間は、画素階調に対応する信号電位Ｖsig の書き込みに用いられると共に、駆動トランジスタＮ２の移動度μのバラツキ補正に用いられる。
因みに、２回目のＨレベル期間の立ち下げ時の波形が斜めになっているのは、高輝度（高信号電位）から低輝度（低信号電位）まですべての階調において最適な移動度補正期間を設定するためである。
移動度補正とは移動度μの高い駆動トランジスタＮ２と移動度μの小さい駆動トランジスタＮ２との移動度差を補正するための動作であり、その補正時間をこの書込制御線ＷＳＬのＨレベルの長さで決めている。そして、この補正期間は原理上、低輝度（低信号電位）ほど長い期間が必要になる。
図６（Ｂ）は信号線ＤＴＬの駆動波形である。信号線ＤＴＬには、２種類の電位が印加される。オフセット電位Ｖofs は、駆動トランジスタＮ２の閾値補正用である。信号電位Ｖsig は、画素階調を与える電位である。ここでの信号電位Ｖsig の大きさによって、駆動トランジスタＮ２が供給する駆動電流の大きさが決まる。有機ＥＬ素子ＯＬＥＤは電流駆動素子であり、ここでの駆動電流が大きいほど輝度が高くなる。
図６（Ｃ）は点灯制御線ＬＳＬの駆動波形である。点灯制御線ＬＳＬは、ＨレベルとＬレベルの２値で駆動される。図中の１回目のＬレベル期間は、初期化期間を与えるのに用いられる。図中の２回目のＬレベル期間は、発光開始後の消灯期間を与えるのに用いられる。
ここでの初期化動作は、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsを閾値電圧Ｖthよりも広げるための動作である。この動作は、閾値補正の実行前に不可欠な動作である。以下では、補正準備動作という。
この補正準備動作の後、駆動トランジスタＮ２のゲート電極にオフセット電位Ｖofs
が印加されると共に、点灯制御線ＬＳＬの電位がＨレベルに切り替え制御される。この電位関係での動作が閾値補正動作である。閾値補正動作が開始すると、駆動トランジスタＮ２のソース電位Ｖｓは徐々に上昇し、駆動トランジスタＮ２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖthに達した時点でソース電位Ｖｓの上昇は停止する。
なお、信号電位Ｖsig の書き込みが終了すると、次回の書き込み期間まで発光期間が開始される。発光期間においては、点灯制御線ＬＳＬがＨレベルのとき、有機ＥＬ素子ＯＬＥＤが点灯し、Ｌレベルのとき有機ＥＬ素子ＯＬＥＤが消灯する。１フィールド期間内における点灯期間長の比率を可変制御することにより、ピーク輝度レベルを制御することができる。
図６（Ｄ）は駆動トランジスタＮ２のゲート電極に現れる電位Ｖｇを示している。図６（Ｅ）は駆動トランジスタＮ２のソース電極（有機ＥＬ素子ＯＬＥＤの陽極）に現れる電位Ｖｓを示している。
前述したように、書込制御信号（図６（Ａ））や点灯制御信号（図６（Ｃ））のパルス長は、駆動動作の目的に応じて長さが異なる必要がある。
例えば前者の場合であれば、閾値補正動作と信号書込兼移動度補正動作ではパルス長が異なる必要がある。また例えば後者の場合であれば、補正準備動作の期間と発光期間中の点灯／消灯制御の場合とではパルス長が異なる必要がある。
従って、第１の制御線駆動部７と第２の制御線駆動部９のそれぞれには、複数種類のパルス長を出力できることが求められる。しかも、アクティブマトリクス駆動方式で一般的な線順次書込方式の場合には、これらのパルス波形を線順次に転送できなければならない。すなわち、この種の制御線駆動部には、制御パルスのパルス長を自在に設定できる機能と、線順次に次段に転送できる機能との２つを搭載することが求められる。
図７〜図１４に、前述した駆動条件を満たす制御線駆動回路の回路例と駆動動作例を示す。なお、制御線駆動回路は、シフトレジスタで構成される。
図７に示すシフトレジスタは、２Ｎ個のシフト段ＳＲ（１）〜ＳＲ（２Ｎ）の縦列接続で構成される。各シフト段は、それぞれ前後段に位置する他のシフト段の出力パルスを駆動パルスとして使用し、自段に入力されるクロック信号を出力パルスとして取り出すように動作する。
図８に、シフトレジスタの駆動パルス波形を示す。なお図８は、シフトレジスタがＮＭＯＳ型の薄膜トランジスタでのみ構成される場合のパルス波形である。
図８（Ａ）は、１段目のシフト段を駆動するためのスタートパルスｓｔであり、図８（Ｂ）は、２Ｎ段目のシフト段を駆動するためのエンドパルスｅｎｄである。図８（Ｃ）は、偶数段目に位置するシフト段用のクロック信号ｃｋ１である。
図８（Ｄ）は、奇数段目に位置するシフト段用のクロック信号ｃｋ２である。図８（Ｅ）は、１段目のシフト段ＳＲ（１）の出力パルスｏ１である。図８（Ｆ）は、ｋ−１段目のシフト段ＳＲ（ｋ−１）の出力パルスｏ（ｋ−１）である。以下、図８（Ｇ）〜図８（Ｉ）は、図中に示す符号段目の出力パルスｏである。
図９は、ｋ段目に位置するシフト段ＳＲの内部回路例である。図に示すように、シフト段ＳＲを構成する薄膜トランジスタは全てＮＭＯＳ型である。このシフト段ＳＲの出力段は、電源電位ＶＳＳとクロック入力端の間に直列接続されたＮＭＯＳ型の薄膜トランジスタＮ１１及びＮ１２で構成される。なお、薄膜トランジスタＮ１１とＮ１２の接続中点が出力端に接続される。また、薄膜トランジスタＮ１１のゲート電極と電源電位ＶＳＳとの間には補間容量Ｃｂ１が接続される。一方、薄膜トランジスタＮ１２のゲート電極とクロック入力端との間には補間容量Ｃｂ２が接続される。この補間容量Ｃｂ２が、ブートストラップ動作を補間する容量である。
図１０に、シフト段ＳＲに関連する入出力パルスとノードＡ点及びＢ点の電位関係を示す。なお、図１０（Ａ）はクロック信号ｃｋの波形である。図１０（Ｂ）は第１の駆動パルスｉｎ１（ｋ）（前段に位置するシフト段の出力パルスｏｕｔ（ｋ−１））の波形である。図１０（Ｃ）は第２の駆動パルスｉｎ１（ｋ）（後段に位置するシフト段の出力パルスｏｕｔ（ｋ＋１））の波形である。図１０（Ｄ）はノードＢの電位（薄膜トランジスタＮ１１の制御配線電位）の波形である。図１０（Ｅ）はノードＡの電位（薄膜トランジスタＮ１２の制御配線電位）の波形である。図１０（Ｆ）は出力端に現れる出力パルスｏｕｔの波形である。
図１０に示すように、ノードＡとノードＢの電位は、第１の駆動パルスｉｎ１（ｋ）がＨレベルに立ち上がるタイミングと第２の駆動パルスｉｎ２（ｋ）がＨレベルに立ち上がるタイミングのそれぞれにおいて相補的に切り換えられる。
この相補動作を実現するのが、薄膜トランジスタＮ１３〜Ｎ１６である。
例えば第１の駆動パルスｉｎ１（ｋ）がＨレベルで第２の駆動パルスｉｎ２（ｋ）がＬレベルのとき、薄膜トランジスタＮ１３とＮ１４がオン動作し、薄膜トランジスタＮ１５とＮ１６はオフ動作する。また例えば第１の駆動パルスｉｎ１（ｋ）がＬレベルで第２の駆動パルスｉｎ２（ｋ）がＨレベルのとき、薄膜トランジスタＮ１５とＮ１６がオン動作し、薄膜トランジスタＮ１３とＮ１４はオフ動作する。
ところで、ノードＡのＨレベルの間、補間容量Ｃｂ２は充電動作される。このため、ノードＡがＨレベルの期間に、クロック信号ｃｋがＨレベルに切り替わって、出力パルスｏｕｔ（ｋ）にＨレベルが現れると、ノードＡの電位は補間容量Ｃｂ２の充電電圧分だけ持ち上がるように変化する。このとき、薄膜トランジスタＮ１２のゲート・ソース間電圧Ｖｇｓは、ブートストラップ動作により閾値電圧Ｖth以上に確保されるので、出力パルスｏｕｔ（ｋ）の電位波形は、クロック信号ｃｋと全く同じ電位波形になる。
すなわち、図７に示すシフトレジスタは、１段目のシフト段から順番にクロック信号ｃｋを抜き出して出力端に出力するように動作する。従って、このシフトレジスタの場合には、出力パルスｏｕｔのパルス幅の可変範囲は、クロック信号ｃｋのパルス幅を可変可能な１Ｈ期間（１水平走査期間）の範囲に限られる。
なお、１Ｈ期間内であれば、このシフトレジスタは、複数発のパルス信号を転送することもできる。
図１１に、クロック信号ｃｋが２つのパルス信号で構成される場合の転送動作例を示す。なお、図１１（Ａ）〜（Ｉ）に示す波形は、いずれも図８（Ａ）〜（Ｉ）の波形に対応する。
また、図１２に、この場合に対応するシフト段ＳＲの動作波形を示す。図１２（Ａ）〜（Ｆ）の波形は、いずれも図１０（Ａ）〜（Ｆ）の波形に対応する。図１２（Ｅ）に示すように、ブートストラップ動作も、２つのパルス信号について実行される。
また、図７に示すシフトレジスタは、クロック信号ｃｋの立ち上がり速度と立ち下がり速度の調整により、出力パルスｏｕｔに同じ波形変化を再現することができる。
図１３に、クロック信号ｃｋに、台形形状のクロック信号ｃｋが入力される場合の転送動作例を示す。なお、図１３（Ａ）〜（Ｉ）に示す波形は、いずれも図８（Ａ）〜（Ｉ）の波形に対応する。
また、図１４に、この場合に対応するシフト段ＳＲの動作波形を示す。図１４（Ａ）〜（Ｆ）の波形は、いずれも図１０（Ａ）〜（Ｆ）の波形に対応する。図１４（Ｅ）に示すように、ブートストラップ動作も、パルス信号ｃｋと全く同じ台形波形になり、その波形が出力パルスｏｕｔとして取り出される。
特開２００５−１４９６２４号公報
ところで、図７（図９）で説明したシフトレジスタの出力段を構成する薄膜トランジスタＮ１１及びＮ１２は相補的に動作する。従って出力段に貫通電流が流れることはなく、その消費電力も小さく済む。
しかし、図７（図９）で説明したシフトレジスタは、前述したように、外部から入力されるクロック信号ｃｋがそのまま出力クロック（転送クロック）として出力される。従って、図１５に示すように、第１の制御線駆動部７（シフトレジスタ）にクロック信号を供給するバッファ回路２１には、出力パルスの供給先である全画素を駆動できるだけの駆動能力が求められることになる。
一方、第１の制御線駆動部７にスタートパルスｓｔやエンドパルスｅｎｄを供給するバッファ回路２３の場合は、シフトレジスタ内のシフト段ＳＲだけを駆動できれば良い。
このため、バッファ回路２１の回路サイズは、バッファ回路２３の回路サイズよりも大きくならざるを得ない。
結果的に、図７（図９）に示すシフトレジスタ（第１の制御線駆動部７）の内部で消費される電力こそ低下できるものの、その前段に位置するバッファ回路２１で消費される電力が大きくなる欠点がある。
しかも、クロック信号ｃｋは、前述の通り、水平ライン上に位置する全ての画素を駆動する必要がある。従って、水平ライン上に並ぶ画素数が多いほど又は各画素の負荷が大きいほど、バッファ回路２１の画素サイズが大型化し、消費電力も大きくなる問題がある。
前述したように、現在提案されている制御線駆動部（半導体デバイス）には、未だ解決すべき技術上の問題が残存する。そこで、発明者は、駆動すべき負荷が大きい場合にも、前段回路に求められる駆動能力が小さく済む回路構成の採用が可能なバッファ回路を提案する。
発明者は、絶縁基板上に単一チャネルの薄膜トランジスタで形成される半導体デバイスのバッファ回路として、以下の（ａ）〜（ｅ）に示す構造を有するものを提案する。ただし、（ｄ）及び（ｅ）に示す構造については、いずれか一方だけを有する構造で良好な駆動特性を実現することができる。
（ａ）第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、第１及び第２の薄膜トランジスタの接続中点を出力端とする出力段
（ｂ）セットパルスで制御される第３の薄膜トランジスタと、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、前記第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段
（ｃ）セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、前記第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段
（ｄ）一方の主電極が第１の制御配線に接続され、他方の主電極が第２、第４及び第６の薄膜トランジスタに共通の電源に接続され、制御電極が第２の制御配線に接続される第７の薄膜トランジスタ
（ｅ）一方の主電極が第２の制御配線に接続され、他方の主電極が第２、第４及び第６の薄膜トランジスタに共通の前記電源に接続され、制御電極が第１の制御配線に接続される第８の薄膜トランジスタ
なお、前述した構造を有するバッファ回路は、出力端に現れる出力パルスの振幅に対し、セットパルス及びリセットパルスの振幅が小さいことが望ましい。入力パルスの振幅が小さければ、その分、前段回路の消費電力を小さくすることができる。
因みに、セットパルス及びリセットパルスは、それぞれ対応するシフトレジスタ回路から供給されることが望ましい。セットパルス用のシフトレジスタ回路とリセットパルス用のシフトレジスタを用いることで、多数の負荷を順番に高速駆動することが要求される用途に用いることができる。
例えば、前述した構造を有するバッファ回路の出力パルスは、表示パネルにおけるサンプリングタイミングの制御に使用されることが望ましい。
また例えば、前述した構造を有するバッファ回路の出力パルスは、表示パネルにおける電流供給線の制御に使用されることが望ましい。
また例えば、前述した構造を有するバッファ回路の出力パルスは、自発光型の表示パネルの点灯制御に使用され、セットパルス印加開始タイミングからリセットパルスの印加開始タイミングまでの期間が、１フィールド期間内に配置される各発光期間長を与えることが望ましい。
また、前述した構造を有するバッファ回路では、第１の薄膜トランジスタの一方の主電極に、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間に複数の出力パルスを発生させるパルス信号が入力されることが望ましい。この構造の採用により、複雑なパルス制御が可能になる。
なお、前述した構造を有するバッファ回路の場合、第３及び第５の薄膜トランジスタがダイオード接続であることが望ましい。この場合、第３及び第５の薄膜トランジスタの一方の主電極を接続する電源線が不要となり、その分、バッファ回路のレイアウト面積を小さくできる。
また、前述した構造を有するバッファ回路を搭載する半導体デバイスは、画素アレイ部を構成する駆動回路の少なくとも一部に搭載することが望ましい。
また、この表示パネルは電子機器に搭載することが望ましい。電子機器は、画素アレイ部と、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
前述した構造を有するバッファ回路の場合、第１及び第２の入力段の各出力電位が、出力段を構成する第１及び第２の薄膜トランジスタの制御配線に印加される。ここで、セットパルス及びリセットパルスの駆動対象は、第１及び第２の入力段を構成する各薄膜トランジスタである。従って、セットパルス及びリセットパルスの供給源に求められる駆動能力は小さく済む。
また、第１及び第２の入力段を配置することにより、セットパルスとリセットパルスの有意レベルが印加されない期間でも、出力段を構成する第１及び第２の薄膜トランジスタの制御配線の電位状態を保持し続けることができる。これにより、出力段に電流負荷が接続される場合でも、出力パルスの電位を保持し続けることができる。
また、第７及び第８の薄膜トランジスタの両方又はいずれか一方を用意することにより、２つの制御配線のうち一方の制御線の電位によって他方の制御線の電位を理想的なオフ電位に固定することができる。この結果、出力段における貫通電流を確実に抑制することができる。また、制御配線の電位が固定されることで、外部からの飛び込み信号に対する耐性を高めることができる。すなわち、動作の信頼性を高めることができる。
以下、明細書において提案する発明を、アクティブマトリクス駆動型の表示パネルにおける駆動回路に適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
（Ａ）表示パネルのシステム構成
以下の形態例は、有機ＥＬパネルについて説明する。図１６に、形態例に係る有機ＥＬパネルのシステム構成例を示す。なお、図１６には、図１との対応部分に同一符号を付して示す。
形態例に係る有機ＥＬパネル３１は、パネル基板上に画素アレイ部３と、信号線駆動部５と、第１の制御線駆動部３３と、第２の制御線駆動部３５とによって構成される。
すなわち、形態例に係るバッファ回路は、垂直方向に駆動パルスを転送する第１及び第２の制御線駆動部３３及び３５に搭載する。
この形態例において提案する制御線駆動部は、図１７に示すように、クロック信号に基づいてパルス信号を転送するシフトレジスタと、そのパルス信号に基づいて制御線を駆動するバッファ回路との２段構造を想定する。
後述するように、形態例に係るバッファ回路は、シフトレジスタの出力をセットパルスとリセットパルスとして使用する。すなわち、シフトレジスタの出力パルスは、制御線に接続する全てのサブ画素１１ではなく、バッファ回路だけを駆動する能力を備えていれば良い。
このため、シフトレジスタの前段に配置するクロック信号用のバッファ回路２１は、スタートパルスｓｔやエンドパルスｅｎｄ用のバッファ回路２３と同程度の駆動能力で良い。
なお、この形態例において、セットパルスは、バッファ回路の出力パルスの電位をセット電位に切り換えるタイミングを与える信号をいう。
また、リセットパルスは、バッファ回路の出力パルスの電位をリセット電位に切り換えるタイミングを与える信号をいう。
（Ｂ）制御線駆動部の構成（ＮＭＯＳ型）
図１８に、ＮＭＯＳ型の薄膜トランジスタのみで形成される制御線駆動部の構成例を示す。
図１８に示す制御線駆動部は、セットパルス転送用のシフトレジスタ４１と、リセットパルス転送用のシフトレジスタ４３と、各シフト段から出力されるセットパルスとリセットパルスに基づいて相補動作するバッファ回路４５とで構成される。
なお、バッファ回路４５は、セットパルスの入力によりＨレベル（セット電位）を出力し、リセットパルスの入力によりＬレベル（リセット電位）を出力する。
図１９に、この制御線駆動部の駆動パルス波形を示す。なお、図１９（Ａ）〜（Ｃ）は、セット信号転送用のシフトレジスタ４１の出力パルスscan1 を示す。また、図１９（Ｄ）〜（Ｆ）は、リセット信号転送用のシフトレジスタ４３の出力パルスscan2 を示す。また、図１９（Ｇ）〜（Ｉ）は、バッファ回路４５の出力パルスout を示す。
図１９（Ｇ）〜（Ｉ）に示すように、バッファ回路４５の出力パルスout
のパルス幅は、バッファ回路４５に入力されるセットパルスとリセットパルスの入力タイミングの時間差に一致する。従って、セットパルスとリセットパルスの転送間隔を制御することにより、バッファ回路４５の出力パルスout のパルス幅を自由に設定することが可能になる。
以下では、バッファ回路４５の形態例を説明する。
（Ｂ−１）形態例１
（ａ）回路構成
図２０にバッファ回路４５の１つ目の形態例を示し、図２１に対応する駆動波形を示す。
図２０に示すバッファ回路４５は、出力段５１と、第１の入力段５３と、第２の入力段５５で構成される。
出力段５１は、高位電源ＶＤＤ１と低位電源ＶＳＳの間に、ＮＭＯＳ型の薄膜トランジスタＮ３１及びＮ３２を直列に接続した回路構成を有している。このうち、薄膜トランジスタＮ３１は高位電源ＶＤＤ１側に接続され、薄膜トランジスタＮ３２は低位電源ＶＳＳ側に接続される。なお、薄膜トランジスタＮ３１とＮ３２の接続中点がバッファ回路４５の出力端ＯＵＴになる。
この形態例の場合、薄膜トランジスタＮ３１のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３１を接続する。もっとも、薄膜トランジスタＮ３１のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３１は配置しなくても良い。
また、出力段５１には、薄膜トランジスタＮ３１のブートストラップ時のゲート電位Ｖｇと第１の入力段５３の出力電位との電位差を吸収するための薄膜トランジスタＮ４１が配置される。ここで、ＮＭＯＳ型の薄膜トランジスタＮ４１の主電極の一方は、薄膜トランジスタＮ３１のゲート電極配線（制御配線であるノードＡ）に接続され、他方は制御配線であるノードＢに接続される。また、薄膜トランジスタＮ４１のゲート電極は、高位電源ＶＤＤ１に接続される。
なお、ノードＢには、電位保持用の容量（以下、「保持容量」という。）Ｃｓ１が接続される。同様に、薄膜トランジスタＮ３２のゲート電極配線（制御配線であるノードＣ）には、保持容量Ｃｓ２が接続される。これらは、ノードＢ及びＣの配線容量が小さい場合に、その補完用に接続される。これらの補完容量を配置することにより、薄膜トランジスタのオフリークや配線間容量を介した飛び込み等の誤動作の要因となるノード電位の変動を小さくすることができる。
第１の入力段５３と第２の入力段５５は、基本的に出力段５１と同じ回路構成である。
まず、第１の入力段５３の回路構成を説明する。第１の入力段５３は、高位電源ＶＤＤ１と低位電源ＶＳＳの間に、ＮＭＯＳ型の薄膜トランジスタＮ３３及びＮ３４を直列に接続した回路構成を有している。このうち、薄膜トランジスタＮ３３は高位電源ＶＤＤ１側に接続され、薄膜トランジスタＮ３４は低位電源ＶＳＳ側に接続される。なお、薄膜トランジスタＮ３３とＮ３４の接続中点が出力端となり、ノードＢに接続される。
また、薄膜トランジスタＮ３３のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３２が接続される。やはり、薄膜トランジスタＮ３３のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３２は配置しなくても良い。
また、薄膜トランジスタＮ３３のブートストラップ時のゲート電位Ｖｇとセットパルス用の入力端に現れる電位との間に生じる電位差を吸収する薄膜トランジスタＮ４２が配置される。
ここで、ＮＭＯＳ型の薄膜トランジスタＮ４２の主電極の一方は、薄膜トランジスタＮ３３のゲート電極配線（制御配線であるノードＤ）に接続され、他方はセットパルス用の入力端ＩＮｓに接続される。また、薄膜トランジスタＮ４２のゲート電極は、高位電源ＶＤＤ１に接続される。
一方、薄膜トランジスタＮ３４のゲート電極は、リセットパルス用の入力端ＩＮｒに接続される。このように、第１の入力段５３は、セットパルスとリセットパルスによって動作が制御される。
次に、第２の入力段５５の回路構成を説明する。第２の入力段５５は、高位電源ＶＤＤ１と低位電源ＶＳＳの間に、ＮＭＯＳ型の薄膜トランジスタＮ３５及びＮ３６を直列に接続した回路構成を有している。このうち、薄膜トランジスタＮ３５は高位電源ＶＤＤ１側に接続され、薄膜トランジスタＮ３６は低位電源ＶＳＳ側に接続される。なお、薄膜トランジスタＮ３５とＮ３６の接続中点が出力端となり、ノードＣに接続される。
また、薄膜トランジスタＮ３５のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３３が接続される。やはり、薄膜トランジスタＮ３５のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３３は配置しなくても良い。
また、薄膜トランジスタＮ３５のブートストラップ時のゲート電位Ｖｇとリセットパルス用の入力端に現れる電位との間に生じる電位差を吸収する薄膜トランジスタＮ４３が配置される。
ここで、ＮＭＯＳ型の薄膜トランジスタＮ４３の主電極の一方は、薄膜トランジスタＮ３５のゲート電極配線（制御配線であるノードＥ）に接続され、他方はリセットパルス用の入力端ＩＮｒに接続される。また、薄膜トランジスタＮ４３のゲート電極は、高位電源ＶＤＤ１に接続される。
一方、薄膜トランジスタＮ３６のゲート電極は、セットパルス用の入力端ＩＮｓに接続される。このように、第２の入力段５５におけるセットパルスとリセットパルスの薄膜トランジスタとの接続関係は、第１の入力段５３の接続関係と逆の関係に設定される。
なお、各薄膜トランジスタＮ３１（Ｎ３３，Ｎ３５）のブートゲインｇb は次式で与えられる。
ｇb ＝（Ｃｇ＋Ｃｂ）／（Ｃｇ＋Ｃｂ＋Ｃｐ）
ただし、Ｃｇはゲート容量であり、Ｃｂは薄膜トランジスタのゲート電極に接続するブートストラップ補完容量であり、ＣｐはノードＡ（ノードＤ，ノードＥ）の寄生容量（Ｃｇ、Ｃｂを除いた配線容量）である。
寄生容量Ｃｐの存在がブートストラップゲインを劣化させる原因である。従って、前述したように、ブートストラップ補完容量を配置してブートストラップゲインを上げることが、各薄膜トランジスタのオン動作を確実にする上で好ましい。
（ｂ）駆動動作
続いて、図２１に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
図２１（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図２１（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図２１（Ｃ）は、薄膜トランジスタＮ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図２１（Ｄ）は、薄膜トランジスタＮ３５のゲート電極配線（ノードＥ）の電位状態を示す。図２１（Ｅ）は、第１の入力段５３の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図２１（Ｆ）は、薄膜トランジスタＮ３１のゲート電極配線（ノードＡ）の電位状態を示す。図２１（Ｇ）は、第２の入力段５５の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図２１（Ｈ）は、出力段５１の出力端ＯＵＴに現れる電位状態を示す。
図２１に示すように、セットパルス（入力端ＩＮｓ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。一方、リセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。このように、シフトレジスタ４１及び４３から与えられるパルス信号は、バッファ回路４５に供給される２つの電源電位と同じである。
この形態例の場合、セットパルスがＨレベルに立ち上がるタイミングは、出力段５１の出力端に現れる出力パルスの立ち上がりタイミングを与えるタイミングとして規定されている。一方、リセットパルスがＨレベルに立ち上がるタイミングは、出力段５１の出力端に現われる出力パルスの立ち下がりタイミングを与えるタイミングとして規定されている。図２１（Ａ）及び（Ｂ）に示すように、セットパルスがまずＨレベルに立ち上がり、遅れてリセットパルスがＨレベルに立ち上がる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段５３のノードＤがＨレベルに立ち上がる。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図２１（Ｅ））。
なお、ノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図２１（Ｃ））。この上昇後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が高位電源ＶＤＤ１になる（図２１（Ｅ））。
前述したようにノードＢが高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位もＨレベルに上昇して薄膜トランジスタＮ３１がオン動作し、出力端ＯＵＴの電位が上昇する（図２１（Ｈ））。
なお、出力端ＯＵＴの電位の上昇に伴い、薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図２１（Ｆ））。この上昇後の電位がＶａである。この電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が高位電源ＶＤＤ１になる（図２１（Ｈ））。
ところで、このセットパルスがＨレベルの期間では、薄膜トランジスタＮ３６もオン動作している。このため、出力段５１を構成する薄膜トランジスタＮ３２のゲート電位（ノードＣの電位）は、低位電源ＶＳＳに制御される（図２１（Ｇ））。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。しかし、ノードＢ及びＣには保持容量Ｃｓ１及びＣｓ２が接続されており、セットパルスがＨレベルのときの電位状態が保持されている。従って、この電位状態が、リセットパルスがＬレベルからＨレベルに切り替わるまで保持される。
リセットパルスがＨレベルになると（図２１（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図２１（Ｇ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図２１（Ｄ））。この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が高位電源ＶＤＤ１になる（図２１（Ｇ））。
前述したようにノードＣが高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２がオン動作し、出力端ＯＵＴの電位が低位電源ＶＳＳに立ち下がる（図２１（Ｈ））。
ところで、このリセットパルスがＨレベルの期間では、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図２１（Ｅ））。また、これに伴い、出力段５１を構成する薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）も、低位電源ＶＳＳに低下する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。しかし、ノードＢ及びＣには保持容量Ｃｓ１及びＣｓ２が接続されており、リセットパルスがＨレベルのときの電位状態が保持されている。従って、この電位状態が、セットパルスがＬレベルからＨレベルに切り替わるまで保持される。
以上の動作により、セットパルスがＨレベルに立ち上がるタイミングで出力パルスがＨレベルに立ち上がり、リセットパルスがＨレベルに立ち上がるタイミングで出力パルスがＬレベルに立ち下がるバッファ回路４５が実現される。
（ｃ）効果
以上説明したように、形態例に係る回路構成のバッファ回路４５の採用により、セットパルスとリセットパルスが駆動すべき負荷は、それぞれ薄膜トランジスタＮ３３、Ｎ３６とＮ３４、Ｎ３５のゲート容量に限定できる。従って、セットパルス及びリセットパルスの供給源に求められる駆動能力を小さくすることができる。このため、当該駆動パルスの供給源における消費電力を小さくできる。
また、第１及び第２の入力段を配置したことにより、セットパルスとリセットパルスが共にＬレベルの期間にも、出力段５１を構成する薄膜トランジスタＮ３１及びＮ３２の制御配線（ノードＡ及びＣ）に対する電位の供給を継続することができる。このため、出力段５１に電流負荷が接続される場合でも、出力パルスの電位を保持し続けることができる。
すなわち、形態例に係るバッファ回路を、図３に示すサブ画素１１の点灯制御線ＬＳＬを駆動する第２の制御線駆動部３５に実装することができる。勿論、その他の制御線を駆動する制御線駆動部に対しても適用することができる。例えばサブ画素１１内の薄膜トランジスタのゲート電極電圧を制御する第１の制御線駆動部３３にも形態例に係るバッファ回路に適用することができる。
また、図２１（Ｆ）及び（Ｇ）に示すように、２つの薄膜トランジスタＮ３１とＮ３２が同時にオン状態に制御されることはない。すなわち、薄膜トランジスタＮ３１とＮ３２は相補的に動作する。従って、出力段５１に貫通電流が流れることはなく、ＣＭＯＳ型の出力バッファと同じ低消費電力型の動作が可能な片チャネル型のバッファ回路を実現することができる。
（Ｂ−２）形態例２
（ａ）形態例１の注意点
前述したように、形態例１に係る回路構成のバッファ回路４５は、基本的に貫通電流が流れない低消費電力型の回路デバイスである。ところで、形態例１に係るバッファ回路４５の場合には、ブートストラップゲインを高めるため、薄膜トランジスタＮ３３及びＮ３５のゲート容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３の容量値を大きな値に定めている。
しかし、容量が大きいということは、セットパルスやリセットパルスの電位変化が、各入力段の出力端（ノードＢ及びＣ）に飛び込み易くなることを意味する。具体的には、セットパルスやリセットパルスがＨレベルからＬレベルに変化する際の電位変化によって、出力端（ノードＢ及びＣ）の電位が想定電位から低下する現象が発生する。この際、ゲート拡散容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３はカップリング容量として機能する。ゲート拡散容量とは、薄膜トランジスタのゲート−ソース（又はゲート−ドレイン）間の寄生容量のことである。ゲート容量とは、薄膜トランジスタがオン動作しているときにできるチャネル−ゲート間の容量である。
図２２に、ゲート拡散容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３を通じて発生するパルスの飛び込みを加味したタイミングチャートを示す。
ノードＢ（図２２（Ｅ））では、高位電源ＶＤＤ１であるべき電位がＶｂ１に低下し、低位電源ＶＳＳであるべき電位がＶｂ２に低下することが分かる。また、ノードＣ（図２２（Ｇ））では、高位電源ＶＤＤ１であるべき電位がＶｃ２に低下し、低位電源ＶＳＳであるべき電位がＶｃ１に低下することが分かる。
図２２にも示すように、セットパルスとリセットパルスが共にＬレベルの期間は、ノードＢやノードＣがフローティング状態で動作する。このため、パルスの飛び込みによる電位低下は、図２０に示す回路構成を採用する限り、避け得ないものである。もっとも、パルスの飛び込み量が小さければ、バッファ回路４５の動作上問題になることはない。駆動動作に問題が生じないのは、ＶＤＤ１−Ｖｂ１＜Ｖth(N41) 及びＶｃ２−ＶＳＳ＞Ｖth(N32) を満たす場合である。
ＶＤＤ１−Ｖｂ１＜Ｖth(N41) を満たせば、ノードＡのフローティング期間中も、薄膜トランジスタＮ４１がオン動作することはなく、ノードＡはブートストラップ電位Ｖａを保持することができる。従って、出力パルスのＨレベルとして高位電源ＶＤＤ１が出力される。
また、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たせば、薄膜トランジスタＮ３２のオン動作が可能となり、出力パルスを確実に低位電源ＶＳＳに引き下げることができる。
ただし、低消費電力化を考慮すると、ノードＢ及びＣの電位がパルスの飛び込みによって低位電源ＶＳＳより低い電位に低下することが問題になる。
図２３に、ＮＭＯＳトランジスタにおけるＩｄｓ−Ｖｇｓ特性を示す。図２３に示すように、一般的な構造のＮＭＯＳトランジスタでは、ゲート・ソース間電圧Ｖｇｓが負（＜０）の領域で電流Ｉｄｓが増加する傾向がある。この現象をＩｂａｃｋが跳ねると表現する。図２４に、薄膜トランジスタＮ４１のＩｄｓ−Ｖｇｓ特性の測定結果を示す。
図２４からは、Ｉｂａｃｋが跳ねていること、Ｉｂａｃｋの跳ね方にバラツキがあることが分かる。
消費電力の観点からは（貫通電流を最小化する観点からは）、オフ動作時における薄膜トランジスタＮ３１及びＮ３２のゲート・ソース間電圧Ｖgsが、Ｉｄｓが最も低くなるＶｇｓ＝０付近であることが望まれる。
ところが、前述の通り、パルスの飛込みによりノードＢ（Ａ）及びＣの電位が低位電源ＶＳＳ（＝０Ｖ）より低くなると、薄膜トランジスタＮ３１及びＮ３２の動作点は、Ｉｂａｃｋの跳ねている領域に遷移してしまう。しかも、図２４に示したように、この領域のリーク電流Ｉｄｓは、薄膜トランジスタの特性バラツキの影響を受ける。
通常、相補回路では、オン電流に対してオフ電流が十分に小さければ駆動上問題ないが、出力パルスの立ち上がり立下り（トランジェント）特性を考えると、そのリーク電流Ｉｄｓの差が出力パルスの波形に影響する。
（ｂ）回路構成
そこで、この形態例では、リーク電流が少なく、かつ、リーク電流のバラツキも少ないオフ動作点で薄膜トランジスタＮ３１及びＮ３２を動作させることができる回路構成を提案する。具体的には、ノードＢ及びノードＣがＬレベルの期間にフローティング状態になるのを無くす構成、すなわちノードＢ及びノードＣのＬレベルを低位電源ＶＳＳに固定できる回路構成を提案する。
図２５に、バッファ回路４５の２つ目の形態例を示す。なお、図２５には、図２０との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５の基本的な回路構成は、形態例１に係るバッファ回路４５の回路構成から保持容量Ｃｓ１及びＣｓ２を除いた回路構成と同じである。
違いは、ノードＣがＨレベルの期間、ノードＢに低位電源ＶＳＳの供給を継続する薄膜トランジスタＮ３７を設ける点と、ノードＢがＨレベルの期間、ノードＣに低位電源ＶＳＳの供給を継続する薄膜トランジスタＮ３８を設ける点の２点である。
具体的には、薄膜トランジスタＮ３７の一方の主電極をノードＢに接続し、他方の主電極を低位電源ＶＳＳに接続し、ゲート電極をノードＣに接続する。
また、薄膜トランジスタＮ３８の一方の主電極をノードＣに接続し、他方の主電極を低位電源ＶＳＳに接続し、ゲート電極をノードＢに接続する。
（ｃ）駆動動作
続いて、図２６に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
なお、図２６（Ａ）〜図２６（Ｈ）に示す波形は、それぞれ図２１（Ａ）〜図２１（Ｈ）の各波形に対応する。
この形態例の場合も、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、第１の入力段のノードＤがＨレベルに立ち上がる。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図２６（Ｅ））。
このノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図２６（Ｃ））。上昇後の電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が高位電源ＶＤＤ１になる（図２６（Ｅ））。
前述したようにノードＢが高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位もＨレベルに上昇して薄膜トランジスタＮ３１がオン動作し、出力端ＯＵＴの電位が上昇する（図２６（Ｈ））。
なお、出力端ＯＵＴの電位の上昇に伴い、薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図２６（Ｆ））。上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が高位電源ＶＤＤ１になる（図２６（Ｈ））。
ところで、このセットパルスがＨレベルの期間、薄膜トランジスタＮ３６もオン動作している。このため、出力段を構成する薄膜トランジスタＮ３２のゲート電位（ノードＣの電位）は、低位電源ＶＳＳに制御される（図２６（Ｇ））。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込むことになる。図２６（Ｅ）に示すように、ノードＢの電位はＨレベルを維持しながらも、その電位は高位電源ＶＤＤ１からＶｂ１に低下する。
このとき、ノードＢの電位Ｖｂ１が、Ｖｂ１−ＶＳＳ＞Ｖth(N38) を満たすとき、薄膜トランジスタＮ３８がオン動作し、ノードＣに低位電源ＶＳＳを印加することができる。このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＮ３２のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＢの電位がＶｂ１である間保持される。すなわち、リセットパルスがＨレベルに切り替わるまでノードＣは低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３２のリーク電流を最小化することができる。
なお、このノードＢの電位Ｖｂ１は、ＶＤＤ１−Ｖｂ１＜Ｖth(N41)
も満たす。これは、薄膜トランジスタＮ４１をオフ動作させて、ノードＡをフローティング状態にし、ノードＡの電位をＶａに維持するのに必要な条件である。
やがて、リセットパルスがＬレベルからＨレベルになると（図２６（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図２６（Ｇ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図２６（Ｄ））。この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が高位電源ＶＤＤ１になる（図２６（Ｄ））。
前述したようにノードＣが高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２がオン動作し、出力端ＯＵＴの電位が低位電源ＶＳＳに立ち下がる（図２６（Ｈ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図２６（Ｅ））。また、これに伴い、出力段を構成する薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）も、低位電源ＶＳＳに低下する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込むことになる。図２６（Ｇ）に示すように、ノードＣの電位はＨレベルを維持しながらも、その電位は高位電源ＶＤＤ１からＶｃ２に低下する。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図２６（Ｈ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N37) を満たすことで、薄膜トランジスタＮ３７がオン動作し、ノードＢに対する低位電源ＶＳＳの印加を継続する。
このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＮ３１のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＨレベルに切り替わるまでノードＢの電位は低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、形態例１と同様の動作と効果に加え、隣接配線からのパルスの飛び込みに強く、リーク電流も少なく済むバッファ回路を実現できる。
（Ｂ−３）形態例３
ここでは、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図２７にバッファ回路４５の３つ目の形態例を示す。なお、図２７には、図２５との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５は、形態例２に係る回路構成から薄膜トランジスタＮ４１、Ｎ４２、Ｎ４３を除いた回路構成と同じである。このことは、第１及び第２の入力段におけるブートストラップ動作を採用しないことを意味する。
（ｂ）駆動動作
続いて、図２８に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
なお、図２８（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図２８（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図２８（Ｃ）は、薄膜トランジスタＮ３１のゲート電極配線（ノードＡ）の電位状態を示す。
図２８（Ｄ）は、薄膜トランジスタＮ３２のゲート電極配線（ノードＣ）の電位状態を示す。図２８（Ｅ）は、出力段の出力端ＯＵＴに現れる電位状態を示す。
この形態例の場合も、セットパルス（入力端ＩＮｓ）とリセットパルス（ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。
この形態例に係るバッファ回路４５の場合、セットパルスがＨレベルに立ち上がるタイミングで、薄膜トランジスタＮ３３とＮ３６がオン動作する。これに伴い、ノードＡの電位が上昇し（図２８（Ｃ））、ノードＣは低位電源ＶＳＳに低下する（図２８（Ｄ））。
ノードＡの上昇に伴い、ブートストラップ補完容量Ｃｂ３１は充電され、閾値電圧Ｖth(N31) を越えた時点で薄膜トランジスタＮ３１がオン動作する。
この結果、出力端ＯＵＴの電位が上昇を開始する。また、この出力端ＯＵＴの電位上昇に伴うブートストラップ動作により、ノードＡの電位がＶａまで上昇する(図２８（Ｃ）)。この上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、出力端ＯＵＴの電位が高位電源ＶＤＤ１になる（図２８（Ｅ））。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＡに飛び込もうとする。しかし、ノードＡの電位は、出力端ＯＵＴの電位（高位電源ＶＤＤ１）にブートストラップ補完容量Ｃｂ３１の電圧分を加算した電位Ｖａに保持されており、この飛び込みの影響をほとんど受けない。従って、図２８（Ｃ）に示すように、ノードＡの電位は、直前までの電位を保持する。
一方、ノードＣは、薄膜トランジスタＮ３８がオン動作することを通じて低位電源ＶＳＳに制御される。結果的に、ノードＣがセットパルスの飛び込みの影響を受けずに済む。
この電位状態は、リセットパルスがＬレベルからＨレベルに切り替わるまで保持される。結果的に、薄膜トランジスタＮ３２のオフ動作点は変動せず、リーク電流を最小化することができる。
やがて、リセットパルスがＨレベルになると（図２８（Ｂ））、今度は、薄膜トランジスタＮ３４とＮ３５がオン動作する。これに伴い、ノードＡの電位は低位電源ＶＳＳに低下し（図２８（Ｃ））、ノードＣの電位は上昇する（図２８（Ｄ））。ただし、ノードＣの電位は、高位電源ＶＤＤ１に対して薄膜トランジスタＮ３５の閾値電圧Ｖth(N35) だけ低い電位で与えられる。すなわち、ＶＤＤ１−Ｖth(N35) まで上昇する。勿論、ＶＤＤ１−Ｖth(N35)−ＶＳＳ＞Ｖth(N32) である。
ノードＣがＨレベルに立ち上がると、薄膜トランジスタＮ３２がオン動作し、出力端ＯＵＴの電位が低位電源ＶＳＳに立ち下がる（図２８（Ｅ））。
ところで、リセットパルスがＨレベルのとき、薄膜トランジスタＮ３４もオン動作するので、ノードＡの電位は低位電源ＶＳＳに制御される（図２８（Ｃ））。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時、薄膜トランジスタンＮ３５の容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込む。図２８（Ｄ）に示すように、ノードＣの電位はＨレベルを維持しながらも、その電位はＶｃ２に低下する。
ただし、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たす。この条件を満たす限り、薄膜トランジスタＮ３２のオン動作が継続し、出力端ＯＵＴへの低位電源ＶＳＳの印加が継続される。
また、ノードＣの電位Ｖｃ２は、同時に、Ｖｃ２−ＶＳＳ＞Ｖth(N37)
を満たす。この条件を満たす限り、薄膜トランジスタＮ３７はオン動作し、ノードＡの電位を低位電源ＶＳＳに固定する。
従って、薄膜トランジスタＮ３４を通じてノードＡにリセットパルスの電位変化が飛び込むことはなく、薄膜トランジスタＮ３１のオフ動作点はずれずに済む。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＨレベルに切り替わるまでノードＡの電位は低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、形態例２と同様の動作と効果が得られるバッファ回路をより少ない素子数で実現できる。
（Ｂ−４）形態例４
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図２９にバッファ回路４５の４つ目の形態例を示す。なお、図２９には、図２５との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５は、形態例２に係る回路構成のうち第１及び第２の入力段の部分でレベルシフトを実現する回路構成に対応する。
このため、第１及び第２の入力段を構成する薄膜トランジスタＮ４２及びＮ４３のゲート電極を第２の高位電源ＶＤＤ２（＜ＶＤＤ１）に接続する構造を採用する。これにより、セットパルスとリセットパルスを低振幅化し、前段回路における更なる低消費電力化を実現する。
（ｂ）駆動動作
続いて、図３０に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図３０（Ａ）〜図３０（Ｈ）に示す波形は、それぞれ図２６（Ａ）〜図２６（Ｈ）の各波形に対応する。
この形態例の場合も、図３０（Ａ）及び図３０（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ２（＜ＶＤＤ１）の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、薄膜トランジスタＮ３３及びＮ３６がオン動作する。なお、薄膜トランジスタＮ４２は、Ｈレベルのセットパルスの入力によりダイオード接続となり、ノードＤの電位を上昇させる。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図３０（Ｅ））。
このノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図３０（Ｃ））。上昇後の電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が高位電源ＶＤＤ１になる（図３０（Ｅ））。すなわち、セットパルスのレベルシフトが実行される。
前述したようにノードＢが高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３１がオン動作し、出力端ＯＵＴの電位が上昇する（図３０（Ｈ））。
なお、出力端ＯＵＴの電位の上昇に伴い、薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図３０（Ｆ））。上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が高位電源ＶＤＤ１になる（図３０（Ｈ））。
このとき、オン動作した薄膜トランジスタＮ３６によってノードＣは、低位電源ＶＳＳに制御される（図３０（Ｇ））。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込むことになる。図３０（Ｅ）に示すように、ノードＢの電位はＨレベルを維持しながらも、その電位は高位電源ＶＤＤ１からＶｂ１に低下する。
このとき、ノードＢの電位Ｖｂ１が、Ｖｂ１−ＶＳＳ＞Ｖth(N38) を満たすとき、薄膜トランジスタＮ３８がオン動作し、ノードＣに低位電源ＶＳＳを印加する。このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＮ３２のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＢの電位がＶｂ１である間保持される。すなわち、リセットパルスがＨレベルに切り替わるまでノードＣは低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３２のリーク電流を最小化することができる。
なお、このノードＢの電位Ｖｂ１は、ＶＤＤ１−Ｖｂ１＜Ｖth(N41)
も満たす。これは、薄膜トランジスタＮ４１をオフ動作させて、ノードＡの電位をＶａに維持するために必要な条件である。
やがて、リセットパルスがＬレベルからＨレベルになると（図３０（Ｂ））、今度は、薄膜トランジスタＮ３４及びＮ３５がオン動作する。なお、薄膜トランジスタＮ４３は、Ｈレベルのリセットパルスの入力によりダイオード接続となり、ノードＥの電位を上昇させる。これにより、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図３０（Ｇ））。
このノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図３０（Ｄ））。上昇後の電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が高位電源ＶＤＤ１になる（図３０（Ｇ））。すなわち、リセットパルスのレベルシフトが実行される。
前述したようにノードＣが高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２がオン動作し、出力端ＯＵＴの電位が低位電源ＶＳＳに立ち下がる（図３０（Ｈ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図３０（Ｅ））。また、これに伴い、出力段を構成する薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）も、低位電源ＶＳＳに低下する（図３０（Ｆ））。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込むことになる。図３０（Ｇ）に示すように、ノードＣの電位はＨレベルを維持しながらも、その電位は高位電源ＶＤＤ１からＶｃ２に低下する。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位は低位電源ＶＳＳを維持する（図３０（Ｈ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N37) を満たすことで、薄膜トランジスタＮ３７がオン動作し、ノードＢに低位電源ＶＳＳの印加を継続する。
このことは、ノードＢがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＮ３１のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＨレベルに切り替わるまでノードＢの電位は低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合にも、形態例２と同様の効果、すなわち隣接配線からのパルスの飛び込みに強く、リーク電流も少なく済むバッファ回路を実現できる。
また、この形態例に係る回路構成のバッファ回路４５の場合には、出力パルスの信号振幅に対してセットパルスやリセットパルスの信号振幅を小さくできる。このため、前段回路（例えばシフトレジスタ）での消費電力を他の形態例以上に小さくできる。
（Ｂ−５）形態例５
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図３１にバッファ回路４５の５つ目の形態例を示す。なお、図３１には、図２５との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５は、形態例２に係る回路構成のうち出力段の部分でレベルシフトを実現する回路構成に対応する。
このため、出力段の最後尾に位置する薄膜トランジスタＮ３１及びＮ３２にのみ第１の高位電源ＶＤＤ１を印加し、その前段に位置する薄膜トランジスタには、第２の高位電源ＶＤＤ２（＜ＶＤＤ１）を印加する構造を採用する。これにより、セットパルスとリセットパルスの低振幅化に加え、バッファ回路４５内における更なる低消費電力化を実現する。
（ｂ）駆動動作
続いて、図３２に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図３２（Ａ）〜図３２（Ｈ）に示す波形は、それぞれ図２６（Ａ）〜図２６（Ｈ）の各波形に対応する。
なお、図３２（Ａ）及び図３２（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ２の２値で与えられる。
まず、セットパルスがＨレベルに立ち上がるタイミングで、薄膜トランジスタＮ３３及びＮ３６がオン動作する。なお、薄膜トランジスタＮ４２は、Ｈレベルのセットパルスの入力によりダイオード接続となり、ノードＤの電位を上昇させる。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図３２（Ｅ））。
このノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図３２（Ｃ））。上昇後の電位Ｖｄが、Ｖｄ−ＶＤＤ２＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が第２の高位電源ＶＤＤ２になる（図３２（Ｅ））。
前述したようにノードＢが第２の高位電源ＶＤＤ２まで立ち上がると、ノードＡもＨレベルに上昇して薄膜トランジスタＮ３１がオン動作し、出力端ＯＵＴの電位が上昇する（図３２（Ｈ））。
なお、出力端ＯＵＴの電位の上昇に伴い、薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図３２（Ｆ））。上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が高位電源ＶＤＤ１になる（図３２（Ｈ））。すなわち、パルスレベルがシフトされる。
また、セットパルスのＨレベル時、オン動作した薄膜トランジスタＮ３６によってノードＣは、低位電源ＶＳＳに制御される（図３２（Ｇ））。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込むことになる。図３２（Ｅ）に示すように、ノードＢの電位はＨレベルを維持しながらも、その電位は高位電源ＶＤＤ２からＶｂ１に低下する。
このとき、ノードＢの電位Ｖｂ１が、Ｖｂ１−ＶＳＳ＞Ｖth(N38) を満たすとき、薄膜トランジスタＮ３８がオン動作し、ノードＣに対する低位電源ＶＳＳの印加を継続する。このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＮ３２のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＢの電位がＶｂ１である間保持される。すなわち、リセットパルスがＨレベルに切り替わるまでノードＣは低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３２のリーク電流を最小化することができる。
なお、このノードＢの電位Ｖｂ１は、ＶＤＤ２−Ｖｂ１＜Ｖth(N41)
も満たす。これは、薄膜トランジスタＮ４１をオフ動作させて、ノードＡの電位をＶａに維持するために必要な条件である。
やがて、リセットパルスがＬレベルからＨレベルになると（図３２（Ｂ））、今度は、薄膜トランジスタＮ３４及びＮ３５がオン動作する。なお、薄膜トランジスタＮ４３は、Ｈレベルのリセットパルスの入力によりダイオード接続となり、ノードＥの電位を上昇させる。これにより、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図３２（Ｇ））。
このノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図３２（Ｄ））。上昇後の電位Ｖｅが、Ｖｅ−ＶＤＤ２＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が高位電源ＶＤＤ２になる（図３２（Ｇ））。
前述したようにノードＣが高位電源ＶＤＤ２まで立ち上がると、薄膜トランジスタＮ３２がオン動作し、出力端ＯＵＴの電位が低位電源ＶＳＳに立ち下がる（図３２（Ｈ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。このため、ノードＢの電位は低位電源ＶＳＳに制御される（図３２（Ｅ））。また、これに伴い、出力段を構成する薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）も、低位電源ＶＳＳに低下する（図３２（Ｆ））。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込むことになる。図３２（Ｇ）に示すように、ノードＣの電位はＨレベルを維持しながらも、その電位は高位電源ＶＤＤ２からＶｃ２に低下する。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図３２（Ｈ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N37) を満たすことで、薄膜トランジスタＮ３７がオン動作し、ノードＢに低位電源ＶＳＳの印加を継続する。
このことは、ノードＢがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＮ３１のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＨレベルに切り替わるまでノードＢの電位は低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、出力パルスの信号振幅に対してセットパルスやリセットパルスの信号振幅を小さくできるだけでなく、バッファ回路の内部についても最終出力段以外で低振幅化を実現できる。このため、前段回路（例えばシフトレジスタ）だけでなく、バッファ回路４５で消費される電力についても他の形態例以上に小さくできる。
（Ｂ−６）形態例６
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図３３にバッファ回路４５の６つ目の形態例を示す。なお、図３３には、図３１との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５は、形態例５に係る回路構成から薄膜トランジスタＮ４１、Ｎ４２、Ｎ４３を除いた回路構成と同じである。すなわち、第１及び第２の入力段におけるブートストラップ動作を採用しない回路構成を提案する。
（ｂ）駆動動作
続いて、図３４に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
なお、図３４（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図３４（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図３４（Ｃ）は、薄膜トランジスタＮ３１のゲート電極配線（ノードＡ）の電位状態を示す。
図３４（Ｄ）は、薄膜トランジスタＮ３２のゲート電極配線（ノードＣ）の電位状態を示す。図３４（Ｅ）は、出力段の出力端ＯＵＴに現れる電位状態を示す。
この形態例の場合も、図３４（Ａ）及び図３４（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ２（＜ＶＤＤ１）の２値で与えられる。
この形態例に係るバッファ回路４５の場合、セットパルスがＨレベルに立ち上がるタイミングで、薄膜トランジスタＮ３３とＮ３６がオン動作する。これに伴い、ノードＡの電位が上昇し(図３４（Ｃ）)、ノードＣは低位電源ＶＳＳに低下する（図３４（Ｄ））。
ノードＡの上昇に伴い、ブートストラップ補完容量Ｃｂ３１は充電され、閾値電圧Ｖth(N31)を越えた時点で薄膜トランジスタＮ３１がオン動作する。
この結果、出力端ＯＵＴの電位が上昇を開始する。また、この出力端ＯＵＴの電位上昇に伴うブートストラップ動作により、ノードＡの電位がＶａまで上昇する(図３４（Ｃ）)。この上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、出力端ＯＵＴの電位が高位電源ＶＤＤ１になる（図３４（Ｅ））。すなわち、セットパルスがレベルシフトされる。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＡに飛び込もうとする。しかし、ノードＡの電位は、出力端ＯＵＴの電位（高位電源ＶＤＤ１）にブートストラップ補完容量Ｃｂ３１の電圧分を加算した電位Ｖａに保持されており、この飛び込みの影響をほとんど受けない。従って、図３４（Ｃ）に示すように、ノードＡの電位は、直前までの電位（すなわち、Ｖａ）を保持する。
ところで、ノードＣは、オン状態にある薄膜トランジスタＮ３８を通じて低位電源ＶＳＳに制御される。結果的に、ノードＣがセットパルスの飛び込みの影響を受けずに済む。
この電位状態は、リセットパルスがＬレベルからＨレベルに切り替わるまで保持される。結果的に、薄膜トランジスタＮ３２のオフ動作点は変動せず、リーク電流を最小化することができる。
やがて、リセットパルスがＨレベルになると（図３４（Ｂ））、今度は、薄膜トランジスタＮ３４とＮ３５がオン動作する。これに伴い、ノードＡの電位は低位電源ＶＳＳに低下し(図３４（Ｃ）)、ノードＣの電位は上昇する（図３４（Ｄ））。ただし、ノードＣの電位は、第２の高位電源ＶＤＤ２に対して薄膜トランジスタＮ３５の閾値電圧Ｖth(N35) だけ低い電位で与えられる。すなわち、ＶＤＤ２−Ｖth(N35) まで上昇する。勿論、ＶＤＤ２−Ｖth(N35) −ＶＳＳ＞Ｖth(N32) である。
ノードＣがＨレベルに立ち上がると、薄膜トランジスタＮ３２がオン動作し、出力端ＯＵＴの電位が低位電源ＶＳＳに立ち下がる（図３４（Ｅ））。
このリセットパルスがＨレベルのとき、薄膜トランジスタＮ３４もオン動作しているので、ノードＡの電位は低位電源ＶＳＳに制御される（図３４（Ｃ））。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時、薄膜トランジスタンＮ３５の容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込む。図３４（Ｄ）に示すように、ノードＣの電位はＨレベルを維持しながらも、その電位はＶｃ２に低下する。
ただし、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たしている。この条件を満たす限り、薄膜トランジスタＮ３２のオン動作が継続し、出力端ＯＵＴへの低位電源ＶＳＳの印加が継続される。
また、ノードＣの電位Ｖｃ２は、同時に、Ｖｃ２−ＶＳＳ＞Ｖth(N37)
を満たす。この条件を満たす限り、薄膜トランジスタＮ３７はオン動作し、ノードＡの電位を低位電源ＶＳＳに固定する。
従って、薄膜トランジスタＮ３４を通じてノードＡにリセットパルスの電位変化が飛び込むことはなく、薄膜トランジスタＮ３１のオフ動作点はずれずに済む。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＨレベルに切り替わるまでノードＡの電位は低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、形態例５と同様の動作と効果を、より少ない素子数で実現できる。
（Ｂ−７）形態例７
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図３５にバッファ回路４５の７つ目の形態例を示す。なお、図３５には、図３３との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路４５は、形態例６に係る回路構成から第２の高位電源ＶＤＤ２供給用の配線を削減した回路構成と同じである。このため、薄膜トランジスタＮ３３及びＮ３５をダイオード接続とする回路構成を提案する。
なお、図３５では出力段でレベルシフトを実行する駆動方式を採用するため、セットパルスとリセットパルスの信号振幅をＶＳＳとＶＤＤ２で与えるが、レベルシフトを実行しない場合には、セットパルスとリセットパルスの信号振幅はＶＳＳとＶＤＤ１で良い。
（ｂ）駆動動作
続いて、図３６に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図３６（Ａ）〜（Ｅ）に示す波形は、図３４（Ａ）〜（Ｅ）に示す各波形に対応する。
この形態例の場合も、図３６（Ａ）及び図３６（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ２（＜ＶＤＤ１）の２値で与えられる。
この形態例に係るバッファ回路４５の場合、セットパルスがＨレベルに立ち上がるタイミングで、薄膜トランジスタＮ３３とＮ３６がオン動作する。これに伴い、ノードＡの電位が上昇し（図３６（Ｃ））、ノードＣは低位電源ＶＳＳに低下する（図３６（Ｄ））。
ノードＡの上昇に伴い、ブートストラップ補完容量Ｃｂ３１は充電され、閾値電圧Ｖth(N31)を越えた時点で薄膜トランジスタＮ３１がオン動作する。
この結果、出力端ＯＵＴの電位が上昇を開始する。また、この出力端ＯＵＴの電位上昇に伴うブートストラップ動作により、ノードＡの電位がＶａまで上昇する(図３６（Ｃ）)。この上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、出力端ＯＵＴの電位が高位電源ＶＤＤ１になる（図３６（Ｅ））。すなわち、セットパルスがレベルシフトされる。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＡに飛び込もうとする。しかし、ノードＡの電位は、出力端ＯＵＴの電位（高位電源ＶＤＤ１）にブートストラップ補完容量Ｃｂ３１の電圧分を加算した電位Ｖａに保持されており、この飛び込みの影響をほとんど受けない。従って、図３６（Ｃ）に示すように、ノードＡの電位は、直前までの電位（すなわち、Ｖａ）を保持する。
一方、ノードＣは、オン状態にある薄膜トランジスタＮ３８を通じて低位電源ＶＳＳに制御される。結果的に、ノードＣがセットパルスの飛び込みの影響を受けずに済む。
この電位状態は、リセットパルスがＬレベルからＨレベルに切り替わるまで保持される。結果的に、薄膜トランジスタＮ３２のオフ動作点は変動せず、リーク電流を最小化することができる。
やがて、リセットパルスがＨレベルになると（図３６（Ｂ））、今度は、薄膜トランジスタＮ３４とＮ３５がオン動作する。これに伴い、ノードＡの電位は低位電源ＶＳＳに低下し（図３６（Ｃ））、ノードＣの電位は上昇する（図３６（Ｄ））。ただし、ノードＣの電位は、高位電源ＶＤＤ２に対して薄膜トランジスタＮ３５の閾値電圧Ｖth(N35) だけ低い電位で与えられる。すなわち、ＶＤＤ２−Ｖth(N35) まで上昇する。勿論、ＶＤＤ２−Ｖth(N35) −ＶＳＳ＞Ｖth(N32) である。
ノードＣがＨレベルに立ち上がると、薄膜トランジスタＮ３２がオン動作し、出力端ＯＵＴの電位が低位電源ＶＳＳに立ち下がる（図３６（Ｅ））。
ところで、リセットパルスがＨレベルのとき、薄膜トランジスタＮ３４もオン動作しているので、ノードＡの電位は低位電源ＶＳＳに制御される（図３６（Ｃ））。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時、薄膜トランジスタンＮ３５の容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込む。図３６（Ｄ）に示すように、ノードＣの電位はＨレベルを維持しながらも、その電位はＶｃ２に低下する。
ただし、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たしている。この条件を満たす限り、薄膜トランジスタＮ３２のオン動作が継続し、出力端ＯＵＴへの低位電源ＶＳＳの印加が継続される。
また、ノードＣの電位Ｖｃ２は、同時に、Ｖｃ２−ＶＳＳ＞Ｖth(N37)
を満たす必要がある。この条件を満たす限り、薄膜トランジスタＮ３７はオン動作し、ノードＡの電位を低位電源ＶＳＳに固定する。
従って、薄膜トランジスタＮ３４を通じてノードＡにリセットパルスの電位変化が飛び込むことはなく、薄膜トランジスタＮ３１のオフ動作点はずれずに済む。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＨレベルに切り替わるまでノードＡの電位は低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路４５の場合には、形態例６の回路レイアウトから第２の高位電源用の配線を削減できる。結果的に、形態例６と同様の動作と効果を、より少ないレイアウト面積で実現できる。
（Ｂ−８）形態例８
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。前述した各形態例の場合では、一組のセットパルスとリセットパルスが入力されるバッファ回路について説明したが、複数組のセットパルスとリセットパルスを入力するバッファ回路も構成できる。
ここでは、２組のセットパルスとリセットパルスがバッファ回路に入力される場合について考える。
図３７に、形態例２に係るバッファ回路４５（図２５）における第１及び第２の入力段を並列に接続した回路例を示す。
図３７では、第１組のセットパルスとリセットパルスに対応する薄膜トランジスタＮ３３、Ｎ３４、Ｎ３５、Ｎ３６、Ｎ４２及びＮ４３を、Ｎ３３１、Ｎ３４１、Ｎ３５１、Ｎ３６１、Ｎ４２１及びＮ４３１で示す。
また、図３７では、第２組のセットパルスとリセットパルスに対応する薄膜トランジスタＮ３３、Ｎ３４、Ｎ３５、Ｎ３６、Ｎ４２及びＮ４３を、Ｎ３３２、Ｎ３４２、Ｎ３５２、Ｎ３６２、Ｎ４２２及びＮ４３２で示す。
このように、２組のセットパルスとリセットパルスを入力することができれば、出力パルスのパルス幅やパルスの出力タイミングを複合的に可変できるバッファ回路を実現することができる。
なお、セットパルスとリセットパルスの入力数はそれぞれ必要に応じて決めれば良く、またセットパルスとリセットパルスの入力数が同数である必要もない。制御信号（セットパルス、リセットパルス）数が複数あるマルチ入力のバッファ回路を実現できる。
勿論、この形態例の構造は、この明細書で提案するその他の形態例についても適用可能である。
また、図３７の場合には、第１及び第２の入力段を構成するＮ３３１とＮ３３２、Ｎ３４１とＮ３４２、Ｎ３５１とＮ３５２、Ｎ３６１とＮ３６２がそれぞれ出力端について並列に接続されているが、これらの一部又は全部が、２つの動作電源（例えばＶＤＤ１とＶＳＳ）の間に直列に接続されても良い。
（Ｂ−９）形態例９
ここでも、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
前述した各形態例の場合には、出力段を構成する薄膜トランジスタＮ３１の一方の主電極に高位電源ＶＤＤ１が接続される場合について説明した。
しかしながら、この高位電源ＶＤＤ１に代えてパルス信号線（任意の制御パルスが与えられる）を接続することもできる。
図３８に、形態例２の出力段を構成する薄膜トランジスタＮ３１に制御パルスＶpulse を印加する場合の回路構成を示す。なお、この形態例に係る回路構成は、その他の形態例についても同様に適用できる。
（ｂ）駆動動作
図３９に、この形態例に係るセットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を示す。
なお、図３９（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図３９（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図３９（Ｃ）は、薄膜トランジスタＮ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図３９（Ｄ）は、薄膜トランジスタＮ３５のゲート電極配線（ノードＥ）の電位状態を示す。図３９（Ｅ）は、第１の入力段の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図３９（Ｆ）は、薄膜トランジスタＮ３１のゲート電極配線（ノードＡ）の電位状態を示す。図３９（Ｇ）は、第２の入力段の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図３９（Ｈ）は、別配線に印加される制御パルスＶpulse の電位状態を示す。図３９（Ｉ）は、出力段の出力端ＯＵＴに現れる電位状態を示す。
まず、セットパルスがＨレベルに立ち上がるタイミングから説明する。
セットパルスがＨレベルに立ち上がることで、第１の入力段のノードＤがＨレベルに立ち上がる。これにより、薄膜トランジスタＮ３３がオン動作し、ノードＢの電位が上昇する（図３９（Ｅ））。
なお、ノードＢの電位の上昇に伴い、薄膜トランジスタＮ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ上昇する（図３９（Ｃ））。この上昇後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＤＤ１＞Ｖth(N33) を満たすとき、薄膜トランジスタＮ３３のオン動作時にノードＢの電位が高位電源ＶＤＤ１になる（図３９（Ｅ））。
前述したようにノードＢが高位電源ＶＤＤ１まで立ち上がると、ノードＡの電位がＶＤＤ１−Ｖth(N41) で与えられる電位に変化する（図３９（Ｆ））。
ただし、パルス信号線に印加される制御パルスＶpulse の電位は低位電源ＶＳＳであるため（図３９（Ｈ））、出力端ＯＵＴの電位は低位電源ＶＳＳのままである（図３９（Ｉ））。
なお、このセットパルスがＨレベルの期間、薄膜トランジスタＮ３６がオン動作しているので、薄膜トランジスタＮ３２のゲート電位（ノードＣの電位）は、低位電源ＶＳＳに制御される（図３９（Ｇ））。
やがて、セットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込むことになる。図３９（Ｅ）に示すように、ノードＢの電位はＨレベルを維持しながらも、その電位は高位電源ＶＤＤ１からＶｂ１に低下する。
このとき、ノードＢの電位Ｖｂ１が、Ｖｂ１−ＶＳＳ＞Ｖth(N38) を満たすとき、薄膜トランジスタＮ３８がオン動作し、ノードＣに低位電源ＶＳＳを印加することができる。このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＮ３２のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＢの電位がＶｂ１である間保持される。すなわち、リセットパルスがＨレベルに切り替わるまでノードＣは低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３２のリーク電流を最小化することができる。
なお、このノードＢの電位Ｖｂ１は、ＶＤＤ１−Ｖｂ１＜Ｖth(N41)
も満たす。これは、薄膜トランジスタＮ４１をオフ動作させて、ノードＡのフローティング状態を維持するのに必要な条件である。
この形態例の場合、セットパルスが低位電源ＶＳＳに立ち下がったタイミング以降に、Ｈレベルを高位電源ＶＤＤ１とする２つのパルスがパルス信号線に入力される（図３９（Ｈ））。１つ目のパルスは、立ち上がりと立ち下がりの両方が矩形のパルスである。２つ目のパルスは、立ち上がりのみ矩形であり、立ち下がりはなだらかである。
薄膜トランジスタＮ３１がオン動作状態で、この制御パルスＶpulse が入力されることで、出力端ＯＵＴの電位が上昇する。この出力端ＯＵＴの電位の上昇に伴い、薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ上昇する（図３９（Ｆ））。上昇後の電位Ｖａが、Ｖａ−ＶＤＤ１＞Ｖth(N31) を満たすとき、薄膜トランジスタＮ３１のオン動作時に出力端ＯＵＴの電位が高位電源ＶＤＤ１になる（図３９（Ｉ））。
やがて、リセットパルスがＬレベルからＨレベルになると（図３９（Ｂ））、今度は、薄膜トランジスタＮ３５がオン動作し、ノードＣの電位が上昇する（図３９（Ｇ））。なお、ノードＣの電位の上昇に伴い、薄膜トランジスタＮ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ上昇する（図３９（Ｄ））。この上昇後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＤＤ１＞Ｖth(N35) を満たすとき、薄膜トランジスタＮ３５のオン動作時にノードＣの電位が高位電源ＶＤＤ１になる（図３９（Ｇ））。
前述したようにノードＣが高位電源ＶＤＤ１まで立ち上がると、薄膜トランジスタＮ３２がオン動作し、出力端ＯＵＴには低位電源ＶＳＳが供給される（図３９（Ｉ））。
ところで、このリセットパルスがＨレベルの期間、薄膜トランジスタＮ３４もオン動作している。従って、ノードＢの電位は低位電源ＶＳＳに制御される（図３９（Ｅ））。また、これに伴い、出力段を構成する薄膜トランジスタＮ３１のゲート電位（ノードＡの電位）も、低位電源ＶＳＳに低下する。
やがて、リセットパルスはＨレベルからＬレベルに立ち下がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込む。図３９（Ｇ）に示すように、ノードＣの電位はＨレベルを維持しながらも、その電位は高位電源ＶＤＤ１からＶｃ２に低下する。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N32) を満たすとき、薄膜トランジスタＮ３２のオン状態が継続し、出力端ＯＵＴの電位が低位電源ＶＳＳに維持される（図３９（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＳＳ＞Ｖth(N37) を満たすことで、薄膜トランジスタＮ３７がオン動作し、ノードＢに対する低位電源ＶＳＳの印加を継続する。
このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＮ３１のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＨレベルに切り替わるまでノードＢの電位は低位電源ＶＳＳに保持される。結果的に、薄膜トランジスタＮ３１のリーク電流を最小化することができる。
（ｃ）効果
この回路構成の採用により、ノードＡのブートストラップ動作は、パルス信号線に印加される制御パルスＶpulse （図３９（Ｈ））が高位電源ＶＤＤ１に立ち上がるタイミングに同期して実行される。従って、図３９（Ｉ）に示すように、セット信号の立ち上がりタイミングとリセット信号の立ち上がりタイミングで挟まれた期間に入力される制御パルスＶpulse の電位変化を抜き出した出力パルスが出力端ＯＵＴに現れることになる。
このように、この形態例に係る回路構成の採用により、出力パルスの波形の調整が可能になる。例えば出力パルスを複数回のパルスに分割したり、トランジェント（立ち上がり・立ち下がり）特性を調整することが可能になる。
（Ｃ）制御線駆動部の構成（ＰＭＯＳ型）
続いて、画素アレイ部や制御線駆動部がＰＭＯＳのみで構成される場合に好適な制御線駆動部の回路例について説明する。
まず、画素アレイ部がＰＭＯＳ型の薄膜トランジスタ構造のみで形成される場合のサブ画素１１の等価回路例を図４０及び図４１に示す。
図４０及び図４１に示すサブ画素１１の構成は、図２及び図３の各薄膜トランジスタをＮＭＯＳ型からＰＭＯＳ型に置き換えた以外は、基本的に同じ回路構成である。従って、その駆動波形は、図４２に示すように、図４における書込制御線ＷＳＬと点灯制御線ＬＳＬのＨレベルとＬレベルをそれぞれ入れ替えた関係になる。
因みに、図４０に示すサブ画素１１は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御トランジスタＰ３のオン・オフ制御によって実現する駆動方式を採用する場合の回路構成である。一方、図４１に示すサブ画素１１は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御線ＬＳＬの電位変化によって実現する駆動方式を採用する場合の回路構成に対応する。なお、図４１の場合、点灯制御線ＬＳＬは電流供給線としても機能する。
図４３に、ＰＭＯＳ型の薄膜トランジスタのみで形成される制御線駆動部の構成例を示す。
図４３に示す制御線駆動部は、セット信号転送用のシフトレジスタ６１と、リセット信号転送用のシフトレジスタ６３と、各シフト段から出力されるセット信号とリセット信号に基づいて相補動作するバッファ回路６５とで構成される。
なお、バッファ回路６５は、セット信号の入力によりＬレベルを出力し、リセット信号の入力によりＨレベルを出力する。
図４４に、この制御線駆動部の駆動パルス波形を示す。なお、図４４（Ａ）〜（Ｃ）は、セット信号転送用のシフトレジスタ６１の出力パルスscan1 を示す。また、図４４（Ｄ）〜（Ｆ）は、リセット信号転送用のシフトレジスタ６３の出力パルスscan2 を示す。また、図４４（Ｇ）〜（Ｉ）は、バッファ回路６５の出力パルスout を示す。
図４４（Ｇ）〜（Ｉ）に示すように、バッファ回路６５の出力パルスout
のパルス幅は、バッファ回路６５に入力されるセット信号とリセット信号の入力タイミングの時間差に一致する。従って、セット信号とリセット信号の転送間隔を制御することにより、バッファ回路６５の出力パルスout のパルス幅を自由に設定することが可能になる。
以下では、バッファ回路６５の形態例を説明する。
（Ｃ−１）形態例１
図４５にバッファ回路６５の１つ目の形態例を示し、図４６に対応する駆動波形を示す。
図４５に示すバッファ回路６５は、出力段７１と、第１の入力段７３と、第２の入力段７５で構成される。
出力段７１は、低位電源ＶＳＳ１と高位電源ＶＤＤの間に、ＰＭＯＳ型の薄膜トランジスタＰ３１及びＰ３２を直列に接続した回路構成を有している。このうち、薄膜トランジスタＰ３１は低位電源ＶＳＳ１側に接続され、薄膜トランジスタＰ３２は高位電源ＶＤＤ側に接続される。なお、薄膜トランジスタＰ３１とＰ３２の接続中点がバッファ回路６５の出力端ＯＵＴになる。
この形態例の場合、薄膜トランジスタＰ３１のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３１を接続する。もっとも、薄膜トランジスタＰ３１のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３１は配置しなくても良い。
また、出力段７１には、薄膜トランジスタＰ３１のブートストラップ時のゲート電位Ｖｇと第１の入力段７３の出力電位との電位差を吸収するための薄膜トランジスタＰ４１が配置される。ここで、ＰＭＯＳ型の薄膜トランジスタＰ４１の主電極の一方は、薄膜トランジスタＰ３１のゲート電極配線（制御配線であるノードＡ）に接続され、他方は制御配線であるノードＢに接続される。また、薄膜トランジスタＰ４１のゲート電極は、低位電源ＶＳＳ１に接続される。
なお、ノードＢには、電位保持用の容量（以下、「保持容量」という。）Ｃｓ１が接続される。同様に、薄膜トランジスタＰ３２のゲート電極配線（制御配線であるノードＣ）には、保持容量Ｃｓ２が接続される。これらは、ノードＢ及びＣの配線容量が小さい場合に、その補完用に接続される。これらの補完容量を配置することにより、薄膜トランジスタのオフリークや配線間容量を介した飛び込み等の誤動作の要因となるノード電位の変動を小さくすることができる。
第１の入力段７３と第２の入力段７５は、基本的に出力段７１と同じ回路構成である。
まず、第１の入力段７３の回路構成を説明する。第１の入力段７３は、低位電源ＶＳＳ１と高位電源ＶＤＤの間に、ＰＭＯＳ型の薄膜トランジスタＰ３３及びＰ３４を直列に接続した回路構成を有している。このうち、薄膜トランジスタＰ３３は低位電源ＶＳＳ１側に接続され、薄膜トランジスタＰ３４は高位電源ＶＤＤ側に接続される。なお、薄膜トランジスタＰ３３とＰ３４の接続中点が出力端となり、ノードＢに接続される。
また、薄膜トランジスタＰ３３のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３２が接続される。やはり、薄膜トランジスタＰ３３のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３２は配置しなくても良い。
また、薄膜トランジスタＰ３３のブートストラップ時のゲート電位Ｖｇとセットパルス用の入力端に現れる電位との間に生じる電位差を吸収する薄膜トランジスタＰ４２が配置される。
ここで、ＰＭＯＳ型の薄膜トランジスタＰ４２の主電極の一方は、薄膜トランジスタＰ３３のゲート電極配線（制御配線であるノードＤ）に接続され、他方はセットパルス用の入力端ＩＮｓに接続される。また、薄膜トランジスタＰ４２のゲート電極は、低位電源ＶＳＳ１に接続される。
一方、薄膜トランジスタＰ３４のゲート電極は、リセットパルス用の入力端ＩＮｒに接続される。このように、第１の入力段７３は、セットパルスとリセットパルスによって動作が制御される。
次に、第２の入力段７５の回路構成を説明する。第２の入力段７５は、低位電源ＶＳＳ１と高位電源ＶＤＤの間に、ＰＭＯＳ型の薄膜トランジスタＰ３５及びＰ３６を直列に接続した回路構成を有している。このうち、薄膜トランジスタＰ３５は低位電源ＶＳＳ１側に接続され、薄膜トランジスタＰ３６は高位電源ＶＤＤ側に接続される。なお、薄膜トランジスタＰ３５とＰ３６の接続中点が出力端となり、ノードＣに接続される。
また、薄膜トランジスタＰ３５のゲート電極と出力端の間には、ブートストラップ補完容量Ｃｂ３３が接続される。やはり、薄膜トランジスタＰ３５のゲート容量が十分大きい場合には、ブートストラップ補完容量Ｃｂ３３は配置しなくても良い。
また、薄膜トランジスタＰ３５のブートストラップ時のゲート電位Ｖｇとリセットパルス用の入力端に現れる電位との間に生じる電位差を吸収する薄膜トランジスタＰ４３が配置される。
ここで、ＰＭＯＳ型の薄膜トランジスタＰ４３の主電極の一方は、薄膜トランジスタＰ３５のゲート電極配線（制御配線であるノードＥ）に接続され、他方はリセットパルス用の入力端ＩＮｒに接続される。また、薄膜トランジスタＰ４３のゲート電極は、低位電源ＶＳＳ１に接続される。
一方、薄膜トランジスタＰ３６のゲート電極は、セットパルス用の入力端ＩＮｓに接続される。このように、第２の入力段７５におけるセットパルスとリセットパルスの薄膜トランジスタとの接続関係は、第１の入力段７３の接続関係と逆の関係に設定される。
なお、各薄膜トランジスタＰ３１（Ｐ３３，Ｐ３５）のブートゲインｇb は次式で与えられる。
ｇb ＝（Ｃｇ＋Ｃｂ）／（Ｃｇ＋Ｃｂ＋Ｃｐ）
ただし、Ｃｇはゲート容量であり、Ｃｂは薄膜トランジスタのゲート電極に接続するブートストラップ補完容量であり、ＣｐはノードＡ（ノードＤ，ノードＥ）の寄生容量（Ｃｇ、Ｃｂを除いた配線容量）である。
寄生容量Ｃｐの存在がブートストラップゲインを劣化させる原因である。従って、前述したように、ブートストラップ補完容量を配置してブートストラップゲインを上げることが、各薄膜トランジスタのオン動作を確実にする上で好ましい。
（ｂ）駆動動作
続いて、図４６に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
図４６（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図４６（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図４６（Ｃ）は、薄膜トランジスタＰ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図４６（Ｄ）は、薄膜トランジスタＰ３５のゲート電極配線（ノードＥ）の電位状態を示す。図４６（Ｅ）は、第１の入力段７３の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図４６（Ｆ）は、薄膜トランジスタＰ３１のゲート電極配線（ノードＡ）の電位状態を示す。図４６（Ｇ）は、第２の入力段７５の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図４６（Ｈ）は、出力段７１の出力端ＯＵＴに現れる電位状態を示す。
図４６に示すように、セットパルス（入力端ＩＮｓ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。一方、リセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＳＳとＶＤＤ１の２値で与えられる。このように、シフトレジスタ６１及び６３から与えられるパルス信号は、バッファ回路６５に供給される２つの電源電位と同じである。
この形態例の場合、セットパルスがＬレベルに立ち下がるタイミングは、出力段７１の出力端に現れる出力パルスの立ち下がりタイミングを与えるタイミングとして規定されている。一方、リセットパルスがＬレベルに立ち下がるタイミングは、出力段７１の出力端に現われる出力パルスの立ち上がりタイミングを与えるタイミングとして規定されている。図４６（Ａ）及び（Ｂ）に示すように、セットパルスがまずＬレベルに立ち下がり、遅れてリセットパルスがＬレベルに立ち下がる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段７３のノードＤがＬレベルに立ち下がる。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が低下する（図４６（Ｅ））。
なお、ノードＢの電位の低下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ低下する（図４６（Ｃ））。この低下後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が低位電源ＶＳＳ１になる（図４６（Ｅ））。
前述したようにノードＢが低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位もＬレベルに低下して薄膜トランジスタＰ３１がオン動作し、出力端ＯＵＴの電位が低下する（図４６（Ｈ））。
なお、出力端ＯＵＴの電位の低下に伴い、薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ低下する（図４６（Ｆ））。この低下後の電位がＶａである。この電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が低位電源ＶＳＳ１になる（図４６（Ｈ））。
ところで、このセットパルスがＬレベルの期間では、薄膜トランジスタＰ３６もオン動作している。このため、出力段７１を構成する薄膜トランジスタＰ３２のゲート電位（ノードＣの電位）は、高位電源ＶＤＤに制御される（図４６（Ｇ））。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。しかし、ノードＢ及びＣには保持容量Ｃｓ１及びＣｓ２が接続されており、セットパルスがＬレベルのときの電位状態が保持されている。従って、この電位状態が、リセットパルスがＨレベルからＬレベルに切り替わるまで保持される。
リセットパルスがＬレベルになると（図４６（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が低下する（図４６（Ｇ））。なお、ノードＣの電位の低下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ低下する（図４６（Ｄ））。この低下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が低位電源ＶＳＳ１になる（図４６（Ｇ））。
前述したようにノードＣが低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２がオン動作し、出力端ＯＵＴの電位が高位電源ＶＤＤに立ち上がる（図４６（Ｈ））。
ところで、このリセットパルスがＬレベルの期間では、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図４６（Ｅ））。また、これに伴い、出力段７１を構成する薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）も、高位電源ＶＤＤに上昇する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。しかし、ノードＢ及びＣには保持容量Ｃｓ１及びＣｓ２が接続されており、リセットパルスがＬレベルのときの電位状態が保持されている。従って、この電位状態が、セットパルスがＨレベルからＬレベルに切り替わるまで保持される。
以上の動作により、セットパルスがＬレベルに立ち下がるタイミングで出力パルスがＬレベルに立ち下がり、リセットパルスがＬレベルに立ち下がるタイミングで出力パルスがＨレベルに立ち上がるバッファ回路６５が実現される。
（ｃ）効果
以上説明したように、形態例に係る回路構成のバッファ回路６５の採用により、セットパルスとリセットパルスが駆動すべき負荷は、それぞれ薄膜トランジスタＰ３３、Ｐ３６とＰ３４、Ｐ３５のゲート容量に限定できる。従って、セットパルス及びリセットパルスの供給源に求められる駆動能力を小さくすることができる。このため、当該駆動パルスの供給源における消費電力を小さくできる。
また、第１及び第２の入力段を配置したことにより、セットパルスとリセットパルスが共にＨレベルの期間にも、出力段７１を構成する薄膜トランジスタＰ３１及びＰ３２の制御配線（ノードＡ及びＣ）に対する電位の供給を継続することができる。このため、出力段７１に電流負荷が接続される場合でも、出力パルスの電位を保持し続けることができる。
すなわち、形態例に係るバッファ回路を、図４１に示すサブ画素１１の点灯制御線ＬＳＬを駆動する第２の制御線駆動部３５に実装することができる。勿論、その他の制御線を駆動する制御線駆動部に対しても適用することができる。例えばサブ画素１１内の薄膜トランジスタのゲート電極電圧を制御する第１の制御線駆動部３３にも形態例に係るバッファ回路に適用することができる。
また、図４６（Ｆ）及び（Ｇ）に示すように、２つの薄膜トランジスタＰ３１とＰ３２が同時にオン状態に制御されることはない。すなわち、薄膜トランジスタＰ３１とＰ３２は相補的に動作する。従って、出力段７１に貫通電流が流れることはなく、ＣＭＯＳ型の出力バッファと同じ低消費電力型の動作が可能な片チャネル型のバッファ回路を実現することができる。
（Ｃ−２）形態例２
（ａ）形態例１の注意点
前述したように、形態例１に係る回路構成のバッファ回路６５は、基本的に貫通電流が流れない低消費電力型の回路デバイスである。ところで、形態例１に係るバッファ回路６５の場合には、ブートストラップゲインを高めるため、薄膜トランジスタＰ３３及びＰ３５のゲート容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３の容量値を大きな値に定めている。
しかし、容量が大きいということは、セットパルスやリセットパルスの電位変化が、各入力段の出力端（ノードＢ及びＣ）に飛び込み易くなることを意味する。具体的には、セットパルスやリセットパルスがＬレベルからＨレベルに変化する際の電位変化によって、出力端（ノードＢ及びＣ）の電位が想定電位から上昇する現象が発生する。この際、ゲート拡散容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３はカップリング容量として機能する。ゲート拡散容量とは、薄膜トランジスタのゲート−ソース（又はゲート−ドレイン）間の寄生容量のことである。ゲート容量とは、薄膜トランジスタがオン動作しているときにできるチャネル−ゲート間の容量である。
図４７に、ゲート拡散容量やブートストラップ補完容量Ｃｂ３２及びＣｂ３３を通じて発生するパルスの飛び込みを加味したタイミングチャートを示す。
ノードＢ（図４７（Ｅ））では、低位電源ＶＳＳ１であるべき電位がＶｂ１に上昇し、高位電源ＶＤＤであるべき電位がＶｂ２に上昇することが分かる。また、ノードＣ（図４７（Ｇ））では、低位電源ＶＳＳ１であるべき電位がＶｃ２に上昇し、高位電源ＶＤＤであるべき電位がＶｃ１に上昇することが分かる。
図４７にも示すように、セットパルスとリセットパルスが共にＨレベルの期間は、ノードＢやノードＣがフローティング状態で動作する。このため、パルスの飛び込みによる電位上昇は、図４５に示す回路構成を採用する限り、避け得ないものである。もっとも、パルスの飛び込み量が小さければ、バッファ回路６５の動作上問題になることはない。駆動動作に問題が生じないのは、ＶＳＳ１−Ｖｂ１＞Ｖth(P41) 及びＶｃ２−ＶＤＤ＜Ｖth(P32) を満たす場合である。
ＶＳＳ１−Ｖｂ１＞Ｖth(P41) を満たせば、ノードＡのフローティング期間中も、薄膜トランジスタＰ４１がオン動作することはなく、ノードＡはブートストラップ電位Ｖａを保持することができる。従って、出力パルスのＬレベルとして低位電源ＶＳＳ１が出力される。
また、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たせば、薄膜トランジスタＰ３２のオン動作が可能となり、出力パルスを確実に高位電源ＶＤＤに引き上げることができる。
ただし、低消費電力化を考慮すると、ノードＢ及びＣの電位がパルスの飛び込みによって高位電源ＶＤＤより高い電位に上昇することが問題になる。
図４８に、ＰＭＯＳトランジスタにおけるＩｄｓ−Ｖｇｓ特性を示す。図４８に示すように、一般的な構造のＰＭＯＳトランジスタでは、ゲート・ソース間電圧Ｖｇｓが正（＞０）の領域で電流Ｉｄｓが増加する傾向がある。この現象をＩｂａｃｋが跳ねると表現する。図４９に、薄膜トランジスタＰ４１のＩｄｓ−Ｖｇｓ特性の測定結果を示す。
図４９からは、Ｉｂａｃｋが跳ねていること、Ｉｂａｃｋの跳ね方にバラツキがあることが分かる。
消費電力の観点からは（貫通電流を最小化する観点からは）、オフ動作時における薄膜トランジスタＰ３１及びＰ３２のゲート・ソース間電圧Ｖgsが、Ｉｄｓが最も低くなるＶｇｓ＝０付近であることが望まれる。
ところが、前述の通り、パルスの飛込みによりノードＢ（Ａ）及びＣの電位が高位電源ＶＤＤ（＝０Ｖ）より高くなると、薄膜トランジスタＰ３１及びＰ３２の動作点は、Ｉｂａｃｋの跳ねている領域に遷移してしまう。しかも、図４９に示したように、この領域のリーク電流Ｉｄｓは、薄膜トランジスタの特性バラツキの影響を受ける。
通常、相補回路では、オン電流に対してオフ電流が十分に小さければ駆動上問題ないが、出力パルスの立ち上がり立下り（トランジェント）特性を考えると、そのリーク電流Ｉｄｓの差が出力パルスの波形に影響する。
（ｂ）回路構成
そこで、この形態例では、リーク電流が少なく、かつ、リーク電流のバラツキも少ないオフ動作点で薄膜トランジスタＰ３１及びＰ３２を動作させることができる回路構成を提案する。具体的には、ノードＢ及びノードＣがＨレベルの期間にフローティング状態になるのを無くす構成、すなわちノードＢ及びノードＣのＨレベルを高位電源ＶＤＤに固定できる回路構成を提案する。
図５０に、バッファ回路６５の２つ目の形態例を示す。なお、図５０には、図４５との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５の基本的な回路構成は、形態例１に係るバッファ回路６５の回路構成から保持容量Ｃｓ１及びＣｓ２を除いた回路構成と同じである。
違いは、ノードＣがＬレベルの期間、ノードＢに高位電源ＶＤＤの供給を継続する薄膜トランジスタＰ３７を設ける点と、ノードＢがＬレベルの期間、ノードＣに高位電源ＶＤＤの供給を継続する薄膜トランジスタＰ３８を設ける点の２点である。
具体的には、薄膜トランジスタＰ３７の一方の主電極をノードＢに接続し、他方の主電極を高位電源ＶＤＤに接続し、ゲート電極をノードＣに接続する。
また、薄膜トランジスタＰ３８の一方の主電極をノードＣに接続し、他方の主電極を高位電源ＶＤＤに接続し、ゲート電極をノードＢに接続する。
（ｃ）駆動動作
続いて、図５１に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
なお、図５１（Ａ）〜図５１（Ｈ）に示す波形は、それぞれ図４６（Ａ）〜図４６（Ｈ）の各波形に対応する。
この形態例の場合も、セットパルス（入力端ＩＮｓ）の信号振幅とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ１の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、第１の入力段のノードＤがＬレベルに立ち下がる。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が低下する（図５１（Ｅ））。
このノードＢの電位の低下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ低下する（図５１（Ｃ））。低下後の電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が低位電源ＶＳＳ１になる（図５１（Ｅ））。
前述したようにノードＢが低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位もＬレベルに低下して薄膜トランジスタＰ３１がオン動作し、出力端ＯＵＴの電位が低下する（図５１（Ｈ））。
なお、出力端ＯＵＴの電位の低下に伴い、薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ低下する（図５１（Ｆ））。低下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が低位電源ＶＳＳ１になる（図５１（Ｈ））。
ところで、このセットパルスがＬレベルの期間、薄膜トランジスタＰ３６もオン動作している。このため、出力段を構成する薄膜トランジスタＰ３２のゲート電位（ノードＣの電位）は、高位電源ＶＤＤに制御される（図５１（Ｇ））。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込むことになる。図５１（Ｅ）に示すように、ノードＢの電位はＬレベルを維持しながらも、その電位は低位電源ＶＳＳ１からＶｂ１に上昇する。
このとき、ノードＢの電位Ｖｂ１が、Ｖｂ１−ＶＤＤ＜Ｖth(P38) を満たすとき、薄膜トランジスタＰ３８がオン動作し、ノードＣに高位電源ＶＤＤを印加することができる。このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＰ３２のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＢの電位がＶｂ１である間保持される。すなわち、リセットパルスがＬレベルに切り替わるまでノードＣは高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３２のリーク電流を最小化することができる。
なお、このノードＢの電位Ｖｂ１は、ＶＳＳ１−Ｖｂ１＞Ｖth(P41)
も満たす。これは、薄膜トランジスタＰ４１をオフ動作させて、ノードＡをフローティング状態にし、ノードＡの電位をＶａに維持するのに必要な条件である。
やがて、リセットパルスがＨレベルからＬレベルになると（図５１（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が低下する（図５１（Ｇ））。なお、ノードＣの電位の低下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ低下する（図５１（Ｄ））。この低下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が低位電源ＶＳＳ１になる（図５１（Ｄ））。
前述したようにノードＣが低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２がオン動作し、出力端ＯＵＴの電位が高位電源ＶＤＤに立ち上がる（図５１（Ｈ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図５１（Ｅ））。また、これに伴い、出力段を構成する薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）も、高位電源ＶＤＤになる。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込むことになる。図５１（Ｇ）に示すように、ノードＣの電位はＬレベルを維持しながらも、その電位は低位電源ＶＳＳ１からＶｃ２に上昇する。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図５１（Ｈ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P37) を満たすことで、薄膜トランジスタＰ３７がオン動作し、ノードＢに対する高位電源ＶＤＤの印加を継続する。
このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＰ３１のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＬレベルに切り替わるまでノードＢの電位は高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、形態例１と同様の動作と効果に加え、隣接配線からのパルスの飛び込みに強く、リーク電流も少なく済むバッファ回路を実現できる。
（Ｃ−３）形態例３
ここでは、形態例２の変形例に係るバッファ回路４５を説明する。
（ａ）回路構成
図５２にバッファ回路６５の３つ目の形態例を示す。なお、図５２には、図５０との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５は、形態例２に係る回路構成から薄膜トランジスタＰ４１、Ｐ４２、Ｐ４３を除いた回路構成と同じである。このことは、第１及び第２の入力段におけるブートストラップ動作を採用しないことを意味する。
（ｂ）駆動動作
続いて、図５３に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
なお、図５３（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図５３（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図５３（Ｃ）は、薄膜トランジスタＰ３１のゲート電極配線（ノードＡ）の電位状態を示す。
図５３（Ｄ）は、薄膜トランジスタＰ３２のゲート電極配線（ノードＣ）の電位状態を示す。図５３（Ｅ）は、出力段の出力端ＯＵＴに現れる電位状態を示す。
この形態例の場合も、セットパルス（入力端ＩＮｓ）とリセットパルス（ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ１の２値で与えられる。
この形態例に係るバッファ回路６５の場合、セットパルスがＬレベルに立ち下がるタイミングで、薄膜トランジスタＰ３３とＰ３６がオン動作する。これに伴い、ノードＡの電位が低下し（図５３（Ｃ））、ノードＣは高位電源ＶＤＤに上昇する（図５３（Ｄ））。
ノードＡの低下に伴い、ブートストラップ補完容量Ｃｂ３１は充電され、閾値電圧Ｖth(P31)を越えた時点で薄膜トランジスタＰ３１がオン動作する。
この結果、出力端ＯＵＴの電位が低下を開始する。また、この出力端ＯＵＴの電位低下に伴うブートストラップ動作により、ノードＡの電位がＶａまで低下する(図５３（Ｃ）)。この低下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、出力端ＯＵＴの電位が低位電源ＶＳＳ１になる（図５３（Ｅ））。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＡに飛び込もうとする。しかし、ノードＡの電位は、出力端ＯＵＴの電位（低位電源ＶＳＳ１）からブートストラップ補完容量Ｃｂ３１の電圧分を減算した電位Ｖａに保持されており、この飛び込みの影響をほとんど受けない。従って、図５３（Ｃ）に示すように、ノードＡの電位は、直前までの電位を保持する。
一方、ノードＣは、薄膜トランジスタＰ３８がオン動作することを通じて高位電源ＶＤＤに制御される。結果的に、ノードＣがセットパルスの飛び込みの影響を受けずに済む。
この電位状態は、リセットパルスがＨレベルからＬレベルに切り替わるまで保持される。結果的に、薄膜トランジスタＰ３２のオフ動作点は変動せず、リーク電流を最小化することができる。
やがて、リセットパルスがＬレベルになると（図５３（Ｂ））、今度は、薄膜トランジスタＰ３４とＰ３５がオン動作する。これに伴い、ノードＡの電位は高位電源ＶＤＤに上昇し（図５３（Ｃ））、ノードＣの電位は低下する（図５３（Ｄ））。ただし、ノードＣの電位は、低位電源ＶＳＳ１に対して薄膜トランジスタＰ３５の閾値電圧Ｖth(P35) だけ高い電位で与えられる。すなわち、ＶＳＳ１−Ｖth(P35) まで上昇する。勿論、ＶＳＳ１−Ｖth(P35) −ＶＤＤ＜Ｖth(P32) である。
ノードＣがＬレベルに立ち下がると、薄膜トランジスタＰ３２がオン動作し、出力端ＯＵＴの電位が高位電源ＶＤＤに立ち上がる（図５３（Ｅ））。
ところで、リセットパルスがＬレベルのとき、薄膜トランジスタＰ３４もオン動作しているので、ノードＡの電位は高位電源ＶＤＤに制御される（図５３（Ｃ））。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時、薄膜トランジスタンＰ３５の容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込む。図５３（Ｄ）に示すように、ノードＣの電位はＬレベルを維持しながらも、その電位はＶｃ２に上昇する。
ただし、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たす。この条件を満たす限り、薄膜トランジスタＰ３２のオン動作が継続し、出力端ＯＵＴへの高位電源ＶＤＤの印加が継続される。
また、ノードＣの電位Ｖｃ２は、同時に、Ｖｃ２−ＶＤＤ＜Ｖth(P37)
を満たす。この条件を満たす限り、薄膜トランジスタＰ３７はオン動作し、ノードＡの電位を高位電源ＶＤＤに固定する。
従って、薄膜トランジスタＰ３４を通じてノードＡにリセットパルスの電位変化が飛び込むことはなく、薄膜トランジスタＰ３１のオフ動作点はずれずに済む。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＬレベルに切り替わるまでノードＡの電位は高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、形態例２と同様の動作と効果が得られるバッファ回路をより少ない素子数で実現できる。
（Ｃ−４）形態例４
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
図５４にバッファ回路６５の４つ目の形態例を示す。なお、図５４には、図５０との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５は、形態例２に係る回路構成のうち第１及び第２の入力段の部分でレベルシフトを実現する回路構成に対応する。
このため、第１及び第２の入力段を構成する薄膜トランジスタＰ４２及びＰ４３のゲート電極を第２の低位電源ＶＳＳ２（＞ＶＳＳ１）に接続する構造を採用する。これにより、セットパルスとリセットパルスを低振幅化し、前段回路における更なる低消費電力化を実現する。
（ｂ）駆動動作
続いて、図５５に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図５５（Ａ）〜図５５（Ｈ）に示す波形は、それぞれ図５１（Ａ）〜図５１（Ｈ）の各波形に対応する。
この形態例の場合も、図５５（Ａ）及び図５５（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ２（＞ＶＳＳ１）の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、薄膜トランジスタＰ３３及びＰ３６がオン動作する。なお、薄膜トランジスタＰ４２は、Ｌレベルのセットパルスの入力によりダイオード接続となり、ノードＤの電位を低下させる。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が低下する（図５５（Ｅ））。
このノードＢの電位の低下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ低下する（図５５（Ｃ））。低下後の電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が低位電源ＶＳＳ１になる（図５５（Ｅ））。すなわち、セットパルスのレベルシフトが実行される。
前述したようにノードＢが低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３１がオン動作し、出力端ＯＵＴの電位が低下する（図５５（Ｈ））。
なお、出力端ＯＵＴの電位の低下に伴い、薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ低下する（図５５（Ｆ））。低下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が低位電源ＶＳＳ１になる（図５５（Ｈ））。
このとき、オン動作した薄膜トランジスタＰ３６によってノードＣは、高位電源ＶＤＤに制御される（図５５（Ｇ））。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込むことになる。図５５（Ｅ）に示すように、ノードＢの電位はＬレベルを維持しながらも、その電位は低位電源ＶＳＳ１からＶｂ１に上昇する。
このとき、ノードＢの電位Ｖｂ１が、Ｖｂ１−ＶＤＤ＜Ｖth(P38) を満たすとき、薄膜トランジスタＰ３８がオン動作し、ノードＣに高位電源ＶＤＤを印加する。このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＰ３２のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＢの電位がＶｂ１である間保持される。すなわち、リセットパルスがＬレベルに切り替わるまでノードＣは高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３２のリーク電流を最小化することができる。
なお、このノードＢの電位Ｖｂ１は、ＶＳＳ１−Ｖｂ１＞Ｖth(P41)
も満たす。これは、薄膜トランジスタＰ４１をオフ動作させて、ノードＡの電位をＶａに維持するために必要な条件である。
やがて、リセットパルスがＨレベルからＬレベルになると（図５５（Ｂ））、今度は、薄膜トランジスタＰ３４及びＰ３５がオン動作する。なお、薄膜トランジスタＰ４３は、Ｌレベルのリセットパルスの入力によりダイオード接続となり、ノードＥの電位を上昇させる。これにより、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が低下する（図５５（Ｇ））。
このノードＣの電位の低下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ低下する（図５５（Ｄ））。低下後の電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が低位電源ＶＳＳ１になる（図５５（Ｇ））。すなわち、リセットパルスのレベルシフトが実行される。
前述したようにノードＣが低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２がオン動作し、出力端ＯＵＴの電位が高位電源ＶＤＤに立ち上がる（図５５（Ｈ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図５５（Ｅ））。また、これに伴い、出力段を構成する薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）も、高位電源ＶＤＤに上昇する（図５５（Ｆ））。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込むことになる。図５５（Ｇ）に示すように、ノードＣの電位はＬレベルを維持しながらも、その電位は低位電源ＶＳＳ１からＶｃ２に上昇する。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32)を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位は高位電源ＶＤＤを維持する（図５５（Ｈ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P37) を満たすことで、薄膜トランジスタＰ３７がオン動作し、ノードＢに高位電源ＶＤＤの印加を継続する。
このことは、ノードＢがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＰ３１のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＬレベルに切り替わるまでノードＢの電位は高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合にも、形態例２と同様の効果、すなわち隣接配線からのパルスの飛び込みに強く、リーク電流も少なく済むバッファ回路を実現できる。
また、この形態例に係る回路構成のバッファ回路６５の場合には、出力パルスの信号振幅に対してセットパルスやリセットパルスの信号振幅を小さくできる。このため、前段回路（例えばシフトレジスタ）での消費電力を他の形態例以上に小さくできる。
（Ｃ−５）形態例５
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
図５６にバッファ回路６５の５つ目の形態例を示す。なお、図５６には、図５４との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５は、形態例２に係る回路構成のうち出力段の部分でレベルシフトを実現する回路構成に対応する。
このため、出力段の最後尾に位置する薄膜トランジスタＰ３１及びＰ３２にのみ第１の低位電源ＶＳＳ１を印加し、その前段に位置する薄膜トランジスタには、第２の低位電源ＶＳＳ２（＞ＶＳＳ１）を印加する構造を採用する。これにより、セットパルスとリセットパルスの低振幅化に加え、バッファ回路６５内における更なる低消費電力化を実現する。
（ｂ）駆動動作
続いて、図５７に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図５７（Ａ）〜図５７（Ｈ）に示す波形は、それぞれ図５７（Ａ）〜図５７（Ｈ）の各波形に対応する。
なお、図５７（Ａ）及び図５７（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ２の２値で与えられる。
まず、セットパルスがＬレベルに立ち下がるタイミングで、薄膜トランジスタＰ３３及びＰ３６がオン動作する。なお、薄膜トランジスタＰ４２は、Ｌレベルのセットパルスの入力によりダイオード接続となり、ノードＤの電位を低下させる。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が低下する（図５７（Ｅ））。
このノードＢの電位の低下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ低下する（図５７（Ｃ））。低下後の電位Ｖｄが、Ｖｄ−ＶＳＳ２＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が第２の低位電源ＶＳＳ２になる（図５７（Ｅ））。
前述したようにノードＢが第２の低位電源ＶＳＳ２まで立ち下がると、ノードＡもＬレベルに低下して薄膜トランジスタＰ３１がオン動作し、出力端ＯＵＴの電位が低下する（図５７（Ｈ））。
なお、出力端ＯＵＴの電位の低下に伴い、薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ低下する（図５７（Ｆ））。低下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が低位電源ＶＳＳ１になる（図５７（Ｈ））。すなわち、パルスレベルがシフトされる。
また、セットパルスのＬレベル時、オン動作した薄膜トランジスタＰ３６によってノードＣは、高位電源ＶＤＤに制御される（図５７（Ｇ））。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込むことになる。図５７（Ｅ）に示すように、ノードＢの電位はＬレベルを維持しながらも、その電位は低位電源ＶＳＳ２からＶｂ１に上昇する。
このとき、ノードＢの電位Ｖｂ１が、Ｖｂ１−ＶＤＤ＜Ｖth(P38) を満たすとき、薄膜トランジスタＰ３８がオン動作し、ノードＣに対する高位電源ＶＤＤの印加を継続する。このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＰ３２のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＢの電位がＶｂ１である間保持される。すなわち、リセットパルスがＬレベルに切り替わるまでノードＣは高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３２のリーク電流を最小化することができる。
なお、このノードＢの電位Ｖｂ１は、ＶＳＳ２−Ｖｂ１＞Ｖth(P41)
も満たす。これは、薄膜トランジスタＰ４１をオフ動作させて、ノードＡの電位をＶａに維持するために必要な条件である。
やがて、リセットパルスがＨレベルからＬレベルになると（図５７（Ｂ））、今度は、薄膜トランジスタＰ３４及びＰ３５がオン動作する。なお、薄膜トランジスタＰ４３は、Ｌレベルのリセットパルスの入力によりダイオード接続となり、ノードＥの電位を低下させる。これにより、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が低下する（図５７（Ｇ））。
このノードＣの電位の低下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ低下する（図５７（Ｄ））。低下後の電位Ｖｅが、Ｖｅ−ＶＳＳ２＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が低位電源ＶＳＳ２になる（図５７（Ｇ））。
前述したようにノードＣが低位電源ＶＳＳ２まで立ち下がると、薄膜トランジスタＰ３２がオン動作し、出力端ＯＵＴの電位が高位電源ＶＤＤに立ち上がる（図５７（Ｈ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。このため、ノードＢの電位は高位電源ＶＤＤに制御される（図５７（Ｅ））。また、これに伴い、出力段を構成する薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）も、高位電源ＶＤＤに上昇する（図５７（Ｆ））。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込むことになる。図５７（Ｇ）に示すように、ノードＣの電位はＬレベルを維持しながらも、その電位は低位電源ＶＳＳ２からＶｃ２に上昇する。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図５７（Ｈ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P37) を満たすことで、薄膜トランジスタＰ３７がオン動作し、ノードＢに高位電源ＶＤＤの印加を継続する。
このことは、ノードＢがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＰ３１のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＬレベルに切り替わるまでノードＢの電位は高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、出力パルスの信号振幅に対してセットパルスやリセットパルスの信号振幅を小さくできるだけでなく、バッファ回路の内部についても最終出力段以外で低振幅化を実現できる。このため、前段回路（例えばシフトレジスタ）だけでなく、バッファ回路６５で消費される電力についても他の形態例以上に小さくできる。
（Ｃ−６）形態例６
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
図５８にバッファ回路６５の６つ目の形態例を示す。なお、図５８には、図５６との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５は、形態例５に係る回路構成から薄膜トランジスタＰ４１、Ｐ４２、Ｐ４３を除いた回路構成と同じである。すなわち、第１及び第２の入力段におけるブートストラップ動作を採用しない回路構成を提案する。
（ｂ）駆動動作
続いて、図５９に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。
なお、図５９（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図５９（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図５９（Ｃ）は、薄膜トランジスタＰ３１のゲート電極配線（ノードＡ）の電位状態を示す。
図５９（Ｄ）は、薄膜トランジスタＰ３２のゲート電極配線（ノードＣ）の電位状態を示す。図５９（Ｅ）は、出力段の出力端ＯＵＴに現れる電位状態を示す。
この形態例の場合も、図５９（Ａ）及び図５９（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ２（＞ＶＳＳ１）の２値で与えられる。
この形態例に係るバッファ回路６５の場合、セットパルスがＬレベルに立ち下がるタイミングで、薄膜トランジスタＰ３３とＰ３６がオン動作する。これに伴い、ノードＡの電位が低下し(図５９（Ｃ）)、ノードＣは高位電源ＶＤＤに上昇する（図５９（Ｄ））。
ノードＡの上昇に伴い、ブートストラップ補完容量Ｃｂ３１は充電され、閾値電圧Ｖth(P31)を越えた時点で薄膜トランジスタＰ３１がオン動作する。
この結果、出力端ＯＵＴの電位が低下を開始する。また、この出力端ＯＵＴの電位低下に伴うブートストラップ動作により、ノードＡの電位がＶａまで低下する(図５９（Ｃ）)。この低下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、出力端ＯＵＴの電位が低位電源ＶＳＳ１になる（図５９（Ｅ））。すなわち、セットパルスがレベルシフトされる。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＡに飛び込もうとする。しかし、ノードＡの電位は、出力端ＯＵＴの電位（低位電源ＶＳＳ１）からブートストラップ補完容量Ｃｂ３１の電圧分を減算した電位Ｖａに保持されており、この飛び込みの影響をほとんど受けない。従って、図５９（Ｃ）に示すように、ノードＡの電位は、直前までの電位（すなわち、Ｖａ）を保持する。
ところで、ノードＣは、オン状態にある薄膜トランジスタＰ３８を通じて高位電源ＶＤＤに制御される。結果的に、ノードＣがセットパルスの飛び込みの影響を受けずに済む。
この電位状態は、リセットパルスがＨレベルからＬレベルに切り替わるまで保持される。結果的に、薄膜トランジスタＰ３２のオフ動作点は変動せず、リーク電流を最小化することができる。
やがて、リセットパルスがＬレベルになると（図５９（Ｂ））、今度は、薄膜トランジスタＰ３４とＰ３５がオン動作する。これに伴い、ノードＡの電位は高位電源ＶＤＤに上昇し(図５９（Ｃ）)、ノードＣの電位は低下する（図５９（Ｄ））。ただし、ノードＣの電位は、第２の低位電源ＶＳＳ２に対して薄膜トランジスタＰ３５の閾値電圧Ｖth(P35) だけ高い電位で与えられる。すなわち、ＶＳＳ２−Ｖth(P35) まで低下する。勿論、ＶＳＳ２−Ｖth(P35) −ＶＤＤ＜Ｖth(P32) である。
ノードＣがＬレベルに立ち下がると、薄膜トランジスタＰ３２がオン動作し、出力端ＯＵＴの電位が高位電源ＶＤＤに立ち上がる（図５９（Ｅ））。
このリセットパルスがＬレベルのとき、薄膜トランジスタＰ３４もオン動作しているので、ノードＡの電位は高位電源ＶＤＤに制御される（図５９（Ｃ））。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時、薄膜トランジスタンＰ３５の容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込む。図５９（Ｄ）に示すように、ノードＣの電位はＬレベルを維持しながらも、その電位はＶｃ２に上昇する。
ただし、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たしている。この条件を満たす限り、薄膜トランジスタＰ３２のオン動作が継続し、出力端ＯＵＴへの高位電源ＶＤＤの印加が継続される。
また、ノードＣの電位Ｖｃ２は、同時に、Ｖｃ２−ＶＤＤ＜Ｖth(P37)
を満たす。この条件を満たす限り、薄膜トランジスタＰ３７はオン動作し、ノードＡの電位を高位電源ＶＤＤに固定する。
従って、薄膜トランジスタＰ３４を通じてノードＡにリセットパルスの電位変化が飛び込むことはなく、薄膜トランジスタＰ３１のオフ動作点はずれずに済む。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＬレベルに切り替わるまでノードＡの電位は高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、形態例５と同様の動作と効果を、より少ない素子数で実現できる。
（Ｃ−７）形態例７
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
図６０にバッファ回路６５の７つ目の形態例を示す。なお、図６０には、図５８との対応部分に同一符号を付して示す。
この形態例に係るバッファ回路６５は、形態例６に係る回路構成から第２の低位電源ＶＳＳ２供給用の配線を削減した回路構成と同じである。このため、薄膜トランジスタＰ３３及びＰ３５をダイオード接続とする回路構成を提案する。
なお、図６０では出力段でレベルシフトを実行する駆動方式を採用するため、セットパルスとリセットパルスの信号振幅をＶＤＤとＶＳＳ２で与えるが、レベルシフトを実行しない場合には、セットパルスとリセットパルスの信号振幅はＶＤＤとＶＳＳ１で良い。
（ｂ）駆動動作
続いて、図６１に基づいて、セットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を説明する。なお、図６１（Ａ）〜（Ｅ）に示す波形は、図５９（Ａ）〜（Ｅ）に示す各波形に対応する。
この形態例の場合も、図６１（Ａ）及び図６１（Ｂ）に示すように、セットパルス（入力端ＩＮｓ）とリセットパルス（入力端ＩＮｒ）の信号振幅は、ＶＤＤとＶＳＳ２（＞ＶＳＳ１）の２値で与えられる。
この形態例に係るバッファ回路６５の場合、セットパルスがＬレベルに立ち下がるタイミングで、薄膜トランジスタＰ３３とＰ３６がオン動作する。これに伴い、ノードＡの電位が低下し（図６１（Ｃ））、ノードＣは高位電源ＶＤＤに上昇する（図６１（Ｄ））。
ノードＡの低下に伴い、ブートストラップ補完容量Ｃｂ３１は充電され、閾値電圧Ｖth(P31)を越えた時点で薄膜トランジスタＰ３１がオン動作する。
この結果、出力端ＯＵＴの電位が低下を開始する。また、この出力端ＯＵＴの電位低下に伴うブートストラップ動作により、ノードＡの電位がＶａまで低下する(図６１（Ｃ）)。この低下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、出力端ＯＵＴの電位が低位電源ＶＳＳ１になる（図６１（Ｅ））。すなわち、セットパルスがレベルシフトされる。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＡに飛び込もうとする。しかし、ノードＡの電位は、出力端ＯＵＴの電位（低位電源ＶＳＳ１）からブートストラップ補完容量Ｃｂ３１の電圧分を減算した電位Ｖａに保持されており、この飛び込みの影響をほとんど受けない。従って、図６１（Ｃ）に示すように、ノードＡの電位は、直前までの電位（すなわち、Ｖａ）を保持する。
一方、ノードＣは、オン状態にある薄膜トランジスタＰ３８を通じて高位電源ＶＤＤに制御される。結果的に、ノードＣがセットパルスの飛び込みの影響を受けずに済む。
この電位状態は、リセットパルスがＨレベルからＬレベルに切り替わるまで保持される。結果的に、薄膜トランジスタＰ３２のオフ動作点は変動せず、リーク電流を最小化することができる。
やがて、リセットパルスがＬレベルになると（図６１（Ｂ））、今度は、薄膜トランジスタＰ３４とＰ３５がオン動作する。これに伴い、ノードＡの電位は高位電源ＶＤＤに上昇し（図６１（Ｃ））、ノードＣの電位は低下する（図６１（Ｄ））。ただし、ノードＣの電位は、低位電源ＶＳＳ２に対して薄膜トランジスタＰ３５の閾値電圧Ｖth(P35)だけ高い電位で与えられる。すなわち、ＶＳＳ２−Ｖth(P35) まで低下する。勿論、ＶＳＳ２−Ｖth(P35) −ＶＤＤ＜Ｖth(P32) である。
ノードＣがＬレベルに立ち下がると、薄膜トランジスタＰ３２がオン動作し、出力端ＯＵＴの電位が高位電源ＶＤＤに立ち下がる（図６１（Ｅ））。
ところで、リセットパルスがＬレベルのとき、薄膜トランジスタＰ３４もオン動作しているので、ノードＡの電位は高位電源ＶＤＤに制御される（図６１（Ｃ））。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時、薄膜トランジスタンＰ３５の容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込む。図６１（Ｄ）に示すように、ノードＣの電位はＬレベルを維持しながらも、その電位はＶｃ２に上昇する。
ただし、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たしている。この条件を満たす限り、薄膜トランジスタＰ３２のオン動作が継続し、出力端ＯＵＴへの高位電源ＶＤＤの印加が継続される。
また、ノードＣの電位Ｖｃ２は、同時に、Ｖｃ２−ＶＤＤ＜Ｖth(P37)
を満たす必要がある。この条件を満たす限り、薄膜トランジスタＰ３７はオン動作し、ノードＡの電位を高位電源ＶＤＤに固定する。
従って、薄膜トランジスタＰ３４を通じてノードＡにリセットパルスの電位変化が飛び込むことはなく、薄膜トランジスタＰ３１のオフ動作点はずれずに済む。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＬレベルに切り替わるまでノードＡの電位は高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３１のリーク電流を最小化することができる。
（ｃ）効果
以上説明したように、この形態例に係る回路構成のバッファ回路６５の場合には、形態例６の回路レイアウトから第２の低位電源用の配線を削減できる。結果的に、形態例６と同様の動作と効果を、より少ないレイアウト面積で実現できる。
（Ｃ−８）形態例８
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。前述した各形態例の場合では、一組のセットパルスとリセットパルスが入力されるバッファ回路について説明したが、複数組のセットパルスとリセットパルスを入力するバッファ回路も構成できる。
ここでは、２組のセットパルスとリセットパルスがバッファ回路に入力される場合について考える。
図６２に、形態例２に係るバッファ回路６５（図５０）における第１及び第２の入力段を並列に接続した回路例を示す。
図６２では、第１組のセットパルスとリセットパルスに対応する薄膜トランジスタＰ３３、Ｐ３４、Ｐ３５、Ｐ３６、Ｐ４２及びＰ４３を、Ｐ３３１、Ｐ３４１、Ｐ３５１、Ｐ３６１、Ｐ４２１及びＰ４３１で示す。
また、図６２では、第２組のセットパルスとリセットパルスに対応する薄膜トランジスタＰ３３、Ｐ３４、Ｐ３５、Ｐ３６、Ｐ４２及びＰ４３を、Ｐ３３２、Ｐ３４２、Ｐ３５２、Ｐ３６２、Ｐ４２２及びＰ４３２で示す。
このように、２組のセットパルスとリセットパルスを入力することができれば、出力パルスのパルス幅やパルスの出力タイミングを複合的に可変できるバッファ回路を実現することができる。
なお、セットパルスとリセットパルスの入力数はそれぞれ必要に応じて決めれば良く、またセットパルスとリセットパルスの入力数が同数である必要もない。制御信号（セットパルス、リセットパルス）数が複数あるマルチ入力のバッファ回路を実現できる。
勿論、この形態例の構造は、この明細書で提案するその他の形態例についても適用可能である。
また、図６２の場合には、第１及び第２の入力段を構成するＰ３３１とＰ３３２、Ｐ３４１とＰ３４２、Ｐ３５１とＰ３５２、Ｐ３６１とＰ３６２がそれぞれ出力端について並列に接続されているが、これらの一部又は全部が、２つの動作電源（例えばＶＳＳ１とＶＤＤ）の間に直列に接続されても良い。
（Ｃ−９）形態例９
ここでも、形態例２の変形例に係るバッファ回路６５を説明する。
（ａ）回路構成
前述した各形態例の場合には、出力段を構成する薄膜トランジスタＰ３１の一方の主電極に低位電源ＶＳＳ１が接続される場合について説明した。
しかしながら、この低位電源ＶＳＳ１に代えてパルス信号線（任意の制御パルスが与えられる）を接続することもできる。
図６３に、形態例２の出力段を構成する薄膜トランジスタＰ３１に制御パルスＶpulse を印加する場合の回路構成を示す。なお、この形態例に係る回路構成は、その他の形態例についても同様に適用できる。
（ｂ）駆動動作
図６４に、この形態例に係るセットパルスとリセットパルスの電位状態と各ノードの電位状態の関係を示す。
なお、図６４（Ａ）は、セットパルス（入力端ＩＮｓ）の電位状態を示す。図６４（Ｂ）は、リセットパルス（入力端ＩＮｒ）の電位状態を示す。
図６４（Ｃ）は、薄膜トランジスタＰ３３のゲート電極配線（ノードＤ）の電位状態を示す。
図６４（Ｄ）は、薄膜トランジスタＰ３５のゲート電極配線（ノードＥ）の電位状態を示す。図６４（Ｅ）は、第１の入力段の出力端が接続される制御配線（ノードＢ）の電位状態を示す。図６４（Ｆ）は、薄膜トランジスタＰ３１のゲート電極配線（ノードＡ）の電位状態を示す。図６４（Ｇ）は、第２の入力段の出力端が接続される制御配線（ノードＣ）の電位状態を示す。図６４（Ｈ）は、別配線に印加される制御パルスＶpulse の電位状態を示す。図６４（Ｉ）は、出力段の出力端ＯＵＴに現れる電位状態を示す。
まず、セットパルスがＬレベルに立ち下がるタイミングから説明する。
セットパルスがＬレベルに立ち下がることで、第１の入力段のノードＤがＬレベルに立ち下がる。これにより、薄膜トランジスタＰ３３がオン動作し、ノードＢの電位が低下する（図６４（Ｅ））。
なお、ノードＢの電位の低下に伴い、薄膜トランジスタＰ３３のゲート電位（ノードＤの電位）は、ブートストラップ補完容量Ｃｂ３２の蓄積電荷分だけ低下する（図６４（Ｃ））。この低下後の電位がＶｄである。この電位Ｖｄが、Ｖｄ−ＶＳＳ１＜Ｖth(P33) を満たすとき、薄膜トランジスタＰ３３のオン動作時にノードＢの電位が低位電源ＶＳＳ１になる（図６４（Ｅ））。
前述したようにノードＢが低位電源ＶＳＳ１まで立ち下がると、ノードＡの電位がＶＳＳ１−Ｖth(P41) で与えられる電位に変化する（図６４（Ｆ））。
ただし、パルス信号線に印加される制御パルスＶpulse の電位は高位電源ＶＤＤであるため（図６４（Ｈ））、出力端ＯＵＴの電位は高位電源ＶＤＤのままである（図６４（Ｉ））。
なお、このセットパルスがＬレベルの期間、薄膜トランジスタＰ３６がオン動作しているので、薄膜トランジスタＰ３２のゲート電位（ノードＣの電位）は、高位電源ＶＤＤに制御される（図６４（Ｇ））。
やがて、セットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、セットパルスの電位変化がノードＢに飛び込むことになる。図６４（Ｅ）に示すように、ノードＢの電位はＬレベルを維持しながらも、その電位は低位電源ＶＳＳ１からＶｂ１に上昇する。
このとき、ノードＢの電位Ｖｂ１が、Ｖｂ１−ＶＤＤ＜Ｖth(P38) を満たすとき、薄膜トランジスタＰ３８がオン動作し、ノードＣに高位電源ＶＤＤを印加することができる。このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＰ３２のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＢの電位がＶｂ１である間保持される。すなわち、リセットパルスがＬレベルに切り替わるまでノードＣは高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３２のリーク電流を最小化することができる。
なお、このノードＢの電位Ｖｂ１は、ＶＳＳ１−Ｖｂ１＞Ｖth(P41)
も満たす。これは、薄膜トランジスタＰ４１をオフ動作させて、ノードＡのフローティング状態を維持するのに必要な条件である。
この形態例の場合、セットパルスが低位電源ＶＳＳ１に立ち下がったタイミング以降に、Ｌレベルを低位電源ＶＳＳ１とする２つのパルスがパルス信号線に入力される（図６４（Ｈ））。１つ目のパルスは、立ち上がりと立ち下がりの両方が矩形のパルスである。２つ目のパルスは、立ち下がりのみ矩形であり、立ち上がりはなだらかである。
薄膜トランジスタＰ３１がオン動作状態で、この制御パルスＶpulse が入力されることで、出力端ＯＵＴの電位が低下する。この出力端ＯＵＴの電位の低下に伴い、薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）は、ブートストラップ補完容量Ｃｂ３１の蓄積電荷分だけ低下する（図６４（Ｆ））。低下後の電位Ｖａが、Ｖａ−ＶＳＳ１＜Ｖth(P31) を満たすとき、薄膜トランジスタＰ３１のオン動作時に出力端ＯＵＴの電位が低位電源ＶＳＳ１になる（図６４（Ｉ））。
やがて、リセットパルスがＨレベルからＬレベルになると（図６４（Ｂ））、今度は、薄膜トランジスタＰ３５がオン動作し、ノードＣの電位が低下する（図６４（Ｇ））。なお、ノードＣの電位の低下に伴い、薄膜トランジスタＰ３５のゲート電位（ノードＥの電位）は、ブートストラップ補完容量Ｃｂ３３の蓄積電荷分だけ低下する（図６４（Ｄ））。この低下後の電位がＶｅである。この電位Ｖｅが、Ｖｅ−ＶＳＳ１＜Ｖth(P35) を満たすとき、薄膜トランジスタＰ３５のオン動作時にノードＣの電位が低位電源ＶＳＳ１になる（図６４（Ｇ））。
前述したようにノードＣが低位電源ＶＳＳ１まで立ち下がると、薄膜トランジスタＰ３２がオン動作し、出力端ＯＵＴには高位電源ＶＤＤが供給される（図６４（Ｉ））。
ところで、このリセットパルスがＬレベルの期間、薄膜トランジスタＰ３４もオン動作している。従って、ノードＢの電位は高位電源ＶＤＤに制御される（図６４（Ｅ））。また、これに伴い、出力段を構成する薄膜トランジスタＰ３１のゲート電位（ノードＡの電位）も、高位電源ＶＤＤに上昇する。
やがて、リセットパルスはＬレベルからＨレベルに立ち上がる。この電位の変化時に、容量カップリングにより、リセットパルスの電位変化がノードＣに飛び込む。図６４（Ｇ）に示すように、ノードＣの電位はＬレベルを維持しながらも、その電位は低位電源ＶＳＳ１からＶｃ２に上昇する。
このとき、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P32) を満たすとき、薄膜トランジスタＰ３２のオン状態が継続し、出力端ＯＵＴの電位が高位電源ＶＤＤに維持される（図６４（Ｉ））。
また、ノードＣの電位Ｖｃ２が、Ｖｃ２−ＶＤＤ＜Ｖth(P37) を満たすことで、薄膜トランジスタＰ３７がオン動作し、ノードＢに対する高位電源ＶＤＤの印加を継続する。
このことは、ノードＣがセットパルスの飛び込みの影響を受けないこと（薄膜トランジスタＰ３１のオフ動作点がずれないこと）を意味する。
この電位状態は、ノードＣの電位がＶｃ２である間保持される。すなわち、次にセットパルスがＬレベルに切り替わるまでノードＢの電位は高位電源ＶＤＤに保持される。結果的に、薄膜トランジスタＰ３１のリーク電流を最小化することができる。
（ｃ）効果
この回路構成の採用により、ノードＡのブートストラップ動作は、パルス信号線に印加される制御パルスＶpulse （図６４（Ｈ））が低位電源ＶＳＳ１に立ち上がるタイミングに同期して実行される。従って、図６４（Ｉ）に示すように、セット信号の立ち下がりタイミングとリセット信号の立ち下がりタイミングで挟まれた期間に入力される制御パルスＶpulse の電位変化を抜き出した出力パルスが出力端ＯＵＴに現れることになる。
このように、この形態例に係る回路構成の採用により、出力パルスの波形の調整が可能になる。例えば出力パルスを複数回のパルスに分割したり、トランジェント（立ち上がり・立ち下がり）特性を調整することが可能になる。
（Ｄ）他の形態例
（Ｄ−１）他の表示パネル
前述した形態例の場合には、有機ＥＬパネルへの応用を前提に説明した。特に、垂直方向に制御パルスを転送する制御線駆動部への応用を前提に説明した。
しかし、前述したバッファ回路は、信号線ＤＴＬへの信号電位Ｖsig の印加タイミングを与える信号線駆動部にも適用できる。
また、前述したバッファ回路を搭載する駆動回路は、有機ＥＬパルル以外の表示パネルについても応用することができる。
例えば無機ＥＬパネルやＬＥＤパネルその他のパネルの駆動回路にも応用できる。また、プラズマディスプレイパネルの駆動回路にも応用できる。また、電界放出ディスプレイの駆動回路にも適用できる。また、液晶ディスプレイパネルの駆動回路にも応用できる。また、液晶ディスプレイパネルのバックライト光源がＬＥＤの場合に、その駆動回路としても形態例で説明したバッファ回路を用いることができる。例えば１フィールド期間内の点灯期間の比率を可変制御する場合、１フィールド期間内の点灯期間を複数個の点灯期間に分割し、個々の点灯期間の長さや配置を可変制御する場合に好適である。
（Ｄ−２）表示パネルの製品例
（ａ）外観形態
この明細書においては、半導体プロセスを用いて画素アレイ部や駆動回路を絶縁基板上に形成したパネルモジュールだけでなく、駆動回路については別基板（例えば特定用途向けＩＣ）として製造され、画素アレイ部を形成した絶縁基板上に実装する場合も表示パネルに含まれるものとする。
図６５に、表示パネルの外観構成例を示す。表示パネル８１は、支持基板８３のうち画素アレイ部の形成領域に対向基板８５を貼り合わせた構造を有している。
支持基板８３は、ガラス、プラスチックその他の絶縁性の基材（絶縁基板）で構成される。
対向基板８５も、ガラス、プラスチックその他の絶縁性の基材（絶縁基板）で構成される。
なお、基材の透過性は、表示パネルの種類によって異なる。例えば液晶ディスプレイパネルであれば両面とも透過性の高い基板である必要がある。一方、自発光型のディスプレイの場合には、光束の射出側の基板について透過性が確保されていれば良い。
この他、表示パネル８１には、外部信号や駆動電源を入力するためのＦＰＣ（フレキシブルプリントサーキット）８７が配置される。
（ｂ）電子機器への搭載形態
前述した表示パネルは、各種の電子機器に実装した形態でも流通される。図６６に、電子機器９１の概念構成例を示す。電子機器９１は、前述した駆動回路を搭載する表示パネル９３、システム制御部９５及び操作入力部９７で構成される。システム制御部９５で実行される処理内容は、電子機器９１の商品形態により異なる。また、操作入力部９７は、システム制御部９５に対する操作入力を受け付けるデバイスである。操作入力部９７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。
図６７に、電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機１０１の筐体正面には、フロントパネル１０３及びフィルターガラス１０５等で構成される表示画面１０７が配置される。表示画面１０７の部分が、図６６の表示パネル９３に対応する。
また、この種の電子機器には、例えばデジタルカメラが想定される。図６８に、デジタルカメラ１１１の外観例を示す。図６８（Ａ）が正面側（被写体側）の外観例であり、図６８（Ｂ）が背面側（撮影者側）の外観例である。
デジタルカメラ１１１は、保護カバー１１３、撮像レンズ部１１５、表示画面１１７、コントロールスイッチ１１９及びシャッターボタン１２１で構成される。このうち、表示画面１１７の部分が、図６６の表示パネル９３に対応する。
また、この種の電子機器には、例えばビデオカメラが想定される。図６９に、ビデオカメラ１３１の外観例を示す。
ビデオカメラ１３１は、本体１３３の前方に被写体を撮像する撮像レンズ１３５、撮影のスタート／ストップスイッチ１３７及び表示画面１３９で構成される。このうち、表示画面１３９の部分が、図６６の表示パネル９３に対応する。
また、この種の電子機器には、例えば携帯端末装置が想定される。図７０に、携帯端末装置としての携帯電話機１４１の外観例を示す。図７０に示す携帯電話機１４１は折りたたみ式であり、図７０（Ａ）が筐体を開いた状態の外観例であり、図７０（Ｂ）が筐体を折りたたんだ状態の外観例である。
携帯電話機１４１は、上側筐体１４３、下側筐体１４５、連結部（この例ではヒンジ部）１４７、表示画面１４９、補助表示画面１５１、ピクチャーライト１５３及び撮像レンズ１５５で構成される。このうち、表示画面１４９及び補助表示画面１５１の部分が、図７０の表示パネル９３に対応する。
また、この種の電子機器には、例えばコンピュータが想定される。図７１に、ノート型コンピュータ１６１の外観例を示す。
ノート型コンピュータ１６１は、下型筐体１６３、上側筐体１６５、キーボード１６７及び表示画面１６９で構成される。このうち、表示画面１６９の部分が、図６６の表示パネル９３に対応する。
これらの他、電子機器には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。
（Ｄ−３）表示パネルの駆動回路以外への応用
前述の説明では、バッファ回路を表示パネルの垂直方向に制御パルスを転送する駆動回路に適用する場合について説明した。
しかし、このバッファ回路は、水平方向に制御パルスを転送する場合にも応用できる。また、表示パネル上で使用する全てのバッファ回路に応用することができる。
また、バッファ回路は汎用性の高い基本回路であり、バッファ回路を搭載する全ての半導体デバイスに応用することができる。
（Ｄ−４）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
有機ＥＬパネルのシステム構成例を示す図である。 サブ画素の等価回路図を示す図である（ＮＭＯＳ型）。 サブ画素の等価回路図を示す図である（ＮＭＯＳ型）。 サブ画素の駆動タイミングを説明する図である。 図２に対応する駆動波形を示す図である。 図３に対応する駆動波形を示す図である。 シフトレジスタ（スキャナ）の回路例を示す図である。 シフトレジスタ（スキャナ）の駆動波形を示す図である（ＮＭＯＳ型）。 ブートストラップ機能付きのシフト段の内部構造を説明する図である。 ブートストラップ動作を用いたシフト段の入出力動作を説明する図である。 入力クロックのパルス形状とシフトレジスタの転送動作との関係を説明する図である。 ブートストラップ動作を用いたシフト段の入出力動作を説明する図である。 入力クロックのパルス形状とシフトレジスタの転送動作との関係を説明する図である。 ブートストラップ動作を用いたシフト段の入出力動作を説明する図である。 従来型の駆動回路に用いる場合のパネル構造を説明する図である。 形態例に係る有機ＥＬパネルのシステム構成例を示す図である。 明細書で提案するバッファ回路を駆動回路に用いる場合のパネル構造を説明する図である。 制御線駆動部の回路構成を示す図である。 形態例に係る制御線駆動部の駆動波形を示す図である（ＮＭＯＳ型）。 バッファ回路の形態例を示す図である。 図２０に示すバッファ回路の駆動波形を示す図である。 カップリングの影響を考慮した図２０に示すバッファ回路の駆動波形を示す図である。 ＮＭＯＳトランジスタのＩｄｓ−Ｖｇｓ特性を示す図である。 ＮＭＯＳトランジスタのＩｄｓ−Ｖｇｓ特性の測定結果を示す図である。 バッファ回路の形態例を示す図である。 図２５に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図２７に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図２９に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図３１に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図３３に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図３５に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 図３８に示すバッファ回路の駆動波形を示す図である。 サブ画素の等価回路図を示す図である（ＰＭＯＳ型）。 サブ画素の等価回路図を示す図である（ＰＭＯＳ型）。 サブ画素の駆動タイミングを説明する図である。 制御線駆動部の回路構成を示す図である。 形態例に係る制御線駆動部の駆動波形を示す図である（ＰＭＯＳ型）。 バッファ回路の形態例を示す図である。 図４５に示すバッファ回路の駆動波形を示す図である。 カップリングの影響を考慮した図４４に示すバッファ回路の駆動波形を示す図である。 ＰＭＯＳトランジスタのＩｄｓ−Ｖｇｓ特性を示す図である。 ＰＭＯＳトランジスタのＩｄｓ−Ｖｇｓ特性の測定結果を示す図である。 バッファ回路の形態例を示す図である。 図５０に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図５２に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図５４に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図５６に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図５８に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 図６０に示すバッファ回路の駆動波形を示す図である。 バッファ回路の形態例を示す図である。 バッファ回路の形態例を示す図である。 図６３に示すバッファ回路の駆動波形を示す図である。 表示パネルの外観構成例を示す図である。 電子機器の機能構成例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。 電子機器の商品例を示す図である。
符号の説明
３ 画素アレイ部
５ 信号線駆動部
３３ 制御線駆動部
３５ 制御線駆動部
４１ シフトレジスタ
４３ シフトレジスタ
４５ バッファ回路
６１ シフトレジスタ
６３ シフトレジスタ
６５ バッファ回路

Claims (12)

  1. 絶縁基板上に単一チャネルの薄膜トランジスタで形成される半導体デバイスのバッファ回路が、
    第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、前記第１及び第２の薄膜トランジスタの接続中点を出力端とする出力段と、
    セットパルスで制御される第３の薄膜トランジスタと、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、前記第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、前記第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段と、
    セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、前記第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、前記第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、前記第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段と、
    一方の主電極が前記第１の制御配線に接続され、他方の主電極が前記第２、第４及び第６の薄膜トランジスタに共通の電源に接続され、制御電極が前記第２の制御配線に接続される第７の薄膜トランジスタと、
    一方の主電極が前記第２の制御配線に接続され、他方の主電極が前記第２、第４及び第６の薄膜トランジスタに共通の前記電源に接続され、制御電極が前記第１の制御配線に接続される第８の薄膜トランジスタと
    を有する半導体デバイス。
  2. 請求項１に記載の半導体デバイスにおいて、
    前記出力端に現れる出力パルスの振幅に対し、前記セットパルス及び前記リセットパルスの振幅が小さい
    ことを特徴とする半導体デバイス。
  3. 請求項２に記載の半導体デバイスにおいて、
    前記セットパルス及び前記リセットパルスは、それぞれ対応するシフトレジスタ回路から供給される
    ことを特徴とする半導体デバイス。
  4. 請求項３に記載の半導体デバイスにおいて、
    前記バッファ回路の出力パルスは、表示パネルにおける電流供給線の制御に使用される
    ことを特徴とする半導体デバイス。
  5. 請求項４に記載の半導体デバイスにおいて、
    前記バッファ回路の出力パルスは、自発光型の表示パネルの点灯制御に使用され、
    前記セットパルス印加開始タイミングからリセットパルスの印加開始タイミングまでの期間が、１フィールド期間内に配置される各発光期間長を与える
    ことを特徴とする半導体デバイス。
  6. 請求項５に記載の半導体デバイスにおいて、
    前記第３及び第５の薄膜トランジスタがダイオード接続である
    ことを特徴とする半導体デバイス。
  7. 請求項６に記載の半導体デバイスにおいて、
    前記第１の薄膜トランジスタの一方の主電極に、
    セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間に複数の出力パルスを発生させるパルス信号が入力される
    ことを特徴とする半導体デバイス。
  8. 請求項７に記載の半導体デバイスにおいて、
    前記バッファ回路の出力パルスは、表示パネルにおけるサンプリングタイミングの制御に使用される
    ことを特徴とする半導体デバイス。
  9. 絶縁基板上に単一チャネルの薄膜トランジスタで形成される半導体デバイスのバッファ回路が、
    第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、前記第１及び第２の薄膜トランジスタの接続中点を出力端とする出力段と、
    セットパルスで制御される第３の薄膜トランジスタと、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、前記第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、前記第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段と、
    セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、前記第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、前記第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、前記第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段と、
    一方の主電極が前記第１の制御配線に接続され、他方の主電極が前記第２、第４及び第６の薄膜トランジスタに共通の電源に接続され、制御電極が前記第２の制御配線に接続される第７の薄膜トランジスタと
    を有する半導体デバイス。
  10. 絶縁基板上に単一チャネルの薄膜トランジスタで形成される半導体デバイスのバッファ回路が、
    第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、前記第１及び第２の薄膜トランジスタの接続中点を出力端とする出力段と、
    セットパルスで制御される第３の薄膜トランジスタと、前記第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、前記第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段と、
    セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、前記第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、前記第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、前記第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段と、
    一方の主電極が前記第２の制御配線に接続され、他方の主電極が前記第２、第４及び第６の薄膜トランジスタに共通の前記電源に接続され、制御電極が前記第１の制御配線に接続される第８の薄膜トランジスタと
    を有する半導体デバイス。
  11. 絶縁基板上に単一チャネルの薄膜トランジスタによって形成される画素アレイ部と、
    前記画素アレイ部を駆動制御する駆動回路のバッファ回路であって、第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、前記第１及び第２の薄膜トランジスタの接続中点を出力端とする出力段と、セットパルスで制御される第３の薄膜トランジスタと、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、前記第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、前記第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段と、セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、前記第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、前記第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、前記第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段と、一方の主電極が前記第１の制御配線に接続され、他方の主電極が前記第２、第４及び第６の薄膜トランジスタに共通の電源に接続され、制御電極が前記第２の制御配線に接続される第７の薄膜トランジスタと、一方の主電極が前記第２の制御配線に接続され、他方の主電極が前記第２、第４及び第６の薄膜トランジスタに共通の前記電源に接続され、制御電極が前記第１の制御配線に接続される第８の薄膜トランジスタとを有するバッファ回路と
    を有する表示パネル。
  12. 絶縁基板上に単一チャネルの薄膜トランジスタによって形成される画素アレイ部と、
    前記画素アレイ部を駆動制御する駆動回路のバッファ回路であって、第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、前記第１及び第２の薄膜トランジスタの接続中点を出力端とする出力段と、セットパルスで制御される第３の薄膜トランジスタと、リセットパルスで制御される第４の薄膜トランジスタが直列に接続された回路構成を有し、前記第３及び第４の薄膜トランジスタの接続中点に現れる電位を通じ、前記第１の薄膜トランジスタの制御電極に接続される第１の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第１の入力段と、セットパルスで制御される第６の薄膜トランジスタと、リセットパルスで制御される第５の薄膜トランジスタが直列に接続された回路構成を有し、前記第５及び第６の薄膜トランジスタの接続中点に現れる電位を通じ、前記第２の薄膜トランジスタの制御電極に接続される第２の制御配線の電位状態を、前記第１の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第２の入力段と、一方の主電極が前記第１の制御配線に接続され、他方の主電極が前記第２、第４及び第６の薄膜トランジスタに共通の電源に接続され、制御電極が前記第２の制御配線に接続される第７の薄膜トランジスタと、一方の主電極が前記第２の制御配線に接続され、他方の主電極が前記第２、第４及び第６の薄膜トランジスタに共通の前記電源に接続され、制御電極が前記第１の制御配線に接続される第８の薄膜トランジスタとを有するバッファ回路と、
    システム全体の動作を制御するシステム制御部と、
    前記システム制御部に対する操作入力部と
    を有する電子機器。
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