JP2009250628A - ピークホールド回路 - Google Patents
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Abstract
【解決手段】 入力コンパレータ、ホールドコンデンサ、充電電流制御端子を有し前記ホールドコンデンサに充電電流を供給する充電電流回路、放電回路を備えたピークホールド回路において、前記入力コンパレータを入力信号の電圧と前記ホールドコンデンサの保持電圧を比較するオペアンプで構成し、前記オペアンプの出力端子と前記充電電流回路の充電電流制御端子との間にレベルシフタを備えた。
【選択図】 図1
Description
入力コンパレータとして用いられたオペアンプI1では入力信号の電圧とピークホールドコンデンサC1の保持電圧の比較が行われ、入力信号の電圧がピークホールドコンデンサC1の保持電圧よりも大きい場合、オペアンプI1はその差を増幅して出力する。オペアンプI1の出力がスイッチS1のオン電圧より大きい値の場合、スイッチS1が駆動(オン)され電流源A1に接続されることによってピークホールドコンデンサC1に電荷が供給され、入力信号電圧までピークホールドコンデンサC1の保持電圧は上昇する。
一方、入力信号の電圧がピークホールドコンデンサC1の保持電圧以下の場合、オペアンプI1はその差を増幅して出力するが、その出力は0または負の値となるため、スイッチS1は駆動(オン)されず電流源A1に接続されない。すると、ピークホールドコンデンサC1に貯まった電荷はリーク電流などで漏れてピークホールドコンデンサC1の電圧が徐々に低下する。
このようにして、ピークホールド回路は入力電圧のピークに追従したピーク電圧を出力できる。
図1は、この発明の実施の形態に係わるピークホールド回路を示す構成説明図であり、オペアンプI1、レベルシフタJ1、トランジスタQ1、ピークホールドコンデンサC1、電流源A1から構成されている。ここで、オペアンプI1の一方の入力端からは信号が入力され、他方の入力端には一端が接地されたピークホールドコンデンサC1が接続されている。また、オペアンプI1の出力端はレベルシフタJ1を介してトランジスタQ1のベース側に接続されている。トランジスタQ1のコレクタ側に接続された電流源A1とトランジスタQ1は増幅回路を構成しており、トランジスタQ1のエミッタ端はピークホールドコンデンサC1と同じオペアンプI1の入力端に接続されている。
なお、実施の形態において、一例としてトランジスタQ1をバイポーラトランジスタとして説明する。
まず、ピークホールドコンデンサC1の保持電圧よりも高い電圧の信号がオペアンプI1の入力側に入ってきた場合、オペアンプI1は入力電圧とピークホールドコンデンサC1の保持電圧との差分にオペアンプI1の利得を乗算したものを出力する。また、オペアンプI1の出力電圧はレベルシフタJ1を介して直流成分のみオフセットされ、トランジスタQ1のベース側に入力される。ここでは、レベルシフタJ1によるシフト電圧量をトランジスタQ1のベース側の直流電圧がトランジスタQ1を駆動(オン)させる寸前の電圧になるように設定する。
したがって、オペアンプI1から交流電圧が出力されると、瞬時にトランジスタQ1のバイアス電圧がオン電圧になってトランジスタQ1がオンし、エミッタ側に電流が出力される。トランジスタQ1のエミッタ側に出力された電流によって、電流源A1からピークホールドコンデンサC1への電荷供給が行われ、ピークホールドコンデンサC1の保持電圧はオペアンプI1の入力電圧に追従し、ピークホールドする。
図3は、この発明の実施の形態2に係わるピークホールド回路を示す構成説明図である。ここでは、実施の形態1で図1に示したピークホールド回路において、トランジスタQ1のコレクタ側に接続された電流源A1をコレクタ抵抗R1に置き換え、トランジスタQ1とコレクタ抵抗R1で増幅回路を構成している。
以上のように構成することにより電流源を設ける必要がなくなる。
なお、この実施の形態2のピークホールド回路の動作は実施の形態1での説明と同様であり、同様の効果を奏する。
図4は、この発明の実施の形態3に係わるピークホールド回路を示す構成説明図である。ここでは、実施の形態1で図1に示したピークホールド回路において、レベルシフタJ1を、オペアンプI1とトランジスタQ1のベース間に挿入した、結合コンデンサC2、およびトランジスタQ1のベース側に並列接続したバイアス抵抗R1とバイアス抵抗R2で構成したものである。また、トランジスタQ1のベース側オフセットをトランジスタQ1を駆動(オン)させる寸前の電圧になるようにバイアス抵抗R1、R2を設定しておくものとする。
以上のように構成することにより、オペアンプI1の出力電圧は結合コンデンサC2によって交流成分のみを取り出し、バイアス抵抗R1とバイアス抵抗R2によって直流成分がオフセットされ、トランジスタQ1のベース側に入力される。ここで、バイアス抵抗R1、R2によってトランジスタQ1のベース側オフセットをトランジスタQ1を駆動(オン)させる寸前の電圧に設定してあるため、実施の形態1と同様にしてオペアンプ出力が微少の場合でも、出力信号に正の交流成分がある場合はピークホールドコンデンサの保持電圧は入力電圧に追従し、ピークホールドを可能にする。
図5は、この発明の実施の形態4に係わるピークホールド回路を示す構成説明図である。ここでは、実施の形態3で図4に示したピークホールド回路において、トランジスタQ1のコレクタ側に接続された電流源A1をコレクタ抵抗R3に置き換え、トランジスタQ1とコレクタ抵抗R3で増幅回路を構成している。
以上のように構成することにより電流源を設ける必要がなくなる。
なお、この実施の形態4のピークホールド回路の動作は実施の形態3での説明と同様であり、同様の効果を奏する。
また、以上の実施の形態の構成説明図では、通常のピークホールド回路に用いられる放電回路は図示省略したが、従来例での説明同様で、トランジスタQ1がオフ状態になると、ピークホールドコンデンサC1に貯まった電荷はリーク電流などで漏れてピークホールドコンデンサC1の電圧が徐々に低下する。
Claims (4)
- 入力コンパレータ、ホールドコンデンサ、充電電流制御端子を有し前記ホールドコンデンサに充電電流を供給する充電電流回路、放電回路を備えたピークホールド回路において、前記入力コンパレータを入力信号の電圧と前記ホールドコンデンサの保持電圧を比較するオペアンプで構成し、前記オペアンプの出力端子と前記充電電流回路の充電電流制御端子との間にレベルシフタを備えたことを特徴とするピークホールド回路。
- 前記充電電流回路をトランジスタと前記トランジスタの入力端子に接続した電流源から構成し、前記トランジスタのバイアス端子を前記充電電流制御端子とすると共に前記トランジスタの出力端子を前記ホールドコンデンサの前記オペアンプへの接続端子に接続したことを特徴とする請求項1記載のピークホールド回路。
- 前記充電電流回路をトランジスタと前記トランジスタの入力端子に接続した抵抗から構成し、前記トランジスタのバイアス端子を前記充電電流制御端子とすると共に前記トランジスタの出力端子を前記ホールドコンデンサの前記オペアンプへの接続端子に接続したことを特徴とする請求項1記載のピークホールド回路。
- 前記レベルシフタを、前記オペアンプの出力端子と前記トランジスタのバイアス端子との間にコンデンサを直列接続すると共に前記コンデンサと前記バイアス端子との間に第1の抵抗と第2の抵抗を並列接続して構成したことを特徴とする請求項2又は3記載のピークホールド回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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JP2008095156A JP5115282B2 (ja) | 2008-04-01 | 2008-04-01 | ピークホールド回路 |
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Publication Number | Publication Date |
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JP2009250628A true JP2009250628A (ja) | 2009-10-29 |
JP5115282B2 JP5115282B2 (ja) | 2013-01-09 |
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Family Applications (1)
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JP2008095156A Active JP5115282B2 (ja) | 2008-04-01 | 2008-04-01 | ピークホールド回路 |
Country Status (1)
Country | Link |
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