JP2000206156A - ピ―クホ―ルド回路 - Google Patents
ピ―クホ―ルド回路Info
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- JP2000206156A JP2000206156A JP11004360A JP436099A JP2000206156A JP 2000206156 A JP2000206156 A JP 2000206156A JP 11004360 A JP11004360 A JP 11004360A JP 436099 A JP436099 A JP 436099A JP 2000206156 A JP2000206156 A JP 2000206156A
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Abstract
(57)【要約】
【課題】 チップ面積を小とする。
【解決手段】 ２１本目の水平走査期間が到来すると、
第１トランスミッションゲート４はオフする。この状態
で、第２及び第３トランスミッションゲート６、７がオ
フし、第４トランスミッションゲート８及びＮ型ＭＯＳ
トランジスタ１０がオンすると、第１及び第２コンデン
サ５、９が基準電圧Ｖｄｄ／２と接地との間で直列路を
形成する。従って、演算増幅器３の−端子電圧は第１及
び第２コンデンサ５、９の容量比に応じて下降し、演算
増幅器３の出力電圧は上昇する。その後、第２及び第３
トランスミッションゲート６、７がオンし、第４トラン
スミッションゲート８及びＮ型ＭＯＳトランジスタ１０
がオンし、第２コンデンサ９の両端電圧は再びＶｄｄ／
２に戻る。この動作を繰り返し、ランインクロックのピ
ーク電圧を得る。
第１トランスミッションゲート４はオフする。この状態
で、第２及び第３トランスミッションゲート６、７がオ
フし、第４トランスミッションゲート８及びＮ型ＭＯＳ
トランジスタ１０がオンすると、第１及び第２コンデン
サ５、９が基準電圧Ｖｄｄ／２と接地との間で直列路を
形成する。従って、演算増幅器３の−端子電圧は第１及
び第２コンデンサ５、９の容量比に応じて下降し、演算
増幅器３の出力電圧は上昇する。その後、第２及び第３
トランスミッションゲート６、７がオンし、第４トラン
スミッションゲート８及びＮ型ＭＯＳトランジスタ１０
がオンし、第２コンデンサ９の両端電圧は再びＶｄｄ／
２に戻る。この動作を繰り返し、ランインクロックのピ
ーク電圧を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号の特定の
水平捜査期間に重畳されたデータを抜き取る際に使用す
るピークホールド回路に関する。
水平捜査期間に重畳されたデータを抜き取る際に使用す
るピークホールド回路に関する。
【０００２】
【従来の技術】米国では、聾唖者がテレビ放送を楽しめ
る様に、放送人物の会話をリアルタイムで字幕表示する
クローズドキャプション機能を内蔵したテレビ受像機が
市場に現れて久しい。字幕表示の為のキャプションデー
タは映像信号の垂直帰線期間に含まれる２１本目の水平
捜査期間（２１Ｈ）に重畳された状態で送信されて来
る。詳しくは、図４に示す様に、キャプションデータの
有無を示すランインクロック、及び字幕内容を示すキャ
プションデータが２１Ｈに連続して重畳された状態で送
信される。キャプションデータの解読は、映像信号のペ
デスタルを基準電圧にクランプした状態でランインクロ
ック最上部のピーク電圧を検出し、その後、キャプショ
ンデータを基準電圧及びピーク電圧間の一点鎖線に示す
中点電圧でスライスして論理値「０」又は「１」から成
る複数ビットデータを生成し、この複数ビットデータを
マイクロコンピュータに取り込むことにより実現可能と
なる。
る様に、放送人物の会話をリアルタイムで字幕表示する
クローズドキャプション機能を内蔵したテレビ受像機が
市場に現れて久しい。字幕表示の為のキャプションデー
タは映像信号の垂直帰線期間に含まれる２１本目の水平
捜査期間（２１Ｈ）に重畳された状態で送信されて来
る。詳しくは、図４に示す様に、キャプションデータの
有無を示すランインクロック、及び字幕内容を示すキャ
プションデータが２１Ｈに連続して重畳された状態で送
信される。キャプションデータの解読は、映像信号のペ
デスタルを基準電圧にクランプした状態でランインクロ
ック最上部のピーク電圧を検出し、その後、キャプショ
ンデータを基準電圧及びピーク電圧間の一点鎖線に示す
中点電圧でスライスして論理値「０」又は「１」から成
る複数ビットデータを生成し、この複数ビットデータを
マイクロコンピュータに取り込むことにより実現可能と
なる。
【０００３】また、最近では、時刻情報等の視聴者に対
するサービスを目的としたＸＤＳデータ（EXTENDED DA
TA SERVICE）の提供も実施されている。
するサービスを目的としたＸＤＳデータ（EXTENDED DA
TA SERVICE）の提供も実施されている。
【０００４】図３は、前記複数ビットデータを生成する
際に使用するピークホールド回路の一例である。
際に使用するピークホールド回路の一例である。
【０００５】図３において、比較帰（１０１）は、＋端
子にランインクロックが印加され、−端子に直前までの
ランインクロック最上部のピーク電圧が後段の演算増幅
器の出力端子から帰還される。比較器（１０１）は、＋
端子の入力電圧が−端子の帰還電圧より大の時にハイレ
ベル（５ボルト）を出力し、反対に、＋端子の入力電圧
が−端子の帰還電圧より小の時にローレベル（０ボル
ト）を出力する。インバータ（１０２）は比較器（１０
１）の出力電圧を反転する。Ｐ型ＭＯＳトランジスタ
（１０３）は、ゲートがインバータ（１０２）の出力と
接続され、ソースが電源Ｖｄｄ（５ボルト）と接続され
る。即ち、現在のランインクロック最上部のピーク電圧
が直前までのピーク電圧より大となった時、Ｐ型ＭＯＳ
トランジスタ（１０３）はインバータ（１０２）のロー
レベル出力に従い導通する。抵抗（１０４）及びコンデ
ンサ（１０５）は、Ｐ型ＭＯＳトランジスタ（１０３）
のドレインと接地との間に直列接続され、Ｐ型ＭＯＳト
ランジスタ（１０３）がオンした時の出力電流を積分す
るものである。演算増幅器（１０６）は、＋端子が抵抗
（１０４）及びコンデンサ（１０５）の接続点と接続さ
れ、−端子が出力端子と接続される。即ち、演算増幅器
（１０６）は、出力端子から−端子に対し出力電圧が＋
端子の積分電圧と等しくなる為の帰還をかけ、出力端子
からピーク電圧を出力する。詳しくは、演算増幅器（１
０６）は、ランインクロック最上部のピーク電圧が直前
までのピーク電圧より大となった時に出力電圧をより大
なる値に更新し、また、ランインクロック最上部のピー
ク電圧が直前までのピーク電圧より小となった時に現在
の出力電圧を保持する。そして、演算増幅器（１０６）
の出力端子から得られるピーク電圧は比較器（１０１）
の−端子にも帰還される。即ち、比較器（１０１）は、
現在のランインクロック最上部のピーク電圧と直前まで
の随時更新されるピーク電圧とを比較する。
子にランインクロックが印加され、−端子に直前までの
ランインクロック最上部のピーク電圧が後段の演算増幅
器の出力端子から帰還される。比較器（１０１）は、＋
端子の入力電圧が−端子の帰還電圧より大の時にハイレ
ベル（５ボルト）を出力し、反対に、＋端子の入力電圧
が−端子の帰還電圧より小の時にローレベル（０ボル
ト）を出力する。インバータ（１０２）は比較器（１０
１）の出力電圧を反転する。Ｐ型ＭＯＳトランジスタ
（１０３）は、ゲートがインバータ（１０２）の出力と
接続され、ソースが電源Ｖｄｄ（５ボルト）と接続され
る。即ち、現在のランインクロック最上部のピーク電圧
が直前までのピーク電圧より大となった時、Ｐ型ＭＯＳ
トランジスタ（１０３）はインバータ（１０２）のロー
レベル出力に従い導通する。抵抗（１０４）及びコンデ
ンサ（１０５）は、Ｐ型ＭＯＳトランジスタ（１０３）
のドレインと接地との間に直列接続され、Ｐ型ＭＯＳト
ランジスタ（１０３）がオンした時の出力電流を積分す
るものである。演算増幅器（１０６）は、＋端子が抵抗
（１０４）及びコンデンサ（１０５）の接続点と接続さ
れ、−端子が出力端子と接続される。即ち、演算増幅器
（１０６）は、出力端子から−端子に対し出力電圧が＋
端子の積分電圧と等しくなる為の帰還をかけ、出力端子
からピーク電圧を出力する。詳しくは、演算増幅器（１
０６）は、ランインクロック最上部のピーク電圧が直前
までのピーク電圧より大となった時に出力電圧をより大
なる値に更新し、また、ランインクロック最上部のピー
ク電圧が直前までのピーク電圧より小となった時に現在
の出力電圧を保持する。そして、演算増幅器（１０６）
の出力端子から得られるピーク電圧は比較器（１０１）
の−端子にも帰還される。即ち、比較器（１０１）は、
現在のランインクロック最上部のピーク電圧と直前まで
の随時更新されるピーク電圧とを比較する。
【０００６】演算増幅器（１０６）から出力されるピー
クホールド電圧は後段回路（図示せず）で１／２に分圧
され、キャプションデータ、ＸＤＳデータ等を論理値
「０」「１」の複数ビットデータに判別する為の閾値電
圧（図４の一点鎖線）となる。
クホールド電圧は後段回路（図示せず）で１／２に分圧
され、キャプションデータ、ＸＤＳデータ等を論理値
「０」「１」の複数ビットデータに判別する為の閾値電
圧（図４の一点鎖線）となる。
【０００７】
【発明が解決しようとする課題】しかし、図３のピーク
ホールド回路の場合、積分回路を構成する抵抗（１０
４）及びコンデンサ（１０５）に対し、絶対的な抵抗値
及び容量を設定する必要がある。例えば、抵抗（１０
４）の抵抗値は１ＭΩ、コンデンサ（１０５）の容量は
２０ｐＦ程度に設定する必要がある。従って、図３回路
を集積化する場合、チップ面積を小とすることが困難と
なる問題があった。
ホールド回路の場合、積分回路を構成する抵抗（１０
４）及びコンデンサ（１０５）に対し、絶対的な抵抗値
及び容量を設定する必要がある。例えば、抵抗（１０
４）の抵抗値は１ＭΩ、コンデンサ（１０５）の容量は
２０ｐＦ程度に設定する必要がある。従って、図３回路
を集積化する場合、チップ面積を小とすることが困難と
なる問題があった。
【０００８】そこで、本発明は、チップ面積を小とでき
るピークホールド回路を提供することを目的とする。
るピークホールド回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、映像信号の特定の
水平走査期間に重畳されたデータを抜き取る際に使用す
るピークホールド回路であって、演算増幅器と、前記演
算増幅器の入出力間の帰還路に介在し、前記特定の水平
捜査期間のみ開く第１ゲート回路と、前記演算増幅器の
入出力間の帰還路に介在し、前記特定の水平捜査期間の
み容量変化を生じる第１コンデンサと、前記演算増幅器
の帰還路側の入力と接続され、前記第１コンデンサより
小容量の第２コンデンサと、前記第２コンデンサの両端
と前記演算増幅器の基準入力との間に介在し、前記特定
の水平捜査期間において周期的に開閉する第２及び第３
ゲート回路と、前記演算増幅器の帰還路側の入力と前記
第２コンデンサの一端との間に介在し、前記特定の水平
走査期間において前記第２及び第３ゲート回路と異なる
タイミングで開閉する第４ゲート回路と、前記第２コン
デンサの他端と接地との間に介在し、前記第４ゲート回
路と同一タイミングで開閉する第５ゲート回路と、を備
え、前記第１及び第２コンデンサの容量比に従い、前記
データのピーク値をホールドすることを特徴とする。
解決する為に創作されたものであり、映像信号の特定の
水平走査期間に重畳されたデータを抜き取る際に使用す
るピークホールド回路であって、演算増幅器と、前記演
算増幅器の入出力間の帰還路に介在し、前記特定の水平
捜査期間のみ開く第１ゲート回路と、前記演算増幅器の
入出力間の帰還路に介在し、前記特定の水平捜査期間の
み容量変化を生じる第１コンデンサと、前記演算増幅器
の帰還路側の入力と接続され、前記第１コンデンサより
小容量の第２コンデンサと、前記第２コンデンサの両端
と前記演算増幅器の基準入力との間に介在し、前記特定
の水平捜査期間において周期的に開閉する第２及び第３
ゲート回路と、前記演算増幅器の帰還路側の入力と前記
第２コンデンサの一端との間に介在し、前記特定の水平
走査期間において前記第２及び第３ゲート回路と異なる
タイミングで開閉する第４ゲート回路と、前記第２コン
デンサの他端と接地との間に介在し、前記第４ゲート回
路と同一タイミングで開閉する第５ゲート回路と、を備
え、前記第１及び第２コンデンサの容量比に従い、前記
データのピーク値をホールドすることを特徴とする。
【００１０】また、前記特定の水平走査期間以外におけ
る前記第１及び第２コンデンサの両端電圧は、前記演算
増幅器の基準入力電圧と等しいことを特徴とする。
る前記第１及び第２コンデンサの両端電圧は、前記演算
増幅器の基準入力電圧と等しいことを特徴とする。
【００１１】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１２】図１は本発明のピークホールド回路を示す
回路図である。
回路図である。
【００１３】図１において、比較器（１）は＋端子に図
４に示すランインクロックが印加され、−端子に前段の
演算増幅器から出力されるピーク電圧が印加され、ラン
インクロックが現在のピーク電圧を超えたか否かを比較
するものである。即ち、比較器（１）は、ランインクロ
ックがピーク電圧より大の時にハイレベル（論理値
「１」）を出力し、ランインクロックがピーク電圧より
小の時にローレベル（論理値「０」）を出力する。制御
部（２）は、比較器（１）の出力レベルに応じて、信号
２１Ｈ、信号Φ１、信号Φ２を出力するものである。
尚、信号２１Ｈは２１本目の水平走査期間でハイレベル
となる信号、信号Φ１は２１本目の水平走査期間におい
てピーク電圧がランインクロック最大値より大となるま
で周期的に発生するパルス信号、信号Φ２は２１本目の
水平走査期間においてピーク電圧がランインクロック最
大値より大となるまで信号Φ１と異なるタイミングで周
期的に発生するパルス信号である。信号Φ１、信号Φ２
のパルス幅は例えば２００ｎｓｅｃ程度である。演算増
幅器（３）は＋端子に基準電圧Ｖｄｄ／２が印加され
る。第１トランスミッションゲート（４）はＰ型ＭＯＳ
トランジスタ及びＮ型ＭＯＳトランジスタのドレインソ
ースを接続したものであり、演算増幅器（３）の−端子
と出力端子との間に接続される。第１トランスミッショ
ンゲート（４）は信号２１Ｈで開閉制御され、２１本目
の水平走査期間でオフし、それ以外の水平走査期間でオ
ンする。第１コンデンサ（５）は演算増幅器（３）の−
端子と出力端子との間に接続される。即ち、演算増幅器
（３）は、２１本目以外の水平走査期間では出力電圧が
映像信号のペデスタルレベルに固定される様に動作し、
第１コンデンサ（５）の両端電圧をＶｄｄ／２とする。
４に示すランインクロックが印加され、−端子に前段の
演算増幅器から出力されるピーク電圧が印加され、ラン
インクロックが現在のピーク電圧を超えたか否かを比較
するものである。即ち、比較器（１）は、ランインクロ
ックがピーク電圧より大の時にハイレベル（論理値
「１」）を出力し、ランインクロックがピーク電圧より
小の時にローレベル（論理値「０」）を出力する。制御
部（２）は、比較器（１）の出力レベルに応じて、信号
２１Ｈ、信号Φ１、信号Φ２を出力するものである。
尚、信号２１Ｈは２１本目の水平走査期間でハイレベル
となる信号、信号Φ１は２１本目の水平走査期間におい
てピーク電圧がランインクロック最大値より大となるま
で周期的に発生するパルス信号、信号Φ２は２１本目の
水平走査期間においてピーク電圧がランインクロック最
大値より大となるまで信号Φ１と異なるタイミングで周
期的に発生するパルス信号である。信号Φ１、信号Φ２
のパルス幅は例えば２００ｎｓｅｃ程度である。演算増
幅器（３）は＋端子に基準電圧Ｖｄｄ／２が印加され
る。第１トランスミッションゲート（４）はＰ型ＭＯＳ
トランジスタ及びＮ型ＭＯＳトランジスタのドレインソ
ースを接続したものであり、演算増幅器（３）の−端子
と出力端子との間に接続される。第１トランスミッショ
ンゲート（４）は信号２１Ｈで開閉制御され、２１本目
の水平走査期間でオフし、それ以外の水平走査期間でオ
ンする。第１コンデンサ（５）は演算増幅器（３）の−
端子と出力端子との間に接続される。即ち、演算増幅器
（３）は、２１本目以外の水平走査期間では出力電圧が
映像信号のペデスタルレベルに固定される様に動作し、
第１コンデンサ（５）の両端電圧をＶｄｄ／２とする。
【００１４】第２及び第３トランスミッションゲート
（６）（７）は信号Φ１で同時に開閉制御され、基準電
圧Ｖｄｄ／２を伝達するものである。第４トランスミッ
ションゲート（８）は一端が演算増幅器（３）の−端子
と接続され、信号Φ２で開閉制御される。第２コンデン
サ（９）の一端は第４トランスミッションゲート（８）
の他端と接続される。Ｎ型ＭＯＳトランジスタ（１０）
は、ドレインが第２コンデンサ（９）の他端と接続され
且つソースが接地され、信号Φ２でオンオフ制御され
る。２１本目以外の水平走査期間では信号Φ１、Φ２は
各々ハイレベル、ローレベルに固定された状態となる。
即ち、第２及び第３トランスミッションゲート（６）
（７）がオンし、第４トランスミッションゲート（８）
及びＮ型ＭＯＳトランジスタ（１０）がオフした状態と
なる。従って、第２コンデンサ（９）の両端電圧は基準
電圧Ｖｄｄ／２となる。
（６）（７）は信号Φ１で同時に開閉制御され、基準電
圧Ｖｄｄ／２を伝達するものである。第４トランスミッ
ションゲート（８）は一端が演算増幅器（３）の−端子
と接続され、信号Φ２で開閉制御される。第２コンデン
サ（９）の一端は第４トランスミッションゲート（８）
の他端と接続される。Ｎ型ＭＯＳトランジスタ（１０）
は、ドレインが第２コンデンサ（９）の他端と接続され
且つソースが接地され、信号Φ２でオンオフ制御され
る。２１本目以外の水平走査期間では信号Φ１、Φ２は
各々ハイレベル、ローレベルに固定された状態となる。
即ち、第２及び第３トランスミッションゲート（６）
（７）がオンし、第４トランスミッションゲート（８）
及びＮ型ＭＯＳトランジスタ（１０）がオフした状態と
なる。従って、第２コンデンサ（９）の両端電圧は基準
電圧Ｖｄｄ／２となる。
【００１５】尚、本発明の実施の形態において、第１及
び第２コンデンサ（５）（９）の容量を各々１．６ｐ
Ｆ、０．１ｐＦとする。また、第１、第２、第３、第４
トランスミッションゲート（４）（６）（７）（８）及
びＮ型ＭＯＳトランジスタ（１０）は各々請求項１の第
１、第２、第３、第４、第５ゲート回路に相当する。
び第２コンデンサ（５）（９）の容量を各々１．６ｐ
Ｆ、０．１ｐＦとする。また、第１、第２、第３、第４
トランスミッションゲート（４）（６）（７）（８）及
びＮ型ＭＯＳトランジスタ（１０）は各々請求項１の第
１、第２、第３、第４、第５ゲート回路に相当する。
【００１６】さて、２１本目の水平走査期間が到来する
と、第１トランスミッションゲート（４）が信号２１Ｈ
のハイレベルに従い常時オフした状態となる。即ち、第
１コンデンサ（５）の両端電圧が基準電圧Ｖｄｄ／２の
固定状態から開放され、外部要因に基づき変動可能な状
態となる。同時に、第２及び第３トランスミッションゲ
ート（６）（７）が信号Φ１のローレベルに従いオフす
る。即ち、第１コンデンサ（５）と同様、第２コンデン
サ（９）の両端電圧が基準電圧Ｖｄｄ／２の固定状態か
ら開放され、外部要因に基づき変動可能な状態となる。
その後、第４トランスミッションゲート（８）及びＮ型
ＭＯＳトランジスタ（１０）が信号Φ２のハイレベルに
従いオンする。この時、第１及び第２コンデンサ（５）
（９）は演算増幅器（３）の出力端子と接地との間に直
列接続された状態となる。これより、第１及び第２コン
デンサ（５）（９）の接続点電圧は最初はＶｄｄ／２で
あるが、第１及び第２コンデンサ（５）（９）の容量比
に従い１６：１に分圧されたＶｄｄ／３４まで下降す
る。これに伴い、演算増幅器（３）は−端子電圧を基準
電圧Ｖｄｄ／２に戻す為に出力電圧を（Ｖｄｄ／２−Ｖ
ｄｄ／３４）だけ上昇させる。この時、第１コンデンサ
（５）は放電経路を持たない為、演算増幅器（３）の出
力電圧は上昇した状態のまま保持される。その後、第２
及び第３トランスミッションゲート（６）（７）がオ
ン、第４トランスミッションゲート（８）及びＮ型ＭＯ
Ｓトランジスタ（１０）がオフし、第２コンデンサ
（９）の両端電圧が基準電圧Ｖｄｄ／２に戻る。以上の
動作を繰り返し、演算増幅器（３）の出力電圧がランイ
ンクロック最上部の電圧値より大となり保持されると、
比較器（１）の出力がローレベルに変化し、制御部
（２）は信号Φ１、Φ２を各々再びハイレベル、ローレ
ベルに固定する。演算増幅器（３）の出力電圧は分圧器
（１１）で基準電圧Ｖｄｄ／２と最大値との中間値に分
圧され、閾値電圧となる。
と、第１トランスミッションゲート（４）が信号２１Ｈ
のハイレベルに従い常時オフした状態となる。即ち、第
１コンデンサ（５）の両端電圧が基準電圧Ｖｄｄ／２の
固定状態から開放され、外部要因に基づき変動可能な状
態となる。同時に、第２及び第３トランスミッションゲ
ート（６）（７）が信号Φ１のローレベルに従いオフす
る。即ち、第１コンデンサ（５）と同様、第２コンデン
サ（９）の両端電圧が基準電圧Ｖｄｄ／２の固定状態か
ら開放され、外部要因に基づき変動可能な状態となる。
その後、第４トランスミッションゲート（８）及びＮ型
ＭＯＳトランジスタ（１０）が信号Φ２のハイレベルに
従いオンする。この時、第１及び第２コンデンサ（５）
（９）は演算増幅器（３）の出力端子と接地との間に直
列接続された状態となる。これより、第１及び第２コン
デンサ（５）（９）の接続点電圧は最初はＶｄｄ／２で
あるが、第１及び第２コンデンサ（５）（９）の容量比
に従い１６：１に分圧されたＶｄｄ／３４まで下降す
る。これに伴い、演算増幅器（３）は−端子電圧を基準
電圧Ｖｄｄ／２に戻す為に出力電圧を（Ｖｄｄ／２−Ｖ
ｄｄ／３４）だけ上昇させる。この時、第１コンデンサ
（５）は放電経路を持たない為、演算増幅器（３）の出
力電圧は上昇した状態のまま保持される。その後、第２
及び第３トランスミッションゲート（６）（７）がオ
ン、第４トランスミッションゲート（８）及びＮ型ＭＯ
Ｓトランジスタ（１０）がオフし、第２コンデンサ
（９）の両端電圧が基準電圧Ｖｄｄ／２に戻る。以上の
動作を繰り返し、演算増幅器（３）の出力電圧がランイ
ンクロック最上部の電圧値より大となり保持されると、
比較器（１）の出力がローレベルに変化し、制御部
（２）は信号Φ１、Φ２を各々再びハイレベル、ローレ
ベルに固定する。演算増幅器（３）の出力電圧は分圧器
（１１）で基準電圧Ｖｄｄ／２と最大値との中間値に分
圧され、閾値電圧となる。
【００１７】尚、ピークホールド動作は遅くともキャプ
ションデータ、ＸＤＳデータ等が到来する前に完了する
必要がある。その為には、第１及び第２コンデンサ
（５）（９）の容量比を適切な値に設定するだけで良
い。
ションデータ、ＸＤＳデータ等が到来する前に完了する
必要がある。その為には、第１及び第２コンデンサ
（５）（９）の容量比を適切な値に設定するだけで良
い。
【００１８】以上より、 積分回路を構成する高抵抗（１ＭΩ程度）が不要とな
り、ピークホールド回路を集積化する際に小型化が可能
となる。
り、ピークホールド回路を集積化する際に小型化が可能
となる。
【００１９】第１及び第２コンデンサ（５）（９）の
容量比がピークホールド動作を決定する為、従来の様な
絶対容量が不要となる。従って、小容量のコンデンサ
（ｐＦ程度）で済み、ピークホールド回路を集積化する
際に小型化、微細化が可能となる。
容量比がピークホールド動作を決定する為、従来の様な
絶対容量が不要となる。従って、小容量のコンデンサ
（ｐＦ程度）で済み、ピークホールド回路を集積化する
際に小型化、微細化が可能となる。
【００２０】第１及び第２コンデンサ（５）（９）は
同一半導体基板上に集積化する為、特性ばらつきは均一
となる。従って、ピークホールド値がばらつくことは無
い。といった作用効果を奏する。
同一半導体基板上に集積化する為、特性ばらつきは均一
となる。従って、ピークホールド値がばらつくことは無
い。といった作用効果を奏する。
【００２１】
【発明の効果】本発明によれば、ピークホールド動作を
行う際、高抵抗が不要となり、コンデンサが絶対容量を
要求されない為、ピークホールド回路を集積化した場合
に小型化及び微細化が可能となる。更に、第１及び第２
コンデンサを同一半導体基板上に集積化すれば、特性ば
らつきが均一となる為、ピークホールド値がばらつくこ
とも無い。といった利点が得られる。
行う際、高抵抗が不要となり、コンデンサが絶対容量を
要求されない為、ピークホールド回路を集積化した場合
に小型化及び微細化が可能となる。更に、第１及び第２
コンデンサを同一半導体基板上に集積化すれば、特性ば
らつきが均一となる為、ピークホールド値がばらつくこ
とも無い。といった利点が得られる。
【図１】本発明のピークホールド回路を示す回路図であ
る。
る。
【図２】図１回路に使用する信号のタイムチャートであ
る。
る。
【図３】従来のピークホールド回路を示す回路図であ
る。
る。
【図４】２１本目の水平走査期間の重畳情報を示す図で
ある。
ある。
（１） 比較器 （３） 演算増幅器 （４） 第１トランスミッションゲート （５） 第１コンデンサ （６） 第２トランスミッションゲート （７） 第３トランスミッションゲート （８） 第４トランスミッションゲート （９） 第２コンデンサ （１０） Ｎ型ＭＯＳトランジスタ
Claims (2)
- 【請求項１】 映像信号の特定の水平走査期間に重畳さ
れたデータを抜き取る際に使用するピークホールド回路
であって、 演算増幅器と、 前記演算増幅器の入出力間の帰還路に介在し、前記特定
の水平捜査期間のみ開く第１ゲート回路と、 前記演算増幅器の入出力間の帰還路に介在し、前記特定
の水平捜査期間のみ容量変化を生じる第１コンデンサ
と、 前記演算増幅器の帰還路側の入力と接続され、前記第１
コンデンサより小容量の第２コンデンサと、 前記第２コンデンサの両端と前記演算増幅器の基準入力
との間に介在し、前記特定の水平捜査期間において周期
的に開閉する第２及び第３ゲート回路と、 前記演算増幅器の帰還路側の入力と前記第２コンデンサ
の一端との間に介在し、前記特定の水平走査期間におい
て前記第２及び第３ゲート回路と異なるタイミングで開
閉する第４ゲート回路と、 前記第２コンデンサの他端と接地との間に介在し、前記
第４ゲート回路と同一タイミングで開閉する第５ゲート
回路と、を備え、 前記第１及び第２コンデンサの容量比に従い、前記デー
タのピーク値をホールドすることを特徴とするピークホ
ールド回路。 - 【請求項２】 前記特定の水平走査期間以外における前
記第１及び第２コンデンサの両端電圧は、前記演算増幅
器の基準入力電圧と等しいことを特徴とする請求項１記
載のピークホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00436099A JP3398079B2 (ja) | 1999-01-11 | 1999-01-11 | ピークホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00436099A JP3398079B2 (ja) | 1999-01-11 | 1999-01-11 | ピークホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000206156A true JP2000206156A (ja) | 2000-07-28 |
| JP3398079B2 JP3398079B2 (ja) | 2003-04-21 |
Family
ID=11582225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00436099A Expired - Fee Related JP3398079B2 (ja) | 1999-01-11 | 1999-01-11 | ピークホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3398079B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009250628A (ja) * | 2008-04-01 | 2009-10-29 | Mitsubishi Electric Corp | ピークホールド回路 |
-
1999
- 1999-01-11 JP JP00436099A patent/JP3398079B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009250628A (ja) * | 2008-04-01 | 2009-10-29 | Mitsubishi Electric Corp | ピークホールド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3398079B2 (ja) | 2003-04-21 |
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