JP3022030B2 - クランプ回路 - Google Patents
クランプ回路Info
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- JP3022030B2 JP3022030B2 JP5048041A JP4804193A JP3022030B2 JP 3022030 B2 JP3022030 B2 JP 3022030B2 JP 5048041 A JP5048041 A JP 5048041A JP 4804193 A JP4804193 A JP 4804193A JP 3022030 B2 JP3022030 B2 JP 3022030B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタで
クランプ回路を実現した際、映像信号のペデスタルレベ
ルを精度良く所定電圧に固定できるクランプ回路に関す
る。
クランプ回路を実現した際、映像信号のペデスタルレベ
ルを精度良く所定電圧に固定できるクランプ回路に関す
る。
【０００２】
【従来の技術】米国では、難聴者でもテレビ放送を十分
に楽しめる様に、放送中の人物の喋りをリアルタイムで
字幕表示するクローズドキャプション機能を搭載したテ
レビ受像機が販売されている。字幕表示の為のキャプシ
ョンデータは映像信号の垂直帰線期間に存在する２１本
目の水平走査期間に重畳している。そして、映像信号の
ペデスタルレベルを或る電圧にクランプし、該ペデスタ
ルレベルから或る値だけ離れた電圧でキャプションデー
タをスライスして「０」及び「１」から成る複数ビット
データを発生し、この複数ビットデータに信号処理を施
すことにより字幕表示を実現している。図２は上記した
クランプ動作を行う従来回路であり、正極性の映像信号
のペデスタルレベルをＶdd／２にクランプする例であ
る。
に楽しめる様に、放送中の人物の喋りをリアルタイムで
字幕表示するクローズドキャプション機能を搭載したテ
レビ受像機が販売されている。字幕表示の為のキャプシ
ョンデータは映像信号の垂直帰線期間に存在する２１本
目の水平走査期間に重畳している。そして、映像信号の
ペデスタルレベルを或る電圧にクランプし、該ペデスタ
ルレベルから或る値だけ離れた電圧でキャプションデー
タをスライスして「０」及び「１」から成る複数ビット
データを発生し、この複数ビットデータに信号処理を施
すことにより字幕表示を実現している。図２は上記した
クランプ動作を行う従来回路であり、正極性の映像信号
のペデスタルレベルをＶdd／２にクランプする例であ
る。
【０００３】図２において、（１）は映像信号の直流分
を除去するコンデンサであり、映像信号の交流分が端子
（２）に現れる。（３）（４）は電源Ｖdd及びアース間
に直列接続された値の等しい抵抗であり、その接続点か
らＶdd／２が発生する。（５）は比較器であり、非反転
入力端子には抵抗（３）（４）の接続点に現れたＶdd／
２が印加され、反転入力端子には端子（２）に現れた映
像信号の交流分が抵抗（６）を介して印加され、出力端
子から両入力の比較結果が出力される。（７）は比較器
（５）の比較出力に応じて開閉されるスイッチ回路であ
る。（８）は一端が電源Ｖddと接続され他端がスイッチ
回路（７）を介して比較器（５）の反転入力端子と接続
された定電流源である。（９）は一端が比較器（５）の
反転入力端子と接続され他端が接地された定電流源であ
る。ここで、各水平走査期間における映像信号及び同期
信号の面積比は平均的に約８：１である為に、定電流源
（８）の能力は定電流源（９）の能力に比べて９倍に設
定されている。尚、コンデンサ（１）、抵抗（６）及び
定電流源（８）（９）は積分器を構成しており、その時
定数は映像信号の為の同期信号の周期より非常に大きい
ものとする。
を除去するコンデンサであり、映像信号の交流分が端子
（２）に現れる。（３）（４）は電源Ｖdd及びアース間
に直列接続された値の等しい抵抗であり、その接続点か
らＶdd／２が発生する。（５）は比較器であり、非反転
入力端子には抵抗（３）（４）の接続点に現れたＶdd／
２が印加され、反転入力端子には端子（２）に現れた映
像信号の交流分が抵抗（６）を介して印加され、出力端
子から両入力の比較結果が出力される。（７）は比較器
（５）の比較出力に応じて開閉されるスイッチ回路であ
る。（８）は一端が電源Ｖddと接続され他端がスイッチ
回路（７）を介して比較器（５）の反転入力端子と接続
された定電流源である。（９）は一端が比較器（５）の
反転入力端子と接続され他端が接地された定電流源であ
る。ここで、各水平走査期間における映像信号及び同期
信号の面積比は平均的に約８：１である為に、定電流源
（８）の能力は定電流源（９）の能力に比べて９倍に設
定されている。尚、コンデンサ（１）、抵抗（６）及び
定電流源（８）（９）は積分器を構成しており、その時
定数は映像信号の為の同期信号の周期より非常に大きい
ものとする。
【０００４】例えば比較器（５）の両入力において映像
信号がＶdd／２より大の時、比較器（５）からローレベ
ルが出力され、スイッチ回路（７）は開状態となる。す
ると、コンデンサ（１）及び抵抗（６）の時定数に従っ
て、抵抗（６）の右方向に実線に示す定電流Ｉが流れ、
比較器（５）の反転入力端子は徐々にＶdd／２まで下降
する。反対に比較器（５）の両入力において映像信号が
Ｖdd／２より小の時、比較器（５）からハイレベルが出
力され、スイッチ回路（７）は閉状態となる。すると、
コンデンサ（１）及び抵抗（６）の時定数に従って、抵
抗（６）の左方向に破線に示す定電流８Ｉが流れ、比較
器（５）の反転入力端子は前者に比べて８倍速でＶdd／
２まで上昇する。即ち、比較器（５）が面積比８の映像
信号部分を比較するタイミングでは、比較器（５）の反
転入力端子は１倍速でＶdd／２まで下降し、また比較器
（５）が面積比１の同期信号部分を比較するタイミング
では、比較器（５）の反転入力端子は８倍速でＶdd／２
まで上昇することになるので、結果として、端子（２）
にはペデスタルレベルがＶdd／２にクランプされた映像
信号が得られることになる。即ち、キャプションデータ
の最低レベルがＶdd／２に固定された映像信号が得られ
ることになる。そして例えば３Ｖdd／４でキャプション
データをスライスして「０」及び「１」から成る複数ビ
ットデータを発生し、この複数ビットデータが表す文字
内容をマイクロコンピュータで判定し、テレビ画面上へ
の字幕表示を実行していた。
信号がＶdd／２より大の時、比較器（５）からローレベ
ルが出力され、スイッチ回路（７）は開状態となる。す
ると、コンデンサ（１）及び抵抗（６）の時定数に従っ
て、抵抗（６）の右方向に実線に示す定電流Ｉが流れ、
比較器（５）の反転入力端子は徐々にＶdd／２まで下降
する。反対に比較器（５）の両入力において映像信号が
Ｖdd／２より小の時、比較器（５）からハイレベルが出
力され、スイッチ回路（７）は閉状態となる。すると、
コンデンサ（１）及び抵抗（６）の時定数に従って、抵
抗（６）の左方向に破線に示す定電流８Ｉが流れ、比較
器（５）の反転入力端子は前者に比べて８倍速でＶdd／
２まで上昇する。即ち、比較器（５）が面積比８の映像
信号部分を比較するタイミングでは、比較器（５）の反
転入力端子は１倍速でＶdd／２まで下降し、また比較器
（５）が面積比１の同期信号部分を比較するタイミング
では、比較器（５）の反転入力端子は８倍速でＶdd／２
まで上昇することになるので、結果として、端子（２）
にはペデスタルレベルがＶdd／２にクランプされた映像
信号が得られることになる。即ち、キャプションデータ
の最低レベルがＶdd／２に固定された映像信号が得られ
ることになる。そして例えば３Ｖdd／４でキャプション
データをスライスして「０」及び「１」から成る複数ビ
ットデータを発生し、この複数ビットデータが表す文字
内容をマイクロコンピュータで判定し、テレビ画面上へ
の字幕表示を実行していた。
【０００５】
【発明が解決しようとする課題】近年、マイクロコンピ
ュータの高集積化に伴い、図２のクランプ回路をＭＯＳ
トランジスタで構成してマイクロコンピュータ内部に取
り込む動きがある。該クランプ回路を構成する定電流源
（８）（９）は、通常各々１個のＭＯＳトランジスタで
構成されており、詳しくは該ＭＯＳトランジスタを定電
流量に応じたサイズとし、該ＭＯＳトランジスタのゲー
ト及びドレインを短絡することで、所望の定電流を発生
する機能を実現している。特に、ＭＯＳトランジスタの
活性領域で定電流を発生させるには、ゲート及びソース
間のスレッショルド電圧を一定値に設定する必要があ
る。しかしながら、同一のＭＯＳトランジスタを製造し
ようとしても、該ＭＯＳトランジスタの構造上必要とな
るゲート酸化膜厚、チャンネル不純物濃度等のばらつき
を無視できず、この結果、スレッショルド電圧及びこれ
に伴う定電流源（８）（９）の電流量がばらついてしま
い、映像信号のペデスタルレベルをＶdd／２に確実にク
ランプすることができない問題があった。
ュータの高集積化に伴い、図２のクランプ回路をＭＯＳ
トランジスタで構成してマイクロコンピュータ内部に取
り込む動きがある。該クランプ回路を構成する定電流源
（８）（９）は、通常各々１個のＭＯＳトランジスタで
構成されており、詳しくは該ＭＯＳトランジスタを定電
流量に応じたサイズとし、該ＭＯＳトランジスタのゲー
ト及びドレインを短絡することで、所望の定電流を発生
する機能を実現している。特に、ＭＯＳトランジスタの
活性領域で定電流を発生させるには、ゲート及びソース
間のスレッショルド電圧を一定値に設定する必要があ
る。しかしながら、同一のＭＯＳトランジスタを製造し
ようとしても、該ＭＯＳトランジスタの構造上必要とな
るゲート酸化膜厚、チャンネル不純物濃度等のばらつき
を無視できず、この結果、スレッショルド電圧及びこれ
に伴う定電流源（８）（９）の電流量がばらついてしま
い、映像信号のペデスタルレベルをＶdd／２に確実にク
ランプすることができない問題があった。
【０００６】そこで、本発明は、クランプ回路がＭＯＳ
トランジスタで構成される場合であっても、映像信号の
ペデスタルレベルを確実に所定電圧に固定することので
きるクランプ回路を提供することを目的とする。
トランジスタで構成される場合であっても、映像信号の
ペデスタルレベルを確実に所定電圧に固定することので
きるクランプ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、映像信号のペデス
タルレベルを所定電圧に固定するクランプ回路におい
て、前記所定電圧と等しい基準電圧を発生する基準電圧
発生器と、前記映像信号を積分する積分器と、一方の入
力端子に前記基準電圧が印加され他方の入力端子に前記
積分器の積分電圧が印加される比較器と、一方の入力端
子に前記基準電圧が印加される演算増幅器と、前記映像
信号が前記基準電圧より大の時、前記比較器の出力電圧
が印加されて導通する第１スイッチングトランジスタ
と、前記第１スイッチングトランジスタの出力路の一端
と前記演算増幅器の他方の入力端子との間に直列接続さ
れ、前記第１スイッチングトランジスタが導通した時、
前記演算増幅器の他方の入力端子を前記基準電圧とする
為に、ペデスタルレベルと当該ペデスタルレベルを境に
正方向又は負方向に存在する映像信号波形とで囲まれた
面積と、前記ペデスタルレベルと当該ペデスタルレベル
を境に負方向又は正方向に存在する同期信号とで囲まれ
た面積との面積比のうち、何れか一方の面積比に応じた
第１定電流を流す値に設定された第１抵抗と、前記映像
信号が前記基準電圧より小の時、前記比較器の出力電圧
が印加されて導通する第２スイッチングトランジスタ
と、前記第２スイッチングトランジスタの出力路の一端
と前記演算増幅器の他方の入力端子との間に直列接続さ
れ、前記第２スイッチングトランジスタが導通した時、
前記演算増幅器の他方の入力端子を前記基準電圧とする
為に、ペデスタルレベルと当該ペデスタルレベルを境に
正方向又は負方向に存在する映像信号波形とで囲まれた
面積と、前記ペデスタルレベルと当該ペデスタルレベル
を境に負方向又は正方向に存在する同期信号とで囲まれ
た面積との面積比のうち、他方の面積比に応じた第２定
電流を流す値に設定された第２抵抗と、前記映像信号が
前記基準電圧より大の時、前記演算増幅器の出力電圧が
印加されて導通する第３スイッチングトランジスタと、
前記第３スイッチングトランジスタの出力路の一端と直
列接続され、前記第３スイッチングトランジスタが導通
した時に前記第１定電流が流れる様に値に設定された第
３抵抗と、前記第３スイッチングトランジスタと直列接
続され、前記映像信号が前記基準電圧より小の時、前記
演算増幅器の出力電圧が印加されて導通する第４スイッ
チングトランジスタと、前記第４スイッチングトランジ
スタの出力路の一端と直列接続され、前記第４スイッチ
ングトランジスタが導通した時に前記第２定電流が流れ
る様に値が設定された第４抵抗と、前記第３及び第４ス
イッチングトランジスタの直列接続点出力を前記演算増
幅器の他方の入力端子と接続する第１接続線と、前記映
像信号が前記基準電圧より大の時、前記演算増幅器の出
力電圧が印加されて前記第３スイッチングトランジスタ
と共に導通する第５スイッチングトランジスタと、前記
第５スイッチングトランジスタの出力路の一端と直列接
続され、前記第５スイッチングトランジスタが導通した
時に前記第１定電流が流れる様に値に設定された第５抵
抗と、前記第５スイッチングトランジスタと直列接続さ
れ、前記映像信号が前記基準電圧より小の時、前記演算
増幅器の出力電圧が印加されて導通する前記第４スイッ
チングトランジスタと共に導通する第６スイッチングト
ランジスタと、前記第６スイッチングトランジスタの出
力路の一端と直列接続され、前記第６スイッチングトラ
ンジスタが導通した時に前記第２定電流が流れる様に値
が設定された第６抵抗と、前記第５及び第６スイッチン
グトランジスタの直列接続点出力を前記比較器の他方の
入力端子と接続する第２接続線と、とを備えたことを特
徴とする。
解決する為に創作されたものであり、映像信号のペデス
タルレベルを所定電圧に固定するクランプ回路におい
て、前記所定電圧と等しい基準電圧を発生する基準電圧
発生器と、前記映像信号を積分する積分器と、一方の入
力端子に前記基準電圧が印加され他方の入力端子に前記
積分器の積分電圧が印加される比較器と、一方の入力端
子に前記基準電圧が印加される演算増幅器と、前記映像
信号が前記基準電圧より大の時、前記比較器の出力電圧
が印加されて導通する第１スイッチングトランジスタ
と、前記第１スイッチングトランジスタの出力路の一端
と前記演算増幅器の他方の入力端子との間に直列接続さ
れ、前記第１スイッチングトランジスタが導通した時、
前記演算増幅器の他方の入力端子を前記基準電圧とする
為に、ペデスタルレベルと当該ペデスタルレベルを境に
正方向又は負方向に存在する映像信号波形とで囲まれた
面積と、前記ペデスタルレベルと当該ペデスタルレベル
を境に負方向又は正方向に存在する同期信号とで囲まれ
た面積との面積比のうち、何れか一方の面積比に応じた
第１定電流を流す値に設定された第１抵抗と、前記映像
信号が前記基準電圧より小の時、前記比較器の出力電圧
が印加されて導通する第２スイッチングトランジスタ
と、前記第２スイッチングトランジスタの出力路の一端
と前記演算増幅器の他方の入力端子との間に直列接続さ
れ、前記第２スイッチングトランジスタが導通した時、
前記演算増幅器の他方の入力端子を前記基準電圧とする
為に、ペデスタルレベルと当該ペデスタルレベルを境に
正方向又は負方向に存在する映像信号波形とで囲まれた
面積と、前記ペデスタルレベルと当該ペデスタルレベル
を境に負方向又は正方向に存在する同期信号とで囲まれ
た面積との面積比のうち、他方の面積比に応じた第２定
電流を流す値に設定された第２抵抗と、前記映像信号が
前記基準電圧より大の時、前記演算増幅器の出力電圧が
印加されて導通する第３スイッチングトランジスタと、
前記第３スイッチングトランジスタの出力路の一端と直
列接続され、前記第３スイッチングトランジスタが導通
した時に前記第１定電流が流れる様に値に設定された第
３抵抗と、前記第３スイッチングトランジスタと直列接
続され、前記映像信号が前記基準電圧より小の時、前記
演算増幅器の出力電圧が印加されて導通する第４スイッ
チングトランジスタと、前記第４スイッチングトランジ
スタの出力路の一端と直列接続され、前記第４スイッチ
ングトランジスタが導通した時に前記第２定電流が流れ
る様に値が設定された第４抵抗と、前記第３及び第４ス
イッチングトランジスタの直列接続点出力を前記演算増
幅器の他方の入力端子と接続する第１接続線と、前記映
像信号が前記基準電圧より大の時、前記演算増幅器の出
力電圧が印加されて前記第３スイッチングトランジスタ
と共に導通する第５スイッチングトランジスタと、前記
第５スイッチングトランジスタの出力路の一端と直列接
続され、前記第５スイッチングトランジスタが導通した
時に前記第１定電流が流れる様に値に設定された第５抵
抗と、前記第５スイッチングトランジスタと直列接続さ
れ、前記映像信号が前記基準電圧より小の時、前記演算
増幅器の出力電圧が印加されて導通する前記第４スイッ
チングトランジスタと共に導通する第６スイッチングト
ランジスタと、前記第６スイッチングトランジスタの出
力路の一端と直列接続され、前記第６スイッチングトラ
ンジスタが導通した時に前記第２定電流が流れる様に値
が設定された第６抵抗と、前記第５及び第６スイッチン
グトランジスタの直列接続点出力を前記比較器の他方の
入力端子と接続する第２接続線と、とを備えたことを特
徴とする。
【０００８】
【作用】本発明によれば、映像信号のペデスタルレベル
を所定電圧に固定する為に、該ペデスタルレベルを境に
正方向及び負方向に存在する映像信号及び同期信号の面
積比に応じた第１及び第２定電流が必要となる。第１及
び第２定電流は第１及び第２スイッチングトランジスタ
が飽和領域で導通している時の出力電流を第１及び第２
抵抗で調節して得られるものである。従って、第１及び
第２スイッチングトランジスタのスレッショルド電圧の
ばらつきを無視でき、確実なクランプ動作を行うことが
できる。
を所定電圧に固定する為に、該ペデスタルレベルを境に
正方向及び負方向に存在する映像信号及び同期信号の面
積比に応じた第１及び第２定電流が必要となる。第１及
び第２定電流は第１及び第２スイッチングトランジスタ
が飽和領域で導通している時の出力電流を第１及び第２
抵抗で調節して得られるものである。従って、第１及び
第２スイッチングトランジスタのスレッショルド電圧の
ばらつきを無視でき、確実なクランプ動作を行うことが
できる。
【０００９】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のクランプ回路であり、該クランプ回
路はＭＯＳトランジスタで構成され、例えば映像信号の
ペデスタルレベルをＶdd／２にクランプする様に動作す
るものである。尚、図１及び図２の間で同一の素子につ
いては同一符号を付すものとする。
る。図１は本発明のクランプ回路であり、該クランプ回
路はＭＯＳトランジスタで構成され、例えば映像信号の
ペデスタルレベルをＶdd／２にクランプする様に動作す
るものである。尚、図１及び図２の間で同一の素子につ
いては同一符号を付すものとする。
【００１０】図１において、（１０）（１１）は電源Ｖ
dd及びアース間に直列接続された抵抗値の等しい抵抗で
あり、その接続中点からＶdd／２を発生する。（１２）
は比較器であり、非反転入力端子には抵抗（１０）（１
１）の接続点に現れたＶdd／２が印加され、反転入力端
子には端子（２）に現れた正極性の映像信号の交流分が
抵抗（６）を介して印加され、出力端子から両入力の比
較結果が出力される。
dd及びアース間に直列接続された抵抗値の等しい抵抗で
あり、その接続中点からＶdd／２を発生する。（１２）
は比較器であり、非反転入力端子には抵抗（１０）（１
１）の接続点に現れたＶdd／２が印加され、反転入力端
子には端子（２）に現れた正極性の映像信号の交流分が
抵抗（６）を介して印加され、出力端子から両入力の比
較結果が出力される。
【００１１】（１３）はＰチャンネル型の第１スイッチ
ングトランジスタであり、ゲートは比較器（１２）の出
力端子と接続され、ソースは電源Ｖddと接続されてい
る。そして、該第１スイッチングトランジスタ（１３）
は、比較器（１２）の両入力端子において映像信号がＶ
dd／２より大の時に飽和領域で導通する。（１４）はＮ
チャンネル型の第２スイッチングトランジスタであり、
ゲートは比較器（１２）の出力端子と接続され、ソース
は接地されている。そして、該第２スイッチングトラン
ジスタ（１４）は、比較器（１２）の両入力端子におい
て映像信号がＶdd／２より小の時、第１スイッチングト
ランジスタ（１３）とは相補的に飽和領域で導通する。
（１５）（１６）は第１及び第２スイッチングトランジ
スタ（１３）（１４）のドレイン間に直列接続された第
１及び第２抵抗であり、第１及び第２スイッチングトラ
ンジスタ（１３）（１４）が飽和状態で導通している時
の出力電流を調節する役目をするものである。即ち、ペ
デスタルレベルを境に正方向及び負方向に存在する映像
信号及び同期信号の面積比が平均的に８：１である為、
第１及び第２スイッチングトランジスタ（１３）（１
４）が導通している時に第１及び第２抵抗（１５）（１
６）を流れる電流が１：８となる様に、第１及び第２抵
抗（１５）（１６）の値を選択すればよい。特に、第１
及び第２スイッチングトランジスタ（１３）（１４）が
導通した時のドレインソース間抵抗が第１及び第２抵抗
（１５）（１６）の値より十分小さくなるならば、第１
及び第２抵抗（１５）（１６）の値を８：１に設定すれ
ばよい。尚、第１及び第２スイッチングトランジスタ
（１３）（１４）を飽和状態にすると該トランジスタの
スレッショルド電圧のばらつきを無視できる為、第１及
び第２抵抗（１５）（１６）を流れる電流を確実に１：
８とできる。以下、説明の都合上、第１及び第２抵抗
（１５）（１６）を流れる電流をＩ及び８Ｉとする。
尚、第１及び第２抵抗（１５）（１６）の設定が比較器
（１２）に直接影響を与えない様に、後述する入力イン
ピーダンスが無限大の演算増幅器を設けている。
ングトランジスタであり、ゲートは比較器（１２）の出
力端子と接続され、ソースは電源Ｖddと接続されてい
る。そして、該第１スイッチングトランジスタ（１３）
は、比較器（１２）の両入力端子において映像信号がＶ
dd／２より大の時に飽和領域で導通する。（１４）はＮ
チャンネル型の第２スイッチングトランジスタであり、
ゲートは比較器（１２）の出力端子と接続され、ソース
は接地されている。そして、該第２スイッチングトラン
ジスタ（１４）は、比較器（１２）の両入力端子におい
て映像信号がＶdd／２より小の時、第１スイッチングト
ランジスタ（１３）とは相補的に飽和領域で導通する。
（１５）（１６）は第１及び第２スイッチングトランジ
スタ（１３）（１４）のドレイン間に直列接続された第
１及び第２抵抗であり、第１及び第２スイッチングトラ
ンジスタ（１３）（１４）が飽和状態で導通している時
の出力電流を調節する役目をするものである。即ち、ペ
デスタルレベルを境に正方向及び負方向に存在する映像
信号及び同期信号の面積比が平均的に８：１である為、
第１及び第２スイッチングトランジスタ（１３）（１
４）が導通している時に第１及び第２抵抗（１５）（１
６）を流れる電流が１：８となる様に、第１及び第２抵
抗（１５）（１６）の値を選択すればよい。特に、第１
及び第２スイッチングトランジスタ（１３）（１４）が
導通した時のドレインソース間抵抗が第１及び第２抵抗
（１５）（１６）の値より十分小さくなるならば、第１
及び第２抵抗（１５）（１６）の値を８：１に設定すれ
ばよい。尚、第１及び第２スイッチングトランジスタ
（１３）（１４）を飽和状態にすると該トランジスタの
スレッショルド電圧のばらつきを無視できる為、第１及
び第２抵抗（１５）（１６）を流れる電流を確実に１：
８とできる。以下、説明の都合上、第１及び第２抵抗
（１５）（１６）を流れる電流をＩ及び８Ｉとする。
尚、第１及び第２抵抗（１５）（１６）の設定が比較器
（１２）に直接影響を与えない様に、後述する入力イン
ピーダンスが無限大の演算増幅器を設けている。
【００１２】（１７）は演算増幅器であり、非反転入力
端子には抵抗（１０）（１１）の接続点に現れるＶdd／
２が印加され、反転入力端子には第１及び第２抵抗（１
５）（１６）の接続点に現れる電圧が印加され、この結
果、両入力電圧の比較結果を出力するものである。（１
８）はＮチャンネル型の第３スイッチングトランジスタ
であり、ゲートは演算増幅器（１７）の出力端子と接続
され、ドレインは演算増幅器（１７）の反転入力端子と
接続され、ソースは抵抗（１９）を介して接地されてい
る。該第３スイッチングトランジスタ（１８）は、第１
及び第２抵抗（１５）（１６）の接続点電圧がＶdd／２
より小の時に飽和領域で導通し、第１スイッチングトラ
ンジスタ（１３）と接続されて出力電流Ｉを流すもので
ある。（２０）はＰチャンネル型の第４スイッチングト
ランジスタであり、ゲートは演算増幅器（１７）の出力
端子と接続され、ドレインは演算増幅器（１７）の反転
入力端子と接続され、ソースは抵抗（２１）を介して電
源Ｖddと接続されている。該第４スイッチングトランジ
スタ（２０）は、第１及び第２抵抗（１５）（１６）の
接続点電圧がＶdd／２より大の時、第３スイッチングト
ランジスタ（１８）とは相補的に飽和領域で導通し、第
２スイッチングトランジスタ（１４）と接続されて出力
電流８Ｉを流すものである。
端子には抵抗（１０）（１１）の接続点に現れるＶdd／
２が印加され、反転入力端子には第１及び第２抵抗（１
５）（１６）の接続点に現れる電圧が印加され、この結
果、両入力電圧の比較結果を出力するものである。（１
８）はＮチャンネル型の第３スイッチングトランジスタ
であり、ゲートは演算増幅器（１７）の出力端子と接続
され、ドレインは演算増幅器（１７）の反転入力端子と
接続され、ソースは抵抗（１９）を介して接地されてい
る。該第３スイッチングトランジスタ（１８）は、第１
及び第２抵抗（１５）（１６）の接続点電圧がＶdd／２
より小の時に飽和領域で導通し、第１スイッチングトラ
ンジスタ（１３）と接続されて出力電流Ｉを流すもので
ある。（２０）はＰチャンネル型の第４スイッチングト
ランジスタであり、ゲートは演算増幅器（１７）の出力
端子と接続され、ドレインは演算増幅器（１７）の反転
入力端子と接続され、ソースは抵抗（２１）を介して電
源Ｖddと接続されている。該第４スイッチングトランジ
スタ（２０）は、第１及び第２抵抗（１５）（１６）の
接続点電圧がＶdd／２より大の時、第３スイッチングト
ランジスタ（１８）とは相補的に飽和領域で導通し、第
２スイッチングトランジスタ（１４）と接続されて出力
電流８Ｉを流すものである。
【００１３】（２２）はＮチャンネル型の第５スイッチ
ングトランジスタであり、ゲートは演算増幅器（１７）
の出力端子と接続され、ドレインは比較器（１２）の反
転入力端子と接続され、ソースは抵抗（２３）を介して
接地されている。第５スイッチングトランジスタ（２
２）及び抵抗（２３）の値は第３スイッチングトランジ
スタ（１８）及び抵抗（１９）の値と等しく、互いにミ
ラー動作を行う様になっている。即ち、第３及び第５ス
イッチングトランジスタ（１８）（２２）は演算増幅器
（１７）の出力電圧に応じて同時に導通し、同時に出力
電流Ｉを流すことになる。（２４）はＰチャンネル型の
第６スイッチングトランジスタであり、ゲートは演算増
幅器（１７）の出力端子と接続され、ドレインは比較器
（１２）の反転入力端子と接続され、ソースは抵抗（２
５）を介して電源Ｖddと接続されている。第６スイッチ
ングトランジスタ（２４）及び抵抗（２５）の値は第４
スイッチングトランジスタ（２０）及び抵抗（２１）の
値と等しく、互いにミラー動作を行う様になっている。
即ち、第４及び第６スイッチングトランジスタ（２０）
（２４）は演算増幅器（１７）の出力電圧に応じて同時
に導通し、同時に出力電流８Ｉを流すことになる。
ングトランジスタであり、ゲートは演算増幅器（１７）
の出力端子と接続され、ドレインは比較器（１２）の反
転入力端子と接続され、ソースは抵抗（２３）を介して
接地されている。第５スイッチングトランジスタ（２
２）及び抵抗（２３）の値は第３スイッチングトランジ
スタ（１８）及び抵抗（１９）の値と等しく、互いにミ
ラー動作を行う様になっている。即ち、第３及び第５ス
イッチングトランジスタ（１８）（２２）は演算増幅器
（１７）の出力電圧に応じて同時に導通し、同時に出力
電流Ｉを流すことになる。（２４）はＰチャンネル型の
第６スイッチングトランジスタであり、ゲートは演算増
幅器（１７）の出力端子と接続され、ドレインは比較器
（１２）の反転入力端子と接続され、ソースは抵抗（２
５）を介して電源Ｖddと接続されている。第６スイッチ
ングトランジスタ（２４）及び抵抗（２５）の値は第４
スイッチングトランジスタ（２０）及び抵抗（２１）の
値と等しく、互いにミラー動作を行う様になっている。
即ち、第４及び第６スイッチングトランジスタ（２０）
（２４）は演算増幅器（１７）の出力電圧に応じて同時
に導通し、同時に出力電流８Ｉを流すことになる。
【００１４】まず、比較器（１２）の反転入力端子に印
加される映像信号がＶdd／２より大の時、比較器（１
２）の出力電圧がローレベルとなるのに伴い、第１スイ
ッチングトランジスタ（１３）が導通し、演算増幅器
（１７）の反転入力端子は第１抵抗（１５）を流れる電
流Ｉに応じてＶdd／２まで上昇し始める。一方、演算増
幅器（１７）の出力電圧がハイレベルであるので、第３
スイッチングトランジスタ（１８）が導通し、第１スイ
ッチングトランジスタ（１３）、第１抵抗（１５）、第
３スイッチングトランジスタ（１８）及び抵抗（１９）
の経路に電流Ｉが流れることになる。同時に、比較器
（１２）の反転入力端子、第５スイッチングトランジス
タ（２２）及び抵抗（２３）の経路にも実線に示す電流
Ｉが流れることになる。反対に、比較器（１２）の反転
入力端子に印加される映像信号がＶdd／２より小の時、
比較器（１２）の出力電圧がハイレベルとなるのに伴
い、第２スイッチングトランジスタ（１４）が導通し、
更に、第４スイッチングトランジスタ（２０）が導通
し、抵抗（２１）、第４スイッチングトランジスタ（２
０）、第２抵抗（１６）及び第２スイッチングトランジ
スタ（１４）の経路に電流８Ｉが流れることになる。同
時に、抵抗（２５）、第６スイッチングトランジスタ
（２４）及び比較器（１２）の反転入力端子の経路にも
破線に示す電流８Ｉが流れることになる。尚、該電流８
Ｉは、演算増幅器（１７）の反転入力端子がＶdd／２へ
下降する迄の時間だけ流れ続ける。従って、面積比８の
映像信号部分が比較器（１２）で比較される時は、比較
器（１２）の反転入力端子がＶdd／２へ下降する様に、
コンデンサ（１）及び抵抗（６）が１倍速の積分動作を
行い、また面積比１の同期信号部分が比較器（１２）で
比較される時は、比較器（１２）の反転入力端子がＶdd
／２へ上昇する様に、コンデンサ（１）及び抵抗（６）
が８倍速の積分動作を行う為、結果として、ペデスタル
レベルがＶdd／２にクランプされた映像信号が端子
（２）に現れることになる。
加される映像信号がＶdd／２より大の時、比較器（１
２）の出力電圧がローレベルとなるのに伴い、第１スイ
ッチングトランジスタ（１３）が導通し、演算増幅器
（１７）の反転入力端子は第１抵抗（１５）を流れる電
流Ｉに応じてＶdd／２まで上昇し始める。一方、演算増
幅器（１７）の出力電圧がハイレベルであるので、第３
スイッチングトランジスタ（１８）が導通し、第１スイ
ッチングトランジスタ（１３）、第１抵抗（１５）、第
３スイッチングトランジスタ（１８）及び抵抗（１９）
の経路に電流Ｉが流れることになる。同時に、比較器
（１２）の反転入力端子、第５スイッチングトランジス
タ（２２）及び抵抗（２３）の経路にも実線に示す電流
Ｉが流れることになる。反対に、比較器（１２）の反転
入力端子に印加される映像信号がＶdd／２より小の時、
比較器（１２）の出力電圧がハイレベルとなるのに伴
い、第２スイッチングトランジスタ（１４）が導通し、
更に、第４スイッチングトランジスタ（２０）が導通
し、抵抗（２１）、第４スイッチングトランジスタ（２
０）、第２抵抗（１６）及び第２スイッチングトランジ
スタ（１４）の経路に電流８Ｉが流れることになる。同
時に、抵抗（２５）、第６スイッチングトランジスタ
（２４）及び比較器（１２）の反転入力端子の経路にも
破線に示す電流８Ｉが流れることになる。尚、該電流８
Ｉは、演算増幅器（１７）の反転入力端子がＶdd／２へ
下降する迄の時間だけ流れ続ける。従って、面積比８の
映像信号部分が比較器（１２）で比較される時は、比較
器（１２）の反転入力端子がＶdd／２へ下降する様に、
コンデンサ（１）及び抵抗（６）が１倍速の積分動作を
行い、また面積比１の同期信号部分が比較器（１２）で
比較される時は、比較器（１２）の反転入力端子がＶdd
／２へ上昇する様に、コンデンサ（１）及び抵抗（６）
が８倍速の積分動作を行う為、結果として、ペデスタル
レベルがＶdd／２にクランプされた映像信号が端子
（２）に現れることになる。
【００１５】以上より、実線に示す電流Ｉ及び破線に示
す電流８Ｉを決めるのに、第１及び第２スイッチングト
ランジスタ（１３）（１４）のスレッショルド電圧のば
らつきを無視できる為、映像信号のペデスタルレベルを
確実にＶdd／２にクランプできる回路を提供できること
になる。
す電流８Ｉを決めるのに、第１及び第２スイッチングト
ランジスタ（１３）（１４）のスレッショルド電圧のば
らつきを無視できる為、映像信号のペデスタルレベルを
確実にＶdd／２にクランプできる回路を提供できること
になる。
【００１６】
【発明の効果】本発明によれば、映像信号のペデスタル
レベルを所定電圧に固定する為に、該ペデスタルレベル
を堺に正方向及び負方向に存在する映像信号及び同期信
号の面積比に応じた第１及び第２定電流が必要である
が、第１及び第２定電流は第１及び第２スイッチングト
ランジスタが飽和領域で導通している時の出力電流を第
１及び第２抵抗で調節して得られるものである。従っ
て、第１及び第２スイッチングトランジスタのスレッシ
ョルド電圧のばらつきを無視でき、確実なクランプ動作
を行うことが可能となる利点が得られる。
レベルを所定電圧に固定する為に、該ペデスタルレベル
を堺に正方向及び負方向に存在する映像信号及び同期信
号の面積比に応じた第１及び第２定電流が必要である
が、第１及び第２定電流は第１及び第２スイッチングト
ランジスタが飽和領域で導通している時の出力電流を第
１及び第２抵抗で調節して得られるものである。従っ
て、第１及び第２スイッチングトランジスタのスレッシ
ョルド電圧のばらつきを無視でき、確実なクランプ動作
を行うことが可能となる利点が得られる。
【図１】本発明のクランプ回路を示す図である。
【図２】従来のクランプ回路を示す図である。
（１） コンデンサ （６）（１０）（１１） 抵抗 （１２） 比較器 （１３） 第１スイッチングトランジスタ （１４） 第２スイッチングトランジスタ （１５） 第１抵抗 （１６） 第２抵抗 （１７） 演算増幅器 （１８） 第３スイッチングトランジスタ （２０） 第４スイッチングトランジスタ （２２） 第５スイッチングトランジスタ （２４） 第６スイッチングトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 昌也 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 寺脇 周作 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭61−210770（ＪＰ，Ａ) 特開 昭62−164381（ＪＰ，Ａ) 特開 昭62−165482（ＪＰ，Ａ) 特開 昭63−268375（ＪＰ，Ａ) 特開 昭63−175582（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/14 - 5/217
Claims (2)
- 【請求項１】 映像信号のペデスタルレベルを所定電圧
に固定するクランプ回路において、 前記所定電圧と等しい基準電圧を発生する基準電圧発生
器と、 前記映像信号を積分する積分器と、 一方の入力端子に前記基準電圧が印加され他方の入力端
子に前記積分器の積分電圧が印加される比較器と、 一方の入力端子に前記基準電圧が印加される演算増幅器
と、 前記映像信号が前記基準電圧より大の時、前記比較器の
出力電圧が印加されて導通する第１スイッチングトラン
ジスタと、前記第１スイッチングトランジスタの出力路の一端と前
記演算増幅器の他方の入力端子との間に直列接続され、
前記第１スイッチングトランジスタが導通した時、前記
演算増幅器の他方の入力端子を前記基準電圧とする為
に、ペデスタルレベルと当該ペデスタルレベルを境に正
方向又は負方向に存在する映像信号波形とで囲まれた面
積と、前記ペデスタルレベルと当該ペデスタルレベルを
境に負方向又は正方向に存在する同期信号とで囲まれた
面積との面積比のうち、何れか一方の面積比に応じた第
１定電流を流す値に設定された第１抵抗と、 前記映像信号が前記基準電圧より小の時、前記比較器の
出力電圧が印加されて導通する第２スイッチングトラン
ジスタと、前記第２スイッチングトランジスタの出力路の一端と前
記演算増幅器の他方の入力端子との間に直列接続され、
前記第２スイッチングトランジスタが導通した時、前記
演算増幅器の他方の入力端子を前記基準電圧とする為
に、ペデスタルレベルと当該ペデスタルレベルを境に正
方向又は負方向に存在する映像信号波形とで囲まれた面
積と、前記ペデスタルレベルと当該ペデスタルレベルを
境に負方向又は正方向に存在する同期信号とで囲まれた
面積との面積比のうち、他方の面積比に応じた第２定電
流を流す値に設定された第２抵抗と、 前記映像信号が前記基準電圧より大の時、前記演算増幅
器の出力電圧が印加されて導通する第３スイッチングト
ランジスタと、前記第３スイッチングトランジスタの出力路の一端と直
列接続され、前記第３ スイッチングトランジスタが導通
した時に前記第１定電流が流れる様に値に設定された第
３抵抗と、 前記第３スイッチングトランジスタと直列接続され、 前
記映像信号が前記基準電圧より小の時、前記演算増幅器
の出力電圧が印加されて導通する第４スイッチングトラ
ンジスタと、前記第４スイッチングトランジスタの出力路の一端と直
列接続され、前記第４スイッチングトランジスタが導通
した時に前記第２定電流が流れる様に値が設定された第
４抵抗と、 前記第３及び第４スイッチングトランジスタの直列接続
点出力を前記演算増幅器の他方の入力端子と接続する第
１接続線と、 前記映像信号が前記基準電圧より大の時、前記演算増幅
器の出力電圧が印加されて前記第３スイッチングトラン
ジスタと共に導通する 第５スイッチングトランジスタ
と、前記第５スイッチングトランジスタの出力路の一端と直
列接続され、前記第５スイッチングトランジスタが導通
した時に前記第１定電流が流れる様に値に設定された第
５抵抗と、 前記第５スイッチングトランジスタと直列接続され、前
記映像信号が前記基準電圧より小の時、前記演算増幅器
の出力電圧が印加されて導通する前記第４スイッチング
トランジスタと共に導通する 第６スイッチングトランジ
スタと、前記第６スイッチングトランジスタの出力路の一端と直
列接続され、前記第６スイッチングトランジスタが導通
した時に前記第２定電流が流れる様に値が設定された第
６抵抗と、 前記第５及び第６スイッチングトランジスタの直列接続
点出力を前記比較器の他方の入力端子と接続する第２接
続線と、 とを備えたことを特徴とするクランプ回路。 - 【請求項２】 前記積分器の時定数は前記同期信号の周
期より大であることを特徴とする請求項１記載のクラン
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048041A JP3022030B2 (ja) | 1993-03-09 | 1993-03-09 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048041A JP3022030B2 (ja) | 1993-03-09 | 1993-03-09 | クランプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06261227A JPH06261227A (ja) | 1994-09-16 |
| JP3022030B2 true JP3022030B2 (ja) | 2000-03-15 |
Family
ID=12792245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5048041A Expired - Fee Related JP3022030B2 (ja) | 1993-03-09 | 1993-03-09 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3022030B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190113810A (ko) | 2017-02-17 | 2019-10-08 | 닛폰 스이산 가부시키가이샤 | 양식 시스템 |
-
1993
- 1993-03-09 JP JP5048041A patent/JP3022030B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190113810A (ko) | 2017-02-17 | 2019-10-08 | 닛폰 스이산 가부시키가이샤 | 양식 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06261227A (ja) | 1994-09-16 |
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