JPH0831193A - 電圧保持回路 - Google Patents

Abstract

(57)【要約】 【目的】 電圧保持回路の出力端子の電位が入力端子の
電位とほぼ同等となるように保持する。 【構成】 入力端子１の電位が出力端子６の電位よりも
低い場合には、トランジスタ３は非導通状態になり、出
力端子６の電位が抵抗４とコンデンサ５との時定数によ
る中間電位に保持される。入力端子１の電位が出力端子
６の電位よりも高い場合には、抵抗７，８の影響によ
り、トランジスタ３が完全な導通状態になるまでに時間
がかかり、コンデンサ５はゆっくり充電され、出力端子
６の電位上昇時間が遅くなり、結果として、出力端子６
の電位が入力端子１の電位を上越する幅が小さくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電圧のピーク値を検出
し、それを保持する電圧保持回路に関するものである。

【０００２】

【従来の技術】一般に、外部から取込んだ電圧信号の大
きさにもとづいて各種制御機器を制御する各種コントロ
ーラが公知である。例えばエアコン用コントローラにお
いては、室温検知センサからの出力電圧を取込み、電圧
保持回路で保持しておき、この電圧値と設定温度の値と
を比較し、比較値（偏差）が零となるようにコンプレッ
サ等の制御機器をフィードバック制御するのである。こ
こで、当該コントローラの空調制御の精度は、上記室温
検知センサの出力特性だけでなく、上記電圧保持回路で
いかに高精度に当該センサの出力電圧を保持できるかに
かかわる。当該センサの出力電圧の値より若干高めに、
あるいは低めに電圧を保持したのでは、満足のいく空調
制御が行えない。ところで、大型ビルに設置した全部屋
のエアコンを、集中制御室のコンピュータで一括制御す
るようにしたものでは、電力負荷、季節等に応じて各部
屋のエアコンのコントローラの特性を外部から遠隔的に
調整する必要性もあり、このために各コントローラの電
圧保持回路の電圧保持値等の特性を変更できることが肝
要である。従来から、このように外部から取込んだ電圧
信号を保持して、各種制御機器を制御したり、あるいは
この保持値を外部から変更するシステムとしては、エア
コン制御に限らず、ネットワークを介しコンピュータ間
を接続して構成したＩＮＳシステム、集中管理局と移動
局との間を無線で接続して構成した自動車電話システ
ム、あるいはロボット制御、航空制御等種々の分野の入
力処理に採用されている。

【０００３】図５は従来の電圧保持回路を示す回路図で
ある。この図５において、Ｖｄｄは高電位部としての電
源電位部、ＧＮＤは低電位部としての接地電位部、１は
外部からの信号を入力するための入力端子、２はコンパ
レータ、３は電圧制御素子としてのＰチャンネル電界効
果トランジスタ（以下、Ｐｃｈトランジスタと称す
る）、４は抵抗素子、５はコンデンサ、６は保持された
電圧のピーク値を外部に出力するための出力端子であ
る。また、コンパレータ２の反転入力端は入力端子１に
接続され、コンパレータ２の非反転入力端は出力端子６
に接続され、Ｐｃｈトランジスタ３のソース電極は電源
電位部Ｖｄｄに接続され、Ｐｃｈトランジスタ３のゲー
ト電極がコンパレータ２の出力端に接続され、Ｐｃｈト
ランジスタ３のドレイン電極が出力端子６に接続され、
抵抗素子４とコンデンサ５それぞれが出力端子６と接地
電位部ＧＮＤとに接続され、これら抵抗素子４とコンデ
ンサ５とによって時定数設定手段Ａが構成されている。

【０００４】この従来の電圧保持回路の動作を説明す
る。今、入力端子１の電位と出力端子６の電位とが電源
電位部Ｖｄｄと接地電位部ＧＮＤとの中間にあると仮定
する。そこで、入力端子１の電位が出力端子６の電位よ
りも低くなった場合、コンパレータ２の出力は高電位と
なり、Ｐｃｈトランジスタ３は非導通状態となり、コン
デンサ５には電荷の充電が行われなくなり、出力端子６
の電位はそのまま電源電位部Ｖｄｄの高電位と接地電位
部ＧＮＤの低電位との間における抵抗素子４の抵抗値Ｒ
とコンデンサ５の容量Ｃから決定される時定数Ｔ＝１／
ＣＲによる中間電位に保持される。また、入力端子１の
電位が出力端子６の電位よりも高くなった場合、コンパ
レータ２の出力は低電位となり、Ｐｃｈトランジスタ３
は導通状態となり、コンデンサ５には電荷が充電され、
出力端子６の電位が上昇を始める。そして、出力端子６
の電位が入力端子１の電位と同等もしくはそれ以上にな
ると、コンパレータ２の出力は高電位となり、Ｐｃｈト
ランジスタ３は非導通状態となり、コンデンサ５には電
荷の充電が行われなくなり、出力端子６の電位は上記時
定数Ｔ＝１／ＣＲにもとづく中間電位に保持される。

【０００５】

【発明が解決しようとする課題】ところが、以上のよう
に構成された従来の電圧保持回路では、出力端子６の電
位上昇時間と電圧保持値とは次のような相関関係にあ
る。即ち、出力端子６の電位上昇時間が速い程、出力端
子６の電圧保持値が入力端子１の電圧保持値よりも大き
くかけはなれて行き、出力端子６の電位上昇時間が遅い
程、出力端子６の電圧保持値が入力端子１の電圧保持値
に近い値となる。実際には電位上昇時間が速い程出力端
子６の電位は入力端子１の電位を越えて保持される傾向
にあるという課題があった。

【０００６】この発明は上記のような課題を解決するた
めになされたもので、出力端子の電位が入力端子の電位
とほぼ同等となるように保持できる電圧保持回路を提供
することを目的とする。

【０００７】

【課題を解決するための手段】請求項１に記載した第１
の発明に係る電圧保持回路は、外部から信号を入力する
ための入力端子の電位と外部に信号を出力するための出
力端子の電位とを比較するコンパレータと、出力端子を
高電位部または低電位部のうちの一方の電位部に接続す
る電界効果トランジスタのような電圧制御素子と、高電
位部または低電位部のうちの他方の電位部を出力端子に
接続する抵抗素子とコンデンサとからなる時定数設定手
段と、コンパレータから電圧制御素子のゲート電極のよ
うな制御電極に印加される制御電位の上昇時間または下
降時間としての変位時間を遅延する制御電位遅延手段と
を備える構成としたものである。

【０００８】請求項２に記載した第２の発明に係る電圧
保持回路は、第１の発明における制御電位遅延手段が第
１抵抗素子と第２抵抗素子とからなり、この第１抵抗素
子が電圧制御素子接続側電位部と電圧制御素子の制御電
極とに接続され、第２抵抗素子が電圧制御素子の制御電
極とコンパレータの出力端とに接続される構成としたも
のである。

【０００９】請求項３に記載した第３の発明に係る電圧
保持回路は、第１の発明における制御電位遅延手段が抵
抗素子とダイオードとからなり、この抵抗素子が電圧制
御素子接続側電位部と電圧制御素子の制御電極とに接続
され、ダイオードが電圧制御素子の制御電極とコンパレ
ータの出力端とに制御電極側からコンパレータ側に向け
順方向として接続される構成としたものである。

【００１０】請求項４に記載した第４の発明に係る電圧
保持回路は、第１の発明における制御電位遅延手段が電
界効果トランジスタのような第１電圧制御素子と電界効
果トランジスタのような第２電圧制御素子とからなり、
第１電圧制御素子が第１の発明における電圧制御素子接
続側電位部と同第１の発明における電圧制御素子の制御
電極とに接続され、第２電圧制御素子が第１の発明にお
ける電圧制御素子の制御電極とコンパレータの出力端と
に接続される構成としたものである。

【００１１】請求項５に記載した第５の発明に係る電圧
保持回路は、第１の発明における制御電位遅延手段が第
１電位設定群と第２電位設定群と外部制御部とからな
り、第１電位設定群が第１トランスミッションゲートと
第１抵抗素子との直列接続体を複数備え、これら複数の
第１トランスミッションゲートと第１抵抗素子との直列
接続体が電圧制御素子接続側電位部と電圧制御素子の制
御電極とに接続され、また、第２電位設定群が第２トラ
ンスミッションゲートと第２抵抗素子との直列接続体を
複数備え、これら複数の第２トランスミッションゲート
と第２抵抗素子との直列接続体が電圧制御素子の制御電
極とコンパレータの出力端との接続され、さらに外部制
御回路が第１トランスミッションゲートのうちの１つ以
上と第２トランスミッションゲートのうちの１つ以上を
導通動作することによって複数の第１抵抗素子と複数の
第２抵抗素子とからなる抵抗素子対との組み合わせを設
定する構成としたものである。

【００１２】

【作用】第１の発明における電圧保持回路は、入力端子
に外部の信号が入力されると、コンパレータが入力端子
の電位と出力端子の電位とを比較し、入力端子の電位が
出力端子の電位よりも高いか低いかに応じ、コンパレー
タの出力端が高電位または低電位のいずれか一方の電位
となり、このコンパレータの出力端への電位設定に伴い
電圧制御素子が導通または非導通の状態となる。そし
て、電圧制御素子が非導通になった場合は、時定数設定
手段中のコンデンサへの電荷の充電が行なわれず、出力
端子の電位がそのまま高電位部と低電位部との間の時定
数設定手段による時定数にもとづく中間電位に保持され
る。また、電圧制御素子が導通状態になる場合は、制御
電位遅延手段がコンパレータの出力端から電圧制御素子
の制御電極へ印加される制御電位の変位時間を遅くする
ので、電圧制御素子が完全な導通状態になるまでに時間
がかかり、結果として時定数設定手段中のコンデンサに
は電荷がゆっくり充電され、出力端子の電位上昇時間が
遅くなる。したがって、出力端子の電位が入力端子の電
位よりずれる幅が小さくなる。

【００１３】第２の発明における電圧保持回路は、コン
パレータの出力端から電圧制御素子の制御電極へ印加さ
れる制御電位の変位時間を遅延するのに、電流制御を重
視した回路設計が可能となる。

【００１４】第３の発明における電圧保持回路は、コン
パレータの出力端から電圧制御素子の制御電極へ印加さ
れる制御電位の変位時間を遅延するのに、電圧制御を重
視した回路設計が可能となる。

【００１５】第４の発明における電圧保持回路は、電圧
制御素子の制御電極長（ゲート長）Ｌと制御電極幅（ゲ
ート幅）Ｗと割合としての電圧制御素子のサイズＷ／Ｌ
にもとづき、制御電位の変位時間の速さを重視するか、
出力端子の電位が入力端子の電位よりずれる幅として出
力端子の電圧保持値を重視するかの回路設計が可能とな
る。

【００１６】第５の発明における電圧保持回路は、第１
抵抗素子と第２抵抗素子とからなる抵抗素子対の組み合
わせに応じ、出力端子の電位変位時間と電圧保持値とが
種々選択可能となる。

【００１７】

【実施例】以下、この発明の各実施例を図１及至図４を
用い、前述の従来例と同一部分に同一符号を付して説明
する。 実施例１．図１はこの発明の実施例１に係る電圧保持回
路を示す回路図である。この図１において、コンパレー
タ２はその反転入力端に接続された入力端子１の電位
と、その非反転入力端に接続された出力端子６の電位と
を比較し、入力端子１の電位が出力端子６の電位より低
い場合はコンパレータ２の出力端には高電位が出力さ
れ、入力端子１の電位が出力端子６の電位より高いか同
等の場合はコンパレータ２の出力端には低電位が出力さ
れる。電圧制御素子を構成するＰｃｈトランジスタ３の
ソース電極は電源電位部Ｖｄｄに接続され、このＰｃｈ
トランジスタ３のドレイン電極は出力端子６に接続さ
れ、出力端子６は時定数設定手段Ａを介して接地電位部
ＧＮＤに接続されている。この時定数設定手段Ａは抵抗
素子４とコンデンサ５とで構成され、Ｐｃｈトランジス
タ３の導通動作によりコンデンサ５が電荷を充電し、Ｐ
ｃｈトランジスタ３の非導通動作によりコンデンサ５が
電荷を抵抗素子４の抵抗値Ｒとコンデンサ５の容量Ｃと
からなる時定数Ｔ＝１／ＣＲを以て放電する。一方、コ
ンパレータ２の出力端とＰｃｈトランジスタ３の制御電
極たるゲート電極とは制御電位遅延手段Ｂを介して接続
されている。この制御電位遅延手段Ｂは第１抵抗素子７
と第２抵抗素子８とで構成され、第１抵抗素子７は電源
電位部ＶｄｄとＰｃｈトランジスタ３のゲート電極とに
接続され、第２抵抗素子８はＰｃｈトランジスタ３のゲ
ート電極とコンパレータ２の出力端とに接続され、この
第２抵抗素子８の抵抗値Ｒ８は第１抵抗素子７の抵抗値
Ｒ７よりも大きい値に設定されている（Ｒ７＜Ｒ８）。
この制御電位遅延手段Ｂにおいて、第１抵抗素子７と第
２抵抗素子８とＰｃｈトランジスタ３のゲート電極との
接続点を第１ノード１０１と称し、第２抵抗素子８とコ
ンパレータ２の出力端との接続点を第２ノード１０２と
称する。

【００１８】次に、この実施例１の動作について説明す
る。今、入力端子１の電位と出力端子６の電位とが電源
電位部Ｖｄｄと接地電位部ＧＮＤの中間にあるとする。
ここで、入力端子１の電位が出力端子６の電位に比べ低
くなった場合、コンパレータ２の出力端の電位が高電位
となるとともに、これに伴い第１ノード１０１の電位が
高電位となり、Ｐｃｈトランジスタ３は非導通状態とな
り、コンデンサ５には電荷の充電が行われなくなり、出
力端子６の電位はそのまま電源電位部Ｖｄｄの高電位と
接地電位部ＧＮＤの低電位との間における抵抗素子４の
抵抗値Ｒとコンデンサ５の容量Ｃから決定される時定数
Ｔ＝１／ＣＲによる中間電位に保持される。一方、入力
端子１の電位が出力端子６の電位に比べて高くなった場
合、コンパレータ２の出力端の電位が低電位となるとと
もに、これに伴い第１ノード１０１の電位は低電位とな
るが、第２抵抗素子８の影響で第１ノード１０１の電位
下降時間は遅くなり、Ｐｃｈトランジスタ３が完全な導
通状態になるまでに時間がかかる。これにより、コンデ
ンサ５はゆっくり電荷を充電し、出力端子６の電位上昇
時間が遅くなり、出力端子６の電位が入力端子１の電位
を上越する幅が小さくなる。出力端子６の電位が入力端
子１の電位を上越すると、コンパレータ２の出力端の電
位および第１ノード１０１の電位は高電位となり、Ｐｃ
ｈトランジスタ３は非導通状態となる。よってコンデン
サ５には電荷の充電が行われなくなり、出力端子６の電
位は電源電位部Ｖｄｄの高電位と接地電位部の低電位と
の間における抵抗素子１の抵抗値Ｒとコンデンサ５の容
量Ｃから決定される時定数Ｔ＝１／ＣＲによる中間電位
に保持される。

【００１９】以上のことから、この実施例１によれば第
１抵抗素子７の抵抗値Ｒ７および第２抵抗素子８の抵抗
値Ｒ８を適宜な値に設定することにより、出力端子６の
電位上昇時間および出力端子６の電圧保持値を調節する
ことができる。特に、この実施例１のように、制御電位
遅延手段Ｂを第１抵抗素子７と第２抵抗素子８とで構成
することにより、電流制御ができるという観点から回路
設計ができる利点がある。この利点は請求項２に対応す
る。

【００２０】実施例２．図２はこの発明の実施例２に係
る電圧保持回路を示す回路図である。この実施例２は、
図に示すように、コンパレータ２からＰｃｈトランジス
タ３のゲート電極に印加する制御電位の変位時間を遅延
するための制御電位遅延手段Ｃが前記実施例１の第１抵
抗素子７と同様な抵抗素子７と、ダイオード９とで構成
されたことに特徴がある。ダイオード９はＰｃｈトラン
ジスタ３のゲート電極側からコンパレータ２の出力端側
に向けて順方向に配置され、このダイオード９はＰｃｈ
トランジスタ３のゲート電極とコンパレータ２の出力端
とに接続されている。ダイオードと抵抗素子７とＰｃｈ
トランジスタ３のゲート電極との接続点を第１ノード１
０３と称し、ダイオード９とコンパレータ２の出力端と
の接続点を第２ノード１０４と称する。なお、コンパレ
ータ２、Ｐｃｈトランジスタ３のソース電極とドレイン
電極、時定数設定手段Ａそれぞれは実施例１と同様にな
っている。つまり、コンパレータ２は入力端子１の電位
と出力端子６の電位とを比較し、入力端子１の電位が出
力端子６の電位より低い場合はコンパレータ２の出力端
には高電位が出力され、入力端子１の電位が出力端子６
の電位より高いか同等の場合はコンパレータ２の出力端
には低電位が出力される。Ｐｃｈトランジスタ３のソー
ス電極は電源電位部Ｖｄｄに接続され、このＰｃｈトラ
ンジスタ３のドレイン電極は出力端子６に接続され、出
力端子６は抵抗素子４とコンデンサ５とからなる時定数
設定手段Ａを介して接地電位部ＧＮＤに接続されてい
る。

【００２１】次に、実施例２の動作について説明する。
今、入力端子１の電位と出力端子６の電位とが電源電位
部Ｖｄｄと接地電位部ＧＮＤの中間にあると仮定する。
ここで、入力端子１の電位が出力端子６の電位に比べ低
くなった場合、コンパレータ２の出力端の電位が高電位
となるとともに、これに伴い第１ノード１０３の電位が
高電位となり、Ｐｃｈトランジスタ３は非導通状態とな
り、コンデンサ５には電荷の充電が行われなくなり、出
力端子６の電位はそのまま電源電位部Ｖｄｄの高電位と
接地電位部ＧＮＤの低電位との間における抵抗素子４の
抵抗値Ｒとコンデンサ５の容量Ｃから決定される時定数
Ｔ＝１／ＣＲによる中間電位に保持される。一方、入力
端子１の電位が出力端子６の電位に比べて高くなった場
合、コンパレータ２の出力端の電位が低電位となるとと
もに、これに伴い第１ノード１０３の電位は低電位とな
るが、ダイオード９の影響で第１ノード１０３の電位下
降時間は遅くなり、Ｐｃｈトランジスタ３が完全な導通
状態になるまでに時間がかかる。これにより、コンデン
サ５はゆっくり充電し、出力端子６の電位上昇時間が遅
くなり、出力端子６の電位が入力端子１の電位を上越す
る幅が小さくなる。出力端子６の電位が入力端子１の電
位を上越すると、コンパレータ２の出力端の電位および
第１ノード１０３の電位は高電位となり、Ｐｃｈトラン
ジスタ３は非導通状態となる。よってコンデンサ５は電
荷の充電が行われなくなり、出力端子６の電位は電源電
位部Ｖｄｄの高電位と接地電位部ＧＮＤの低電位との間
における抵抗素子４の抵抗値Ｒとコンデンサ５の容量Ｃ
から決定される時定数Ｔ＝１／ＣＲによる中間電位に保
持される。

【００２２】以上のことから、この実施例２によれば抵
抗素子７の抵抗値Ｒ７に対応するダイオード９の特性を
適宜な値に設定することにより、出力端子６の電位上昇
時間および出力端子６の電圧保持値を調節することがで
きる。特に、この実施例２のように、制御電位遅延手段
Ｂを抵抗素子７とダイオード９とで構成することによ
り、電圧制御ができるという観点から回路設計ができる
利点がある。この利点は請求項３に対応する。

【００２３】実施例３．図３はこの発明の実施例３に係
る電圧保持回路を示す回路図である。この実施例３は、
図３に示すように、電圧制御素子がＮチャンネル電界効
果トランジスタ（以下、Ｎｃｈトランジスタと称する）
２７にて構成され、コンパレータ２からＮｃｈトランジ
スタ２７のゲート電極に印加される制御電位の変位時間
を遅延するための制御電位遅延手段Ｄが上記Ｎｃｈトラ
ンジスタ２７とは別の第１Ｎｃｈトランジスタ１１と第
２Ｎｃｈトランジスタ１２とで構成されたことに特徴が
ある。具体的には、Ｎｃｈトランジスタ２７のソース電
極が接地電位部ＧＮＤに接続され、このＮｃｈトランジ
スタ２７のドレイン電極が出力端子６に接続され、この
出力端子６には電源電位部Ｖｄｄが抵抗素子４とコンデ
ンサ５とからなる時定数設定手段Ａを介して接続され、
第１Ｎｃｈトランジスタ１１のドレイン電極はコンパレ
ータ２の出力端に接続され、この第１Ｎｃｈトランジス
タ１１のソース電極はＮｃｈトランジスタ２７のゲート
電極に接続され、第２Ｎｃｈトランジスタ１２のドレイ
ン電極はＮｃｈトランジスタ２７のゲート電極に接続さ
れ、この第２Ｎｃｈトランジスタ１２のソース電極は接
地電位部ＧＮＤに接続され、上記第１Ｎｃｈトランジス
タ１１のドレイン電極とコンパレータ２の出力端との接
続点を第２ノード１０６と称し、第２Ｎｃｈトランジス
タ１２のゲート電極の同第２Ｎｃｈトランジスタ１２の
ドレイン電極との接続点を第１ノード１０５と称し、第
１Ｎｃｈトランジスタ１１のゲート電極は同第１Ｎｃｈ
トランジスタ１１のドレイン電極に接続されている。こ
こで、電界効果トランジスタのゲート長をＬ、ゲート幅
をＷとしたときのＷ／Ｌを電界効果トランジスタのサイ
ズと称した場合において、第２Ｎｃｈトランジスタ１２
のサイズＷ／Ｌは第１Ｎｃｈトランジスタ１１のサイズ
Ｗ／Ｌより大きい値に設定されている。またコンパレー
タ２はその反転入力端子に接続された入力端子の電位
と、その非反転入力端に接続された出力端子６の電位と
を比較し、入力端子１の電位が出力端子６の電位より低
い場合はコンパレータ２の出力端には高電位が出力さ
れ、入力端子１の電位が出力端子６の電位より高いか同
等の場合にはコンパレータ２の出力端には低電位が出力
される。

【００２４】次に、実施例３の動作について説明する。
今、入力端子１の電位と出力端子６の電位とが電源電位
部Ｖｄｄと接地電位部ＧＮＤの中間にあると仮定する。
ここで、入力端子１の電位が出力端子６の電位に比べ高
くなった場合、コンパレータ２の出力端の電位が低電位
となるとともに、これに伴い第１ノード１０５の電位が
低電位となり、Ｎｃｈトランジスタ２７は非導通状態と
なり、コンデンサ５には電荷の充電が行われなくなり、
出力端子６の電位はそのまま電源電位部Ｖｄｄの高電位
と接地電位部ＧＮＤの低電位との間における抵抗素子４
の抵抗値Ｒとコンデンサ５の容量Ｃから決定される時定
数Ｔ＝１／ＣＲによる中間電位に保持される。一方、入
力端子１の電位が出力端子６の電位に比べ低くなった場
合、コンパレータ２の出力端の電位および第１ノード１
０５の電位は高電位となるが、第１Ｎｃｈトランジスタ
１１の影響で第１ノード１０５の電位上昇時間は遅くな
り、Ｎｃｈトランジスタ２７が完全な導通状態になるま
でに時間がかかる。これにより、コンデンサ５はゆっく
り電荷を充電し、出力端子６の電位下降時間が遅くな
り、出力端子６の電位が入力端子１の電位を下越する幅
が小さくなる。出力端子６の電位が入力端子１の電位を
下越すると、コンパレータ２の出力端の電位および第１
ノード１０５の電位は低電位となり、Ｎｃｈトランジス
タ２７は非導通状態となる。よってコンデンサ５は電荷
の充電がなくなり、出力端子６の電位は電源電位部Ｖｄ
ｄの高電位と接地電位部ＧＮＤの低電位との間における
抵抗素子４の抵抗値Ｒ４とコンデンサ５の容量Ｃによっ
て決定される時定数Ｔ＝１／ＣＲによる中間電位に保持
される。

【００２５】以上のことから、この実施例３によれば第
１Ｎｃｈトランジスタ１１のサイズＷ／Ｌおよび第２Ｎ
ｃｈトランジスタ１２のサイズＷ／Ｌを適宜な値に設定
することにより、出力端子６の電位下降時間および出力
端子６の電圧保持値を調節することができる。つまり、
出力端子６の電位の変位時間の速さを重視するのか、ま
たは、出力端子６の電圧保持値を重視するのかによっ
て、第１，第２ＮｃｈトランジスタのサイズＷ／Ｌの設
定は異なるが、この実施例４において、電位下降時間の
速さを重視するのであれば、第１Ｎｃｈトランジスタ１
１のサイズＷ／Ｌを第２Ｎｃｈトランジスタ１２のサイ
ズＷ／Ｌに比べ小さくすれば良いし、電圧保持値を重視
するのであれば第１Ｎｃｈトランジスタ１１のサイズＷ
／ＬをＮｃｈトランジスタ１２のサイズＷ／Ｌに比べ大
きくすれば良いので、この実施例４では出力端子６の電
位の変化時間の速さを重視するか、出力端子６の電圧保
持値の正確を重視するかの回路設計ができるという利点
がある。この利点は特に請求項４に対応する。

【００２６】実施例４．図４はこの発明の実施例４に係
る電圧保持回路を示す回路図である。この実施例４は、
図４に示すように、実施例１で示した第１抵抗素子７と
第２抵抗素子８とに相当する抵抗素子の個数を増やし、
これら抵抗素子の組み合わせを可能としたことに特徴が
ある。具体的には、コンパレータ２からＰｃｈトランジ
スタ３のゲート電極に印加する制御電位の変位時間を遅
延するための制御電位遅延手段Ｅは、外部制御回路１４
と複数の第１抵抗素子１５，１７，１９と複数の第２抵
抗素子１６，１８，２０と複数の第１トランスミッショ
ンゲート２１，２３，２５と複数の第２トランスミッシ
ョンゲート２２，２４，２６と備えている。複数の第１
抵抗素子１５，１７，１９と複数の第１トランスミッシ
ョンゲート２１，２３，２５とにおいて、第１抵抗素子
１５と第１トランスミッションゲート２１とは直列に接
続され、この第１抵抗素子１５と第１トランスミッショ
ンゲート２１との接続点を第１ノード１０７と称し、こ
の第１抵抗素子１５と第１トランスミッションゲート２
１との直列構成体が電源電位部ＶｄｄとＰｃｈトランジ
スタ３のゲート電極とに接続され、この第１抵抗素子１
５とＰｃｈトランジスタ３のゲート電極との接続点を第
２ノード１０８と称する。また、上記とは別の第１抵抗
素子１７と第１トランスミッションゲート２３とは直列
に接続され、この第１抵抗素子１７と第１トランスミッ
ションゲート２３との接続点を上記とは別の第１ノード
１１０と称し、この第１抵抗素子１７と第１トランスミ
ッションゲート２３との直列構成体が電源電位部Ｖｄｄ
とＰｃｈトランジスタ３のゲート電極とに接続され、こ
の第１抵抗素子１７とＰｃｈトランジスタ３のゲート電
極との接続点を上記とは別の第２ノード１１１と称す
る。さらに、残りの第１抵抗素子１９と第１トランスミ
ッションゲート２５とは直列に接続され、この第１抵抗
素子１９と第１トランスミッションゲート２５との接続
点を上記とは別の第１ノード１１３と称し、この第１抵
抗素子１９と第１トランスミッションゲート２１との直
列構成体が電源電位部ＶｄｄとＰｃｈトランジスタ３の
ゲート電極とに接続され、この第１抵抗素子１９とＰｃ
ｈトランジスタ３のゲート電極との接続点を上記とは別
の第２ノード１１４と称する。複数の第２抵抗素子１
６，１８，２０と複数の第２トランスミッションゲート
２２，２４，２６とにおいて、第２抵抗素子１６と第１
トランスミッションゲート２２とは直列に接続され、こ
の第２抵抗素子１６と第２トランスミッションゲート２
２との接続点を第３ノード１０９と称し、この第２抵抗
素子１６と第２トランスミッションゲート２２との直列
構成体が上記第２ノード１０８とコンパレータ２の出力
端とに接続されている。また上記とは別の第２抵抗素子
１８と第２トランスミッションゲート２４とは直列に接
続され、この第２抵抗素子１８と第２トランスミッショ
ンゲート２４との接続点を上記とは別の第３ノード１１
２と称し、この第２抵抗素子１８と第２トランスミッシ
ョンゲート２４との直列構成体が上記第２ノード１１１
とコンパレータ２の出力端とに接続されている。さら
に、残りの第２抵抗素子２０と第２トランスミッション
ゲート２６とは直列に接続され、この第２抵抗素子２０
と第２トランスミッションゲート２６との接続点を上記
とは別の第３ノード１１５と称し、この第２抵抗素子２
０と第２トランスミッションゲート２６との直列構成体
が上記第２ノード１１４とコンパレータ２の出力端とに
接続されている。また、上記複数の第１・第２トランス
ミッションゲート２１〜２６は外部制御回路１４からの
出力によって導通または非導通に動作される。つまり、
この実施例４の制御電位遅延手段Ｅにおいては、外部制
御回路１４が複数の第１トランスミッションゲート２
１，２３，２５のうちの１つ以上と複数の第２トランス
ミッションゲート２２，２４，２６のうちの１つ以上と
を導通動作することによって、複数の第１抵抗素子１
５，１７，１８のうちの１つ以上と複数の第２抵抗素子
１６，１８，２０のうちの１つ以上とからなる抵抗素子
対の組み合わせが選定可能となる。なお、第１抵抗素子
１６，１８，２０の抵抗値Ｒ１６，Ｒ１８，Ｒ２０は第
１抵抗素子１５，１７，１９の抵抗値Ｒ１５，Ｒ１７，
Ｒ１９より大きい値に設定されているものとし、図４中
の符号１３は上記抵抗素子対の組み合わせを選定するた
めの外部制御回路１４の入力端である。

【００２７】次に、実施例４の動作について説明する。
今、入力端子１の電位と出力端子６の電位とが電源電位
部Ｖｄｄと接地電位部ＧＮＤの中間にあり、外部制御回
路１４の入力端子１３からの入力により、外部制御回路
１４を通して、トランスミッションゲート２１，２６が
導通状態であると仮定する。ここで入力端子１の電位が
出力端子６の電位に比べ低くなった場合、コンパレータ
２の出力端の電位が高電位となり、これに伴い第２ノー
ド１０８の電位が高電位となり、Ｐｃｈトランジスタ３
は非導通状態となり、コンデンサ５には電荷の充電が行
われなくなり、出力端子６の電位はそのまま電源電位部
Ｖｄｄの高電位と接地電位部ＧＮＤの低電位の間におけ
る抵抗素子１の抵抗値Ｒとコンデンサ５の容量Ｃによっ
て決定される時定数Ｔ＝１／ＣＲによる中間電位に保持
される。一方、入力端子１の電位が出力端子６の電位に
比べ高くなった場合、コンパレータ２の出力端の電位お
よび第２ノード１０８の電位は低電位となるが、第２抵
抗素子２０の影響で第２ノード１０８の電位下降時間は
遅くなり、Ｐｃｈトランジスタ３が完全な導通状態にな
るまでに時間がかかる。これにより、コンデンサ５はゆ
っくり電荷を充電し、出力端子６の電位上昇時間が遅く
なり、出力端子６の電位が入力端子１の電位を上越する
幅が小さくなる。出力端子６の電位が入力端子１の電位
を上越すると、コンパレータ２の出力端の電位および第
２ノード１０８の電位は高電位となり、Ｐｃｈトランジ
スタ３は非導通状態となる。よってコンデンサ５には電
荷の充電が行われなくなり、出力端子６の電位は電源電
位部Ｖｄｄの高電位と接地電位部ＧＮＤの間における抵
抗素子４の抵抗値Ｒとコンデンサ５の容量Ｃとによって
決定される時定数Ｔ＝１／ＣＲによる中間電位に保持さ
れる。

【００２８】以上のことから、この実施例４によれば第
１・第２抵抗素子１５〜２０の抵抗値Ｒ１５〜Ｒ２０を
適宜な値に設定し、外部制御回路１４によりトランスミ
ッションゲート２１〜２６を導通，非導通状態に切り換
えることにより、出力端子６の電位上昇時間および、出
力端子６の電圧保持値を調節することができる。この実
施例４では、符号１５〜２０の６つの抵抗素子を例を図
示して説明したが、この発明では抵抗の個数は６個に限
定されず増減が可能である。また、第１・第２抵抗素子
１５〜２０の抵抗値は全て同じ値でもよい。

【００２９】要するにこの実施例４によれば、外部制御
回路１４とトランスミッションゲート２１〜２６と複数
の第１・第２抵抗素子１５〜２０対とを用いることから
実施例１〜３に比べ構造が複雑になるものの、抵抗素子
対の組み合わせに応じ出力端子６の電位上昇時間と電圧
保持値とを種々選択できるという利点がある。この利点
は特に請求項５に対応する。

【００３０】

【発明の効果】以上のように第１の発明によれば、制御
電位遅延手段がコンパレータの出力端から電圧制御素子
の制御電極へ印加される制御電位の上昇時間または下降
時間を遅らせるように構成したので、電圧制御素子が完
全な導通状態になるまでに時間がかかり、出力端子の電
位が入力端子の電位を越える幅が小さくなり、結果とし
て出力端子の電位が入力端子の電位とほぼ同等となるよ
うに保持できるという効果がある。

【００３１】第２の発明によれば、制御電位遅延手段を
抵抗素子で構成したので、コンパレータから電圧制御素
子に印加する制御電位の変位時間を遅らせるのに、電流
制御を重視した回路設計ができるという効果がある。

【００３２】第３の発明によれば、制御電位遅延手段に
ダイオード素子を用いたので、コンパレータから電圧制
御素子に印加する制御電位の変位時間を遅らせるのに、
電圧制御を重視した回路設計ができるという効果があ
る。

【００３３】第４の発明によれば、制御電位遅延手段を
電界効果トランジスタのような電圧制御素子で構成した
ので、コンパレータから電圧制御素子に印加する制御電
位の変位時間を遅らせるのに、制御電位の変位時間の速
さを重視するか、出力端子の電圧保持値を重視するかの
回路設計ができるという効果がある。

【００３４】第５の発明によれば、制御電位遅延手段を
外部制御回路とトランスミッションゲートと複数の抵抗
素子対とで構成したので、出力端子の電位変位時間と電
圧保持値とが抵抗素子対の組み合わせに応じ種々選択で
きるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１に係る電圧保持回路を示
す回路図である。

【図２】 この発明の実施例２に係る電圧保持回路を示
す回路図である。

【図３】 この発明の実施例３に係る電圧保持回路を示
す回路図である。

【図４】 この発明の実施例４に係る電圧保持回路を示
す回路図である。

【図５】 従来の電圧保持回路を示す回路図である。

【符号の説明】 Ａ 時定数設定手段、Ｂ，Ｃ，Ｄ，Ｅ 制御電位遅延手
段、Ｖｄｄ 電源電位部（高電位部）、ＧＮＤ 接地電
位部（低電位部）、１ 入力端子、２ コンパレータ、
３ Ｐｃｈトランジスタ（電圧制御素子）、４ 抵抗素
子、５ コンデンサ、６ 出力端子、７，１５，１７，
１９ 第１抵抗素子、８，１６，１８，２０ 第２抵抗
素子、９ ダイオード、１１ 第１Ｎｃｈトランジスタ
（第１電圧制御素子）、１２ 第２Ｎｃｈトランジスタ
（第２電圧制御素子）、１３ 外部制御回路の入力端
子、１４ 外部制御回路、２１，２３，２５ 第１トラ
ンスミッションゲート、２２，２４，２６ 第２トラン
スミッションゲート、２７ Ｎｃｈトランジスタ（電圧
制御素子）。

フロントページの続き (72)発明者 山本 誠二 伊丹市瑞原４丁目１番地 三菱電機株式会 社北伊丹製作所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部から信号を入力するための入力端子
   の電位と外部に信号を出力するための出力端子の電位と
   を比較するコンパレータと、前記出力端子を高電位部ま
   たは低電位部のうちの一方の電位部に接続する電圧制御
   素子と、前記高電位部または低電位部のうちの他方の電
   位部を前記出力端子に接続する抵抗素子とコンデンサと
   からなる時定数設定手段とを備え、前記電圧制御素子が
   コンパレータから出力される入力端子の電位と出力端子
   の電位との比較結果により導通または非導通に動作し、
   この電圧制御素子の導通動作にて前記出力端子の電位を
   変位し、前記電圧制御素子の非導通動作にて前記出力端
   子の電位を前記高電位部と低電位部との間の時定数設定
   手段による時定数で定められる中間電位に保持する電圧
   保持回路において、前記コンパレータの出力端が電圧制
   御素子の制御電極に同コンパレータから電圧制御素子の
   制御電極に印加される制御電位の変位時間を遅延する制
   御電位遅延手段を介して接続されたことを特徴とする電
   圧保持回路。
2. 【請求項２】 前記制御電位遅延手段が前記電圧制御素
   子の接続される一方の電位部を同電圧制御素子の制御電
   極に接続する第１抵抗素子と、前記電圧制御素子の制御
   電極をコンパレータの出力端に接続する第２抵抗素子と
   で構成されたことを特徴とする請求項第１項記載の電圧
   保持回路。
3. 【請求項３】 前記制御電位遅延手段が前記電圧制御素
   子の接続される一方の電位部を同電圧制御素子の制御電
   極に接続される抵抗素子と、前記電圧制御素子の制御電
   極からコンパレータの出力端側に向けて順方向に配置さ
   れ同電圧制御素子の制御電極をコンパレータの出力端に
   接続するダイオードとで構成されたことを特徴とする請
   求項第１項記載の電圧保持回路。
4. 【請求項４】 前記制御電位遅延手段が前記電圧制御素
   子の接続される一方の電位部を同電圧制御素子の制御電
   極に接続する第１電圧制御素子と、前記電圧制御素子の
   制御電極をコンパレータの出力端に接続する第２電圧制
   御素子とで構成されたことを特徴とする請求項第１項記
   載の電圧保持回路。
5. 【請求項５】 前記制御遅延手段が前記電圧制御素子の
   接続される一方の電位部を同電圧制御素子の制御電極に
   接続する複数の第１トランスミッションゲートとこれに
   直列に接続される複数の第１抵抗素子とからなる第１電
   位設定群と、前記電圧制御素子の制御電極をコンパレー
   タの出力端に接続する複数の第２トランスミッションゲ
   ートとこれに直列に接続される複数の第２抵抗素子群と
   からなる第２電位設定群と、この第２電位設定群と第１
   電位設定群とにおける複数の第１トランスミッションゲ
   ートのうちの１つ以上と複数の第２トランスミッション
   ゲートとのうちの１つ以上を導通動作させて複数の第１
   抵抗素子と複数の第２抵抗素子とからなる抵抗素子対の
   組み合わせを設定する外部制御部とで構成されたことを
   特徴とする請求項第１項記載の電圧保持回路。