JP2009169257A5 - - Google Patents

Claims (10)

1. 複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力を、該フレームの順番に受け、次のフレームを構成する画素の画素値を示すデータをフレームメモリに書き込むとともに、該フレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータを読み出すために、該フレームメモリヘのアクセスを行うアドレスを指定するアドレス信号、および、該フレームメモリヘの書き込み、もしくは、該フレームメモリからの読み出しを指示する制御信号を生成して該フレームメモリに供給するメモリ制御回路において、
   前記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に、前記直前のフレームを構成する画素のうちの一部の画素の画素値を示すデータを前記フレームメモリから読み出すように、アドレス信号および制御信号を生成し、該フレームメモリに供給することを特徴とするメモリ制御回路。
2. 前記複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力が開始されるよりも早いタイミングで、同期信号の入力を受け、
   前記同期信号の入力を検知して、初期アドレスにクリアされたアドレス信号を生成するとともに、読み出しを指示する制御信号を生成し、前記フレームメモリに供給することを特徴とする請求項１記載のメモリ制御回路。
3. 前記それぞれのフレームが複数のラインで構成されており、該複数のラインのそれぞれを構成する複数の画素の画素値を示すデータの入力を、該ラインの順番に受け、
   前記複数のラインのうちの最初のラインを構成する画素の画素値を示すデータの入力が開始される以前に、前記直前のフレームの最初のラインを構成する複数の画素のうちの最初から所定の範囲の画素の画素値を示すデータを読み出すように、アドレス信号および制御信号を生成し、前記フレームメモリに供給し、
   前記最初のラインを構成する画素の画素値を示すデータの入力を受けている期間内に、前記直前のフレームの最初のラインを構成する複数の画素のうちの残りの画素の画素値を示すデータと、前記直前のフレームの次のラインの最初から前記所定の範囲の画素の画素値を示すデータとを読み出すように、アドレス信号および制御信号を生成し、前記フレームメモリに供給することを特徴とする請求項２記載のメモリ制御回路。
4. 前記同期信号の入力を検知して、前記初期アドレスから所定範囲のデータを読み出すように、前記初期アドレスにクリアされたアドレス信号および読み出しを指示する制御信号を生成して前記フレームメモリに供給し、
   前記最初のラインを構成する画素の画素値を示すデータの入力を受けている期間内に、前記所定範囲の次のアドレスから１ライン分のデータが読み出すように、少なくとも、該所定範囲の次のアドレスを指定するアドレス信号および読み出しを指示する制御信号を生成して前記フレームメモリに供給することを特徴とする請求項３記載のメモリ制御回路。
5. 前記フレームメモリから読み出したデータを，一時的に保持する読み出し用ＦＩＦＯをさらに備え、
   前記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に前記フレームメモリから読み出したデータを、前記読み出し用ＦＩＦＯに保持し、該次のフレームを構成する画素の画素値を示すデータの入力が開始された後に、該読み出し用ＦＩＦＯから読み出して出力することを特徴とする請求項１ないし４のいずれかに記載のメモリ制御回路。
6. フレームメモリと、
   複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力を、該フレームの順番に受け、次のフレームを構成する画素の画素値を示すデータを前記フレームメモリに書き込むとともに、該フレームメモリにすでに書き込まれた直前のフレームを構成する画素の画素値を示すデータを読み出すために、該フレームメモリヘのアクセスを行うアドレスを指定するアドレス信号、および、該フレームメモリヘの書き込み、もしくは、該フレームメモリからの読み出しを指示する制御信号を生成して該フレームメモリに供給するメモリ制御回路と、
   前記次のフレームを構成する画素の画素値を示すデータの入力と、前記メモリ制御回路が前記フレームメモリから読み出した直前のフレームを構成する画素の画素値を示すデータとの入力を受け、両データに基づいた処理を行う画像処理回路とを備えた画像処理装置において、
   前記メモリ制御回路が、
   前記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に、前記直前のフレームを構成する画素のうちの一部の画素の画素値を示すデータを前記フレームメモリから読み出すように、アドレス信号および制御信号を生成し、該フレームメモリに供給することを特徴とする画像処理装置。
7. 前記メモリ制御回路が、
   前記複数のフレームのそれぞれを構成する画素の画素値を示すデータの入力が開始されるよりも早いタイミングで、同期信号の入力を受け、
   前記同期信号の入力を検知して、初期アドレスにクリアされたアドレス信号を生成するとともに、読み出しを指示する制御信号を生成し、前記フレームメモリに供給することを特徴とする請求項６記載の画像処理装置。
8. 前記それぞれのフレームが複数のラインで構成されており、
   前記メモリ制御回路が、
   該複数のラインのそれぞれを構成する複数の画素の画素値を示すデータの入力を、該ラインの順番に受け、
   前記複数のラインのうちの最初のラインを構成する画素の画素値を示すデータの入力が開始される以前に、前記直前のフレームの最初のラインを構成する複数の画素のうちの最初から所定の範囲の画素の画素値を示すデータを読み出すように、アドレス信号および制御信号を生成し、前記フレームメモリに供給し、
   前記最初のラインを構成する画素の画素値を示すデータの入力を受けている期間内に、前記直前のフレームの最初のラインを構成する複数の画素のうちの残りの画素の画素値を示すデータと、前記直前のフレームの次のラインの最初から前記所定の範囲の画素の画素値を示すデータとを読み出すように、アドレス信号および制御信号を生成し、前記フレームメモリに供給することを特徴とする請求項７記載の画像処理装置。
9. 前記メモリ制御回路が、
   前記同期信号の入力を検知して、前記初期アドレスにクリアされたアドレス信号および読み出しを指示する制御信号を生成して前記フレームメモリに供給することにより、該フレームメモリの該初期アドレスから所定範囲のデータを読み出し、
   前記最初のラインを構成する画素の画素値を示すデータの入力を受けている期間内に、前記メモリ制御回路が、少なくとも、前記所定範囲の次のアドレスを指定するアドレス信号および読み出しを指示する制御信号を生成して前記フレームメモリに供給することにより、該フレームメモリの該所定範囲の次のアドレスから１ライン分のデータを読み出すことを特徴とする請求項８記載の画像処理装置。
10. 前記メモリ制御回路が、
    前記フレームメモリから読み出したデータを一時的に保持する読み出し用ＦＩＦＯをさらに備え、
    前記次のフレームを構成する画素の画素値を示すデータの入力が開始される以前に前記フレームメモリから読み出したデータを、前記読み出し用ＦＩＦＯに保持し、該次のフレームを構成する画素の画素値を示すデータの入力が開始された後に、該読み出し用ＦＩＦＯから読み出して出力することを特徴とする請求項６ないし９のいずれかに記載の画像処理装置。