JP2009110001A - 表示装置の駆動装置及びその駆動方法 - Google Patents

Abstract

【課題】液晶の応答速度を高めると同時に時間の制約なしに画像信号を圧縮できる表示装置の駆動装置及びその駆動方法を提供する。
【解決手段】２つ以上の画素行及び画素列を備える複数の画素ブロックで配列される複数の画素を備える表示装置の駆動装置であって、複数画素ブロックの内の一つに対する入力画像信号を受信し圧縮基準画像信号に基づき入力画像信号を圧縮し圧縮画像信号を生成する第１変換部、圧縮画像信号を記憶するフレームメモリ、フレームメモリから圧縮画像信号を読取、圧縮基準画像信号に基づき圧縮画像信号を復元し復元画像信号を生成する第２変換部を有し、圧縮画像信号は、画素ブロック単位で生成され、画素ブロック内の１画素に対する圧縮基準画像信号は、隣接画素ブロック内の１画素に対する復元画像信号であり、画素ブロック内の残りの画素に対する圧縮基準画像信号は、画素ブロック内の他の画素に対する復元画像信号である。
【選択図】 図３

Description

本発明は表示装置の駆動装置及びその駆動方法に関し、特に、液晶の応答速度を高めると同時に時間の制約なしに画像信号を圧縮することができる表示装置の駆動装置及びその駆動方法に関するものである。

一般的に表示装置では、行列状に配列された複数の画素が行列状に配列され、受信した画像情報に従って各画素の輝度を制御することにより画像を表示する。
このような表示装置は、外部から画像信号を受信してフレームメモリに格納し、これを利用して表示装置の表示板に合わせて加工して使用する場合が多い。

このとき、表示板の大きさが大きくなるか、保存すべき画像信号が多くなればなるほど、フレームメモリの大きさが大きくなったり、その数が多くなり、その結果、フレームメモリとの伝送に必要なデータ伝送線の数が多くなる。また、フレームメモリに画像信号を書き込むと同時に、記憶されている画像信号を読み取るためには、より多くの数のデータ伝送線が必要である。

よって、限定された数のデータ伝送線を利用して、多くの画像情報をフレームメモリに入力および出力するため、画像信号のビット数を減らして格納する圧縮及び復元技術が開発された。
画像信号を良好に圧縮するためには十分な時間が必要であり、圧縮に与えられた時間が短い場合、圧縮された圧縮信号が本来の画像情報を正確に表現できない。

一方、このような表示装置としての液晶表示装置は、コンピュータの表示装置だけでなく、テレビなどの表示画面として幅広く使用されるようになってきた。しかし、液晶表示装置は液晶の応答速度が遅く、動画表示に不適当である。また、液晶表示装置はホールドタイプの表示装置であるため、動画を表示するとき画像がぼけてしまうブラーリング（ｂｌｕｒｒｉｎｇ）現象が発生するという問題がある。

そこで、本発明は上記従来の液晶表示装置における問題点に鑑みてなされたものであって、本発明の目的は、液晶の応答速度を高めると同時に時間の制約なしに画像信号を圧縮することのできる表示装置の駆動装置及びその駆動方法を提供することにある。

上記目的を達成するためになされた本発明による表示装置の駆動装置は、少なくとも２つの画素行と少なくとも２つの画素列とを備える複数の画素ブロックで配列される複数の画素を備える表示装置の駆動装置であって、前記複数の画素ブロックのうちの一つに対する入力画像信号を受信し、圧縮基準画像信号に基づいて前記入力画像信号を圧縮して圧縮画像信号を生成する第１変換部と、前記圧縮画像信号を記憶するフレームメモリと、前記フレームメモリから前記圧縮画像信号を読み取り、前記圧縮基準画像信号に基づいて前記圧縮画像信号を復元して復元画像信号を生成する第２変換部とを有し、前記圧縮画像信号は、各画素ブロック単位で生成され、前記画素ブロックに属する画素のうちの１つの画素（以下、第１画素と記す）に対する前記圧縮基準画像信号は、隣接する前記画素ブロックに属する１つの画素（以下、第２画素と記す）に対する前記復元画像信号であり、前記画素ブロックに属する残りの画素に対する前記圧縮基準画像信号は、前記画素ブロック内の他の画素に対する前記復元画像信号であることを特徴とする。

前記画素ブロックは正方形の画素行列であることが好ましい。
前記第１画素と前記第２画素とは互いに隣接していることが好ましい。
前記圧縮画像信号は、前記入力画像信号から前記圧縮基準画像信号を減算（ｓｕｂｔｒａｃｔ）することにより生成される信号であることが好ましい。
前記隣接した画素ブロックは、行方向に隣接した画素ブロックであることが好ましい。
前記隣接した画素ブロックは、列方向に隣接した画素ブロックであることが好ましい。
前記復元画像信号を補正する信号補正部をさらに有するすることが好ましい。

また、上記目的を達成するためになされた本発明による表示装置の駆動装置は、クロック信号に従って１つずつ順次に伝送される入力画像信号を受信し、少なくとも４つの画素行に対する前記入力画像信号を記憶し、少なくとも２つの画素行に対する前記入力画像信号を同時に出力する第１記憶部と、第１圧縮基準画像信号に基づいて前記第１記憶部から受信した前記入力画像信号を圧縮して圧縮画像信号を生成し、該圧縮画像信号を復元して第１復元画像信号を生成する第１変換部と、前記圧縮画像信号を記憶するフレームメモリと、前記フレームメモリから前記圧縮画像信号を読み取り、第２圧縮基準画像信号に基づいて前記圧縮画像信号を復元して第２復元画像信号を生成する第２変換部とを有することを特徴とする。

前記第１変換部が１つの入力画像信号の圧縮にかかる時間は、前記クロック信号の１周期以上であることが好ましい。
前記第１記憶部は、外部から順次に入力される前記入力画像信号を一行ずつグループ化して、複数の出力端に順次に出力する第１入力部と、前記第１入力部の出力端にそれぞれ接続されており、１行の前記入力画像信号をそれぞれ記憶する第１、第２、第３、及び第４行メモリと、前記第１及び第２行メモリに記憶されている前記入力画像信号を同時に出力し、前記第３及び第４行メモリに記憶されている前記入力画像信号を同時に出力する第１出力部とを含むことが好ましい。
前記第１記憶部は、前記第１〜第４行メモリに記憶されている前記入力画像信号を順次に出力する第２出力部をさらに含み、前記駆動装置は、前記第１復元画像信号と前記第２復元画像信号との差を演算して差信号を生成する第１演算部と、前記差信号と前記第２出力部から受信した前記入力画像信号とに基づいて２次復元画像信号を生成する第２演算部と、前記２次復元画像信号に基づいて前記第２出力部から受信した前記入力画像信号を補正する信号補正部とをさらに含むことが好ましい。
前記第１演算部から前記差信号を受信して記憶し、前記第２演算部に出力し、４つの行メモリを有する第２記憶部をさらに有することが好ましい。
前記圧縮画像信号は、画素ブロック単位で生成され、前記画素ブロックは、少なくとも２つの画素行と少なくとも２つの画素列からなる画素行列として定義され、前記画素ブロックに属する画素のうちの１つの画素に対する前記第１圧縮基準画像信号は、行方向に隣接した前記画素ブロックに属する１つの画素に対する第１復元画像信号であり、残りの画素に対する前記第１圧縮基準画像信号は、該当する前記画素ブロック内の他の画素に対する前記第１復元画像信号、又はこれら第１復元画像信号を演算した信号であることが好ましい。

また、上記目的を達成するためになされた本発明による表示装置の駆動装置は、クロック信号に従って外部から入力されて受信した入力画像信号を記憶する第１記憶部と、第１圧縮基準画像信号を記憶する第２記憶部と、前記第１記憶部及び外部から受信した入力画像信号を前記第２記憶部から受信した第１圧縮基準画像信号に基づいて圧縮した圧縮画像信号、及び前記圧縮画像信号を復元した第１復元画像信号を生成し、前記第１復元画像信号のうちの一部を第１圧縮基準画像信号として前記第２記憶部に格納する第１変換部と、前記圧縮画像信号を記憶するフレームメモリと、前記フレームメモリから前記圧縮画像信号を読み取り、第２圧縮基準画像信号に基づいて前記圧縮画像信号を復元して第２復元画像信号を生成する第２変換部とを有することを特徴とする。

前記第１変換部が前記第２記憶部に格納した前記第１圧縮基準画像信号は、次行の前記入力画像信号を圧縮する際に使用されることが好ましい。
前記第２記憶部の記憶容量は、前記第１記憶部の記憶容量の１／２であることが好ましい。
前記第２圧縮基準画像信号を記憶する第３記憶部をさらに有し、前記第２変換部は、前記第３記憶部に記憶されている前記第２圧縮基準画像信号に基づいて前記第２復元画像信号を生成し、前記第２復元画像信号の一部を前記第２圧縮基準画像信号として前記第３記憶部に格納することが好ましい。
前記第１復元画像信号と前記第２復元画像信号との差を演算して差信号を生成する第１演算部と、前記差信号と前記第１記憶部から受信した前記入力画像信号とに基づいて２次復元画像信号を生成する第２演算部と、前記２次復元画像信号に基づいて前記第１記憶部から受信した前記入力画像信号を補正する信号補正部をさらに有することが好ましい。
前記フレームメモリから前記復元画像信号を受信して行単位で記憶し、遅延させた後前記第２変換部に前記復元画像信号を出力するバッファーメモリをさらに有することが好ましい。
前記第２変換部から前記復元画像信号を受信し記憶した後、前記第２演算部に前記復元画像信号を出力する行メモリをさらに有することが好ましい。

上記目的を達成するためになされた本発明による表示装置の駆動方法は、行列状に配列された複数の画素に対する入力画像信号を受信する段階と、第１圧縮基準画像信号に基づいて前記入力画像信号を圧縮して圧縮画像信号を生成し、該圧縮画像信号を復元して第１復元画像信号を生成する段階と、前記圧縮画像信号を格納する段階と、第２圧縮基準画像信号に基づいて格納されている前記圧縮画像信号を復元して第２復元画像信号を生成する段階とを有し、前記圧縮画像信号は、画素ブロック単位で生成され、前記画素ブロックは、少なくとも２つの画素行と少なくとも２つの画素列とを含む画素行列として定義され、前記画素ブロックに属する画素のうちの１つの画素（以下、第１画素と記す）に対する前記第１圧縮基準画像信号は、隣接する前記画素ブロックに属する１つの画素（以下、第２画素と記す）に対する前記第１復元画像信号であり、残りの画素に対する前記第１圧縮基準画像信号は、該当する前記画素ブロック内の他の画素に対する前記第１復元画像信号、又はこれら第１復元画像信号を演算した信号であることを特徴とする。

前記各画素ブロックは正方形形状の画素行列であることが好ましい。
前記第１画素と前記第２画素とは互いに隣接していることが好ましい。
前記圧縮画像信号は、前記入力画像信号から前記第１圧縮基準信号をを減算（ｓｕｂｔｒａｃｔ）することにより生成される信号であることが好ましい。
前記隣接した画素ブロックは、行方向に隣接した画素ブロックであることが好ましい。
前記圧縮画像信号及び前記第１復元画像信号を生成する段階は、第１周波数で伝送される前記入力画像信号を複数の行メモリに順次に格納する段階と、前記複数の行メモリから２行の前記入力画像信号を前記第１周波数の半分である第２周波数で同時に読み取り、前記２行の入力画像信号に対する圧縮画像信号及び第１復元画像信号を生成する段階とを含むことが好ましい。

また、上記目的を達成するためになされた本発明による表示装置の駆動方法は、予め格納されている圧縮基準画像信号に基づいて第１フレームの入力画像信号に対する圧縮画像信号及び先行復元画像信号を生成する段階と、前記先行復元画像信号のうちの一部を他の入力画像信号に対する圧縮基準画像信号として格納する段階と、前記圧縮画像信号をフレームメモリに格納する段階と、前記フレームメモリから前記圧縮画像信号を読み取り、これを復元して後続（ｆｏｌｌｏｗｉｎｇ）復元画像信号を生成する段階とを有し、前記圧縮画像信号及び先行復元画像信号を生成する段階は、第１行入力画像信号を行メモリに記憶する段階と、前記行メモリに記憶されている第１行入力画像信号と外部から入力される第２行入力画像信号を圧縮及び復元する段階とを含み、前記格納された先行復元画像信号のうちの一部は、第３行入力画像信号に対する圧縮基準画像信号として使用されることを特徴とする。

前記入力画像信号は、第１及び第２入力画像信号を含み、前記圧縮画像信号は、前記第１及び第２入力画像信号にそれぞれ対応する第１及び第２圧縮画像信号を含み、前記先行復元画像信号は、前記第１及び第２入力画像信号にそれぞれ対応する第１及び第２先行復元画像信号を含み、前記圧縮画像信号及び先行復元画像信号を生成する段階は、格納されている前記圧縮基準画像信号を読み取る段階と、前記第１入力画像信号と前記読み取った圧縮基準画像信号との差を演算して、前記第１圧縮画像信号を生成する段階と、前記第１圧縮画像信号を復元して、前記第１先行復元画像信号を生成する段階と、前記第１先行復元画像信号に基づいて前記第２入力画像信号を圧縮して、前記第２圧縮画像信号を生成する段階と、前記第２圧縮画像信号を復元して、前記第２先行復元画像信号を生成する段階とを含み、前記第２先行復元画像信号の一部は、前記第３行入力画像信号に対する前記圧縮基準画像信号として格納されることが好ましい。
第２フレームの入力画像信号を受信する段階と、前記後続復元画像信号に基づいて前記第２フレームの入力画像信号を補正する段階とをさらに有することが好ましい。
前記第２フレームの入力画像信号を補正する段階は、前記第２フレームの入力画像信号から第２フレームの先行復元画像信号を生成する段階と、前記第１フレームの後続復元画像信号と前記第２フレームの先行復元画像信号との差を演算して差信号を生成する段階と、前記差信号と前記第２フレームの入力画像信号から前記第１フレームの２次復元画像信号を生成する段階と、前記２次復元画像信号に従って前記第２フレームの入力画像信号を補正して、補正画像信号を生成する段階とを含むことが好ましい。
前記第１フレームの２次復元画像信号は、前記差信号と前記第２フレームの入力画像信号との和より得られることが好ましい。

また、上記目的を達成するためになされた本発明による表示装置の駆動装置は、少なくとも２つの画素行と少なくとも２つの画素列とを備える複数の画素ブロックで配列される複数の画素を備える表示装置の駆動装置であって、第１変換部と、第２変換部と、フレームメモリとを有し、前記第１変換部は第１基準信号に基づいて前記複数の画素ブロックのうちの一つの画素ブロックの第１画素に対する第１画像信号を圧縮して前記フレームメモリに格納するための第１圧縮画像信号を生成し、前記第２変換部は前記フレームメモリから前記第１圧縮画像信号を読み取り前記第１圧縮画像信号と前記第１基準信号から第１復元画像信号を生成し、前記第１変換部は、前記第１復元画像信号に基づいて前記画素ブロックの第２画素に対する第２画像信号を圧縮して前記フレームメモリに格納するための第２圧縮画像信号を生成し、前記第１変換部は、前記第１復元画像信号に基づいて前記画素ブロックの第３画素に対する第３画像信号を圧縮して前記フレームメモリに格納するための第３圧縮画像信号を生成し、前記第２変換部は前記フレームメモリから前記第２及び第３圧縮画像信号を読み取り、前記第２圧縮画像信号と前記第１復元画像信号から第２復元画像信号を生成し、前記第３圧縮画像信号と前記第１復元画像信号から第３復元画像信号を生成し、前記第１変換部は、前記第２と第３復元画像信号との平均に基づいて前記画素ブロックの第４画素に対する第４画像信号を圧縮することを特徴とする。

本発明に係る表示装置の駆動装置及びその駆動方法によれば、ＤＰＣＭ方式で圧縮を行いながら行メモリを利用したり、圧縮基準画像信号を以前行の復元画像信号として設定することで、圧縮及び復元に要する時間を確保できるという効果がある。
それにより、液晶の応答速度を高めると同時に時間の制約なしに画像信号を圧縮できる液晶表示装置を提供することができる。

次に、本発明に係る表示装置の駆動装置及びその駆動方法を実施するための最良の形態の具体例を図面を参照しながら説明する。

図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一の参照符号を付けている。層、膜、領域、板などの部分が、他の部分の「上に」あるとするとき、これは他の部分の「すぐ上に」ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の「すぐ上に」あるとするとき、これは中間に他の部分がない場合を意味する。

以下、表示装置の一例として本発明の第１の実施形態による液晶表示装置について図１及び図２を参照して詳細に説明する。

図１は本発明の第１の実施形態による液晶表示装置のブロック図であり、図２は本発明の第１の実施形態による液晶表示装置の１つの画素の等価回路図である。

図１に示すように、本発明の第１の実施形態による液晶表示装置は、液晶表示板組立体（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐａｎｅｌ ａｓｓｅｍｂｌｙ）３００、ゲート駆動部４００、データ駆動部５００、階調電圧生成部５５０及び信号制御部６００を有する。
液晶表示板組立体３００は、等価回路によれば、複数の信号線（Ｇ_１〜Ｇ_ｎ、Ｄ_１〜Ｄ_ｍ）と、これに接続されほぼ行列状に配列された複数の画素（ｐｉｘｅｌ）（ＰＸ）とを含む。これに対し、図２に示す構造によれば、液晶表示板組立体３００は、互いに対向する下部及び上部表示板１００、２００と、その間に挟持された液晶層３とを有する。

信号線（Ｇ_１〜Ｇ_ｎ、Ｄ_１〜Ｄ_ｍ）は、ゲート信号（走査信号ともいう）を伝達する複数のゲート線（Ｇ_１〜Ｇ_ｎ）と、データ電圧を伝達する複数のデータ線（Ｄ_１〜Ｄ_ｍ）とを含む。ゲート線（Ｇ_１〜Ｇ_ｎ）はほぼ行方向に延びて互いにほぼ平行であり、データ線（Ｄ_１〜Ｄ_ｍ）はほぼ列方向に延びて互いにほぼ平行である。

各画素（ＰＸ）、例えば、ｉ番目（ｉ＝１、２、…、ｎ）ゲート線（Ｇ_ｉ）とｊ番目（ｊ＝１、２、…、ｍ）データ線（Ｄ_ｊ）に接続された画素（ＰＸ）は、信号線（Ｇ_ｉ、Ｄ_ｊ）に接続されたスイッチング素子（Ｑ）と、これに接続された液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）を含む。ストレージキャパシタ（Ｃｓｔ）は必要に応じて省略できる。

スイッチング素子（Ｑ）は下部表示板１００に備えられている薄膜トランジスターなどの三端子素子であって、その制御端子はゲート線（Ｇ_ｉ）に接続されており、入力端子はデータ線（Ｄ_ｊ）に接続されており、出力端子は液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）に接続されている。薄膜トランジスターは、多結晶シリコンや非晶質シリコンを含んでもよい。

液晶キャパシタ（Ｃｌｃ）は、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０を２つの端子とし、２つの電極（１９１、２７０）の間の液晶層３は誘電体として機能する。画素電極１９１は、スイッチング素子（Ｑ）に接続され、共通電極２７０は、上部表示板２００の全面に形成されており、共通電圧（Ｖｃｏｍ）の印加を受ける。図２とは異なり、共通電極２７０が下部表示板１００に備えられる場合もあり、このときには、２つの電極（１９１、２７０）のうちの少なくとも１つが線状又は棒状に形成することができる。

液晶キャパシタ（Ｃｌｃ）の補助的役割をするストレージキャパシタ（Ｃｓｔ）は、下部表示板１００に備えられた別の信号線（図示せず）と画素電極１９１が絶縁体を介在して重なってなり、この別の信号線には共通電圧（Ｖｃｏｍ）などの定められた電圧が印加される。しかし、ストレージキャパシタ（Ｃｓｔ）は、画素電極１９１が絶縁体を媒介にしてすぐ上の前段ゲート線と重なってなることもできる。

一方、色表示を実現するためには各画素（ＰＸ）が基本色のうちの１つを固有に表示したり（空間分割）、各画素（ＰＸ）が時間によって交互に基本色を表示するように（時間分割）して、これら基本色の空間的、時間的作用で所望の色相が認識されるようにする。
基本色の例としては赤色、緑色、青色など三原色がある。図２は空間分割の一例であり、各画素（ＰＸ）が画素電極１９１に対応する上部（共通電極）表示板２００の領域に基本色のうちの１つを示すカラーフィルタ２３０を備えている。図２とは異なり、カラーフィルタ２３０は、下部（薄膜トランジスタ）表示板１００の画素電極１９１の上または下に形成することもできる。
液晶表示板組立体３００の外側面には光を偏光させる少なくとも１つの偏光子（図示せず）が付着されている。

再び図１を参照すると、階調電圧生成部５５０は、画素（ＰＸ）の透過率に関連する二組の階調電圧群を生成する。そのうちの一組は共通電圧（Ｖｃｏｍ）に対して正の値を有し、もう一組は負の値を有する。
階調電圧生成部５５０が生成する一組の階調電圧群内に含まれた階調電圧の数は、液晶表示装置が表示できる階調の数と同じであってもよい。

データ駆動部５００は、液晶表示板組立体３００のデータ線（Ｄ_１〜Ｄ_ｍ）に接続されており、階調電圧生成部５５０からの階調電圧を選択し、これをデータ電圧としてデータ線（Ｄ_１〜Ｄ_ｍ）に印加する。
ゲート駆動部４００は、ゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）との組み合わせからなるゲート信号をゲート線（Ｇ_１〜Ｇ_ｎ）に印加する。
信号制御部６００は、ゲート駆動部４００、データ駆動部５００等を制御し、入力画像信号（Ｄｉｎ）を処理する信号処理部７００を含む。このような信号処理部７００は後に詳細に説明する。

このような駆動装置（ゲート駆動部４００、データ駆動部５００、階調電圧生成部５５０、信号制御部６００）のそれぞれは信号線（Ｇ_１〜Ｇ_ｎ、Ｄ_１〜Ｄ_ｍ）及びスイッチング素子（Ｑ）などとともに液晶表示板組立体３００に集積されてもよい。これとは異なり、これら駆動装置（４００、５００、５５０、６００）が少なくとも１つの集積回路チップの形態で液晶表示板組立体３００上に直接装着することができ、フレキシブル印刷回路フィルム（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｆｉｌｍ）（図示せず）上に装着してＴＣＰ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ）の形態で液晶表示板組立体３００に付着することもでき、別の印刷回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）（図示せず）上に装着することもできる。また、駆動装置（４００、５００、５５０、８００）は単一チップで集積することもでき、このとき、これらの少なくとも１つまたはこれらを構成する少なくとも１つの回路素子を当該単一チップの外側に位置して設けることもできる。

以下、このような液晶表示装置の動作について詳細に説明する。
信号制御部６００は、外部のグラフィック制御部（図示せず）から入力画像信号（Ｄｉｎ）及びその表示を制御する入力制御信号を受信する。入力画像信号（Ｄｉｎ）は、各画素（ＰＸ）の輝度（ｌｕｍｉｎａｎｃｅ）情報を含み、輝度は決められた数、例えば、１０２４（＝２^１０）、２５６（＝２^８）または６４（＝２^６）個の階調（ｇｒａｙ）を有している。入力制御信号の例としては、垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などがある。

信号制御部６００は、入力画像信号（Ｄｉｎ）と入力制御信号に基づいて適切に処理してデジタル出力画像信号（ＤＡＴ）を生成し、ゲート制御信号（ＣＯＮＴ１）、データ制御信号（ＣＯＮＴ２）及び照明制御信号（ＣＯＮＴ３）等を生成する。その後、信号制御部６００は、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４００に送出し、データ制御信号（ＣＯＮＴ２）と処理したデジタル出力画像信号（ＤＡＴ）をデータ駆動部５００に送出する。

ゲート制御信号（ＣＯＮＴ１）は、走査開始を指示する走査開始信号（ＳＴＶ）とゲートオン電圧（Ｖｏｎ）の出力周期を制御する少なくとも１つのクロック信号を含む。ゲート制御信号（ＣＯＮＴ１）はまた、ゲートオン電圧（Ｖｏｎ）の持続時間を限定する出力イネーブル信号（ＯＥ）をさらに含んでもよい。
データ制御信号（ＣＯＮＴ２）は、一群の画素（ＰＸ）に対するデジタル出力画像信号（ＤＡＴ）の伝送開始を知らせる水平同期開始信号（ＳＴＨ）と、液晶表示板組立体３００へのデータ電圧印加を指示するロード信号（ＬＯＡＤ）及びデータクロック信号（ＨＣＬＫ）を含む。データ制御信号（ＣＯＮＴ２）はまた、共通電圧（Ｖｃｏｍ）に対するデータ電圧の電圧極性（以下、共通電圧に対するデータ信号の電圧極性を略して「データ信号の極性」という）を反転させる反転信号（ＲＶＳ）をさらに含んでもよい。

信号制御部６００からのデータ制御信号（ＣＯＮＴ２）に従って、データ駆動部５００は一群の画素（ＰＸ）に対するデジタル出力画像信号（ＤＡＴ）を受信し、各デジタル出力画像信号（ＤＡＴ）に対応する階調電圧を選択することによってデジタル出力画像信号（ＤＡＴ）をアナログデータ電圧で変換した後、これを該当データ線（Ｄ_１〜Ｄ_ｍ）に印加する。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号（ＣＯＮＴ１）に従ってゲートオン電圧（Ｖｏｎ）をゲート線（Ｇ_１〜Ｇ_ｎ）に印加して、このゲート線（Ｇ_１〜Ｇ_ｎ）に接続されたスイッチング素子（Ｑ）をターンオンする。するとデータ線（Ｄ_１〜Ｄ_ｍ）に印加されたデータ電圧がターンオンしたスイッチング素子（Ｑ）を介して該当画素（ＰＸ）に印加される。
画素（ＰＸ）に印加されたデータ電圧と共通電圧（Ｖｃｏｍ）との差は液晶キャパシタ（Ｃｌｃ）の充電電圧、すなわち画素電圧として現れる。液晶分子は、画素電圧の大きさに応じてその配列を変化させ、このため液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板組立体３００に付着された偏光子により光透過率の変化として現れ、これによって画素（ＰＸ）は、デジタル出力画像信号（ＤＡＴ）の階調が示す輝度を表示する。

１水平周期（１Ｈともいい、水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号ＤＥの一周期と同一である）を単位としてこのような過程を繰り返すことにより、全てのゲート線（Ｇ_１〜Ｇ_ｎ）に対して順次にゲートオン電圧（Ｖｏｎ）を印加し、全ての画素（ＰＸ）にデータ信号を印加して１フレーム（ｆｒａｍｅ）の画像を表示する。
１フレームが終了すれば次のフレームが開始され、各画素（ＰＸ）に印加されるデータ電圧の極性が直前フレームでの極性と逆になるように、データ駆動部５００に印加される反転信号（ＲＶＳ）の状態が制御される（フレーム反転）。このとき、１フレーム期間内でも反転信号（ＲＶＳ）の特性によって１つのデータ線を介して流れる複数のデータ信号電圧の極性を変えたり（行反転、ドット反転）、１つの画素行に印加される複数のデータ信号電圧の極性も互いに異なるようにしてもよい（列反転、ドット反転）。

次に、図３及び図４を参照して、本発明の第１の実施形態による信号処理部について詳細に説明する。
図３は本発明の第１の実施形態による液晶表示装置で信号処理部のブロック図であり、図４は図３の信号処理部の信号圧縮原理を説明するための図である。

図３を参照すると、本発明の第１の実施形態による信号処理部は、第１変換部９２０、フレームメモリ９４０、第２変換部９６０および信号補正部９８０を含む。
第１変換部９２０は、複数行の画素に対する入力画像信号（Ｄｉｎ）を受信し、これを圧縮した圧縮画像信号（Ｄｃｏｍｐ）と圧縮画像信号（Ｄｃｏｍｐ）を再び復元した復元画像信号（Ｄｒｅｓｔ）を生成する。

第１変換部９２０の圧縮方式はＤＰＣＭ（ｄｉｆｆｅｒｅｎｔｉａｌ ｐｕｌｓｅ ｃｏｄｅ ｍｏｄｕｌａｔｉｏｎ）であってもよく、これについて詳しく説明する。
ＤＰＣＭ方式は、まず行列に配列された画素を図４に示すように複数の画素ブロック（ＢＬ１〜ＢＬ６）にグループ化する。各ブロック（ＢＬ１〜ＢＬ６）は、少なくとも２つの画素行と、少なくとも２つの複数列にわたって存在するが、行列、好ましくは正方行列であってもよく、画素ブロック（ＢＬ１〜ＢＬ６）もまた、行列状に配列されてもよい。
各画素に対する圧縮画像信号（Ｄｃｏｍｐ）は、入力画像信号（Ｄｉｎ）を圧縮基準画像信号（Ｄｒｅｆ）に基づいて圧縮して生成する。例えば、下記のように、圧縮画像信号（Ｄｃｏｍｐ）は入力画像信号（Ｄｉｎ）から圧縮基準画像信号（Ｄｒｅｆ）を減算（ｓｕｂｔｒａｃｔ）した値として以下の数式１として定義される。

（数１）
Ｄｃｏｍｐ＝Ｄｉｎ−Ｄｒｅｆ

このような圧縮画像信号（Ｄｃｏｍｐ）は、隣接した画素間の画像信号の差に対する情報のみを有するので、入力画像信号（Ｄｉｎ）より小さいビットで示すことができる。例えば、圧縮画像信号（Ｄｃｏｍｐ）のビット数は入力画像信号（Ｄｉｎ）のビット数の半分であり得る。
復元画像信号（Ｄｒｅｓｔ）は圧縮の逆過程で得られた信号であって、数式１で得られた圧縮画像信号（Ｄｃｏｍｐ）に対する復元画像信号（Ｄｒｅｓｔ）は以下の数式２として定義される。

（数２）
Ｄｒｅｓｔ＝Ｄｃｏｍｐ＋Ｄｒｅｆ

数式２と数式１とを比較すればＤｒｅｓｔ＝Ｄｉｎであるが、圧縮と復元の処理過程で画像信号のビット数が変わる場合があるので、復元画像信号（Ｄｒｅｓｔ）が圧縮画像信号（Ｄｃｏｍｐ）と異なっていてもよい。ある画素に対する復元画像信号は、他の画素に対する圧縮画像信号（Ｄｃｏｍｐ）の形成に使用することができる。

各画素ブロック（ＢＬ１〜ＢＬ６）における１つの画素に対する圧縮基準画像信号（Ｄｒｅｆ）は、隣接した画素ブロック（ＢＬ１〜ＢＬ６）に属する１つの画素に対する復元画像信号であり、残りの画素に対する圧縮基準画像信号（Ｄｒｅｆ）は、そのブロック（ＢＬ１〜ＢＬ６）内の他の画素に対する復元画像信号またはこれらを演算した信号である。

例えば、図４の画素ブロック（ＢＬ５）の画素（ＰＸ１）に対する圧縮基準画像信号（Ｄｒｅｆ）は、行方向に隣接した画素ブロック（ＢＬ４）の１つの画素（ＰＸ３）に対する復元画像信号であるか、列方向に隣接した画素ブロック（ＢＬ２）の１つの画素（ＰＸ４）に対する復元画像信号であってもよい。また、画素（ＰＸ２）に対する圧縮基準画像信号（Ｄｒｅｆ）は、同じ画素ブロック（ＢＬ５）内の隣接した画素（ＰＸ１）に対する復元画像信号であってもよい。

このような圧縮過程は、図４に示すように、画素ブロックの一行ずつ順次に行われ、１つの画素ブロック行においては画素ブロックごとに順序に行われる。よって、圧縮基準画像信号（Ｄｒｅｆ）が列方向に隣接した画素ブロックに対する復元画像信号の場合が、行方向に隣接した画素ブロックに対する復元画像信号の場合より時間的に余裕がある。

例えば、図４の画素ブロック（ＢＬ２）に対する圧縮を行った後、画素ブロック（ＢＬ５）に対する圧縮を行うまでの間に、他の画素ブロック（ＢＬ３、ＢＬ４）に対する圧縮を行う時間が含まれているが、画素ブロック（ＢＬ４）に対する圧縮と画素ブロック（ＢＬ５）に対する圧縮は連続して行われるので、画素ブロック（ＢＬ２）に対する復元画像信号を画素ブロック（ＢＬ５）に対する圧縮基準画像信号（Ｄｒｅｆ）として使用することが時間的な面で有利である。

フレームメモリ９４０は、第１変換部９２０よりデータ伝送線を介して圧縮画像信号（Ｄｃｏｍｐ）を受信して記憶する。圧縮画像信号（Ｄｃｏｍｐ）のビット数が入力画像信号（Ｄｉｎ）のビット数より小さいので、圧縮をしないときに比べて、フレームメモリ９４０の記憶空間およびデータ伝送線の数が減少する。

第２変換部９６０は、フレームメモリ９４０に記憶されている圧縮画像信号（Ｄｃｏｍｐ）を復元して復元画像信号（Ｄｒｅｓｔ）を生成する。復元画像信号（Ｄｒｅｓｔ）は、第１変換部９２０が圧縮画像信号（Ｄｃｏｍｐ）を生成するために形成される復元画像信号と実質的に同じ方式で作られる。

信号補正部９８０は、第２変換部９６０より復元画像信号（Ｄｒｅｓｔ）を受信し、これを適切に補正した補正画像信号（Ｄｍｏｄ）を生成し出力する。

以下、図５及び図６を参照して、本発明の第２の実施形態による信号処理部について詳細に説明する。
図５は本発明の第２の実施形態による液晶表示装置の信号処理部のブロック図であり、図６は図５の信号処理部の動作を説明するための信号波形図である。

図５を参照すると、本発明の第２の実施形態による信号処理部７００は、第１記憶部７１０、第１変換部７２０、フレームメモリ７４０、フレームメモリ制御部７３０、第２変換部７５０、第１演算部７６０、第２記憶部７７０、第２演算部７８０、ＤＣＣ（Ｄｙｎａｍｉｃ Ｃａｐａｃｉｔａｎｃｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）処理部７９０及びバッファーメモリ（７２１、７５１）を含む。

第１記憶部７１０は、第１入力部７１１、複数の行メモリ（７１２、７１３、７１４、７１５）、第１出力部７１６、第２出力部７１７を含む。
第１入力部７１１は１つの入力端と複数の出力端を有し、外部のグラフィック制御部（図示せず）から順次に連続して入力される入力画像信号（Ｄｉｎ）を変換し、並列に出力する。並列に出力するとは、各入力画像信号（Ｄｉｎ）の各ビットを互いに異なるデータ伝送線（図示せず）を介して出力することを意味する。

例えば、入力画像信号（Ｄｉｎ）が８ビットの場合、８個のデータ伝送線が必要であり、これに加えて、画素色ごとに異なるデータ伝送線を使用する場合は、赤色、緑色、青色に対して互いに異なるデータ伝送線が必要であり、全部で２４個のデータ伝送線が必要である。

以下、入力画像信号をはじめとする全ての画像信号を画素と直接対応させて表示する。
例えば、画素が行列状に配列されている場合、これに対する画像信号も行列状に配列されたものとして表示する。また、１つの行の画素に対する入力画像信号を「１つの行の入力画像信号」という。

ここで、第１入力部７１１は、１つの行の入力画像信号（Ｄｉｎ）をグループ化して１つの出力端に送出し、複数の出力端を介して一行ずつ順次に送出する。例えば、図５のように出力端が４つの場合、第１の出力端を介してｋ番目行の入力画像信号（Ｄｉｎ）を送出したとすると、（ｋ＋１）番目行の入力画像信号（Ｄｉｎ）は第２出力端を介して出力し、（ｋ＋２）番目、及び（ｋ＋３）番目行の入力画像信号（Ｄｉｎ）は、それぞれ第３、第４の出力端を介して出力する。第１入力部７１１に入力される入力画像信号（Ｄｉｎ）は、データイネーブル信号（ＤＥ）によって行が区分される。

それぞれの行メモリ（７１２、７１３、７１４、７１５）は、第１入力部７１１の１つの出力端に接続されており、１つの行の入力画像信号（Ｄｉｎ）を記憶できる格納空間を有する。行メモリ（７１２、７１３、７１４、７１５）は、データクロック信号（図示せず）に従って第１入力部７１１より入力画像信号（Ｄｉｎ）を受信して記憶する。

行メモリ（７１２、７１３、７１４、７１５）は、デュアルポートメモリ（ｄｕａｌ ｐｏｒｔ ｍｅｍｏｒｙ）であってもよく、ＨＤ（ｈｉｇｈ−ｄｅｆｉｎｉｔｉｏｎ）液晶表示装置の場合、図５に示すように、その数が４つであってもよい。しかし、１つの行の奇数列と偶数列の入力画像信号（Ｄｉｎ）を互いに異なるインターフェースを介して受信し、互いに異なるデータ伝送線を介して伝送するＦＵＬＬ ＨＤ液晶表示装置の場合、全部で４８個のデータ伝送線と８個の行メモリが必要である。

第１及び第２出力部（７１６、７１７）は、行メモリ（７１２、７１３、７１４、７１５）と接続されている。
第１出力部７１６は、連続した２つの行メモリから同時に入力画像信号（Ｄｉｎ）を読み取り出力する。２つの行メモリを読み終わると、残り２つの行メモリを読み取り出力する。
第２出力部７１７は、行メモリ（７１２、７１３、７１４、７１５）を１つずつ順次に読み取り、記憶されている入力画像信号（Ｄｉｎ）を出力する。

第１変換部７２０は、第１出力部７１６より２行の入力画像信号（Ｄｉｎ）を受信し、データイネーブル信号（ＤＥ）の２周期の間にこれを圧縮して、圧縮画像信号（Ｄｃｏｍｐ）を生成する。一方、この期間に次の２行の入力画像信号（Ｄｉｎ）が２つの行メモリに記録される。

次に、第１変換部７２０の圧縮方式の一例について詳細に説明する。
２行にわたって存在する２×２行列の画素（ＰＸ）に対する入力画像信号（Ｄｉｎ）を１つのブロックとして定義し、各ブロックを１単位として圧縮画像信号（Ｄｃｏｍｐ）と、これを復元した復元画像信号（Ｄｒｅｓｔ）を生成する。
各ブロックにおけるｐ行ｑ列の圧縮画像信号［Ｄｃｏｍｐ（ｐ、ｑ）］は、以下の数式３のように定義される。

（数３）
Ｄｃｏｍｐ（ｐ、ｑ）＝Ｄｉｎ（ｐ、ｑ）−Ｄｒｅｆ（ｐ、ｑ）（ｐ、ｑ＝１、２）
ここで、Ｄｉｎ（ｐ、ｑ）はｐ行ｑ列の入力画像信号であり、Ｄｒｅｆ（ｐ、ｑ）はｐ行ｑ列の圧縮基準画像信号である。

圧縮基準画像信号（Ｄｒｅｆ）は、該当するブロックの位置と、各ブロック内の該当する画素の位置によって異なってもよい。
各ブロック行の第１のブロック（ＢＬｃ１）における１行１列の圧縮画像信号（Ｄｃｏｍｐ）に対する圧縮基準画像信号（Ｄｒｅｆ）は、予め定められた値であってもよく、例えば、８ビットの画像信号の場合、０〜２５５の中間値である１２８と定められる。すなわち、第１のブロック（ＢＬｃ１）における１行１列の圧縮画像信号｛［Ｄｃｏｍｐ（１、１）］_ＢＬｃ１｝は、以下の数式４のように定義される。

（数４）
［Ｄｃｏｍｐ（１、１）］_ＢＬｃ１＝［Ｄｉｎ（１、１）］_ＢＬｃ１−Ｃ（Ｃは固定値）
このとき、Ｃ＝１２８であってもよい。

第１のブロック（ＢＬｃ１）における１行１列を除いた残り画素に対する圧縮基準画像信号（Ｄｒｅｆ）は、ブロック内の他の画素の復元画像信号（Ｄｒｅｓｔ）またはこれらを演算した信号であってもよい。例えば、１行２列の圧縮基準画像信号（Ｄｒｅｆ）は、１行１列の復元画像信号（Ｄｒｅｓｔ）であってもよく、２行１列の圧縮基準画像信号（Ｄｒｅｆ）も１行１列の復元画像信号（Ｄｒｅｓｔ）であってもよい。また、２行２列の圧縮基準画像信号（Ｄｒｅｆ）は、１行２列の復元画像信号（Ｄｒｅｓｔ）と２行１列の復元画像信号（Ｄｒｅｓｔ）との平均として定義される。これを数式で表すと以下の数式５のようになる。

（数５）
［Ｄｃｏｍｐ（１、２）］_ＢＬｃ１＝［Ｄｉｎ（１、２）］_ＢＬｃ１−［Ｄｒｅｓｔ（１、１）］_ＢＬｃ１
［Ｄｃｏｍｐ（２、１）］_ＢＬｃ１＝［Ｄｉｎ（２、１）］_ＢＬｃ１−［Ｄｒｅｓｔ（１、１）］_ＢＬｃ１
［Ｄｃｏｍｐ（２、２）］_ＢＬｃ１＝［Ｄｉｎ（２、２）］_ＢＬｃ１−｛［Ｄｒｅｓｔ（１、２）］_ＢＬｃ１＋Ｄｒｅｓｔ（２、１）］_ＢＬｃ１｝／２

第１のブロック（ＢＬｃ１）を除いた残りブロック（ＢＬ）における１行１列の圧縮基準画像信号（Ｄｒｅｆ）は、同じブロック行における以前ブロックの復元画像信号（Ｄｒｅｓｔ）のうちの１つであってもよい。例えば、以下の数式６のように、

（数６）
Ｄｃｏｍｐ（１、１）＝Ｄｉｎ（１、１）−［Ｄｒｅｓｔ（１、２）］_ｃｐｒｅ
として定められるが、ここで添字“ｃｐｒｅ”は同じブロック行の以前（ｐｒｅｖｉｏｕｓ）ブロックを示す。

第１のブロック（ＢＬｃ１）を除いた残りブロック（ＢＬ）における１行１列を除いた残り画素に対する圧縮基準画像信号（Ｄｒｅｆ）は、第１のブロック（ＢＬｃ１）で定めたものと同じ形態に定められる。
以上を整理すれば、各ブロック（ＢＬ）における圧縮画像信号（Ｄｃｏｍｐ）は、以下の数式７のように表される。

（数７）
Ｄｃｏｍｐ（１、１）＝Ｄｉｎ（１、１）−Ｄｒｅｆ（１、１）
Ｄｃｏｍｐ（１、２）＝Ｄｉｎ（１、２）−Ｄｒｅｓｔ（１、１）
Ｄｃｏｍｐ（２、１）＝Ｄｉｎ（２、１）−Ｄｒｅｓｔ（１、１）
Ｄｃｏｍｐ（２、２）＝Ｄｉｎ（２、２）−［Ｄｒｅｓｔ（１、２）＋Ｄｒｅｓｔ（２、１）］／２
｛ただし、各ブロック行における第１のブロック（ＢＬｃ１）の場合、Ｄｒｅｆ（１、１）＝Ｃ、残りブロック（ＢＬ）の場合、Ｄｒｅｆ（１、１）＝［Ｄｒｅｓｔ（１、２）］_ｃｐｒｅ｝

第１変換部７２０は、２行（ｋ、ｋ＋１）の入力画像信号Ｄｉｎをデータイネーブル信号（ＤＥ）の２周期の間に圧縮して、圧縮画像信号（Ｄｃｏｍｐ）を生成するので、１つの圧縮ブロックの圧縮にデータクロック信号４周期の時間が割り当てられる。
すなわち、第１変換部７２０は、行メモリ（７１２、７１３、７１４、７１５）を利用して各ブロックに対する圧縮時間を２倍に増やし、十分な時間をかけて圧縮画像信号（Ｄｃｏｍｐ）を生成することができる。

このような第１変換部７２０の出力端にはバッファーメモリ７２１が接続されており、圧縮画像信号（Ｄｃｏｍｐ）はバッファーメモリ７２１を経てフレームメモリ７４０に記憶される。しかしバッファーメモリ７２１は省略することもできる。
フレームメモリ制御部７３０は、バッファーメモリ７２１から受信された圧縮画像信号（Ｄｃｏｍｐ）の周波数を調節してフレームメモリ７４０に入力し、フレームメモリ７４０に記憶されている直前（ｐｒｅｖｉｏｕｓ）フレームの圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）の周波数を調節して出力する。
フレームメモリ７４０はデュアルポートメモリであってもよい。

直前フレームの圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）は、バッファーメモリ７５１を介してフレームメモリ７４０から第２変換部７５０に伝達され、バッファーメモリ７５１は省略することもできる。バッファーメモリ（７２１、７５１）はデュアルポートメモリであってもよい。
第２変換部７５０は、バッファーメモリ７５１から受信した直前フレームの圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）を復元して、直前フレームの復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）を生成する。第２変換部７５０の復元は、同じ画素行に対する現在フレームの圧縮画像信号（Ｄｃｏｍｐ）及び復元画像信号（Ｄｒｅｓｔ）を第１変換部７２０が生成する間に行われる。

復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）は、入力画像信号（Ｄｉｎ）と同じビット数を有する。
第１演算部７６０は、第１変換部７２０から現在フレームに対する復元画像信号（Ｄｒｅｓｔ）を受信し、第２変換部７５０から直前フレームに対する復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）を受信して、直前フレームに対する復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）と現在フレームに対する復元画像信号（Ｄｒｅｓｔ）との差を演算し、これを差信号（ΔＤｒｅｓｔ）として順次に出力する。

第２記憶部７７０は、第２入力部７７１、複数の行メモリ（７７２、７７３、７７４、７７５）及び第３出力部７７６を含む。
第２入力部７７１は、１つの入力端と複数の出力端を有し、第１演算部７６０から差信号（ΔＤｒｅｓｔ）を受信し一行ずつグループ化して、それぞれの出力端に送出し、複数の出力端を介して順次に送出する。

それぞれの行メモリ（７７２、７７３、７７４、７７５）は、第２入力部７７１の１つの出力端に接続されており、１つの行の差信号（ΔＤｒｅｓｔ）を記憶する。行メモリ（７７２、７７３、７７４、７７５）の数は、第１記憶部７１０にある行メモリ（７１２、７１３、７１４、７１５）の数と同一であり、行メモリ（７７２、７７３、７７４、７７５）はシングルポートメモリ（ｓｉｎｇｌｅ ｐｏｒｔ ｍｅｍｏｒｙ）である。
第３出力部７７６は、行メモリ（７７２、７７３、７７４、７７５）に接続されており、行メモリ（７７２、７７３、７７４、７７５）を１つずつ順次に読み取り、記憶されている差信号（ΔＤｒｅｓｔ）を出力する。

第２演算部７８０は、第３出力部７７６から受信した差信号（ΔＤｒｅｓｔ）と、第２出力部７１７から受信した入力画像信号（Ｄｉｎ）を合算して、直前フレームの２次復元画像信号（Ｄｒｅｓｔ２）を生成する。
これにより、直前フレームの２次復元画像信号（Ｄｒｅｓｔ２）は下記に示す数式８を満たす。

（数８）
Ｄｒｅｓｔ２＝（Ｄｒｅｓｔ＿ｐｒｅ−Ｄｒｅｓｔ）＋Ｄｉｎ

ＤＣＣ処理部７９０は、第２出力部７１７から受信した現在フレームの入力画像信号（Ｄｉｎ）を第２演算部７８０から受信した直前フレームの２次復元画像信号（Ｄｒｅｓｔ２）に基づいて補正し、現在フレームの補正画像信号（Ｄｍｏｄ）を生成する。

以下、ＤＣＣ処理部７９０の補正について詳細に説明する。
液晶キャパシタ（Ｃｌｃ）の両端に電圧を印加すると、液晶層３の液晶分子は、該電圧に対応して安定状態に再配列しようとするが、液晶分子の応答速度が遅く、安定状態に達するまで所定の時間がかかる。液晶キャパシタ（Ｃｌｃ）に印加される電圧を継続して維持させると、液晶分子は安定状態に達するまで継続して動き、その間光透過率も変化する。液晶分子が安定状態に達しそれ以上動かなくなれば、光透過率も一定になる。
このように安定状態の画素電圧を目標画素電圧、このときの光透過率を目標光透過率とする場合、目標画素電圧と目標光透過率とが一対一の対応関係となる。

しかし、各画素（ＰＸ）のスイッチング素子（Ｑ）をターンオンしてデータ電圧を印加する時間が制限されているため、データ電圧を印加する間に液晶分子が安定状態に達することは難しい。ところが、スイッチング素子（Ｑ）がターンオフしても液晶キャパシタ（Ｃｌｃ）両端の電圧差は依然として存在し、このため液晶分子が安定状態のために継続して動く。このように液晶分子の配列状態が変われば、液晶層３の誘電率が変わり、その結果、液晶キャパシタ（Ｃｌｃ）の静電容量が変化する。スイッチング素子（Ｑ）がターンオフ状態では液晶キャパシタ（Ｃｌｃ）の一方端子が浮遊（ｆｌｏａｔｉｎｇ）状態にあるので、漏洩電流を考慮しない場合、液晶キャパシタ（Ｃｌｃ）に保存された総電荷は変化せず一定である。よって、液晶キャパシタ（Ｃｌｃ）の静電容量の変化は、液晶キャパシタ（Ｃｌｃ）両端の電圧、すなわち、画素電圧の変化をもたらす。

従って、安定状態を基準とする目標画素電圧に対応するデータ電圧（以下「目標データ電圧」と記す）をそのまま画素（ＰＸ）に印加すると、実際の画素電圧は目標画素電圧と異なるので目標透過率を得られない。特に、目標透過率が、該画素（ＰＸ）の本来の透過率と比較して差が大きいほど、実際の画素電圧と目標画素電圧との差が大きくなる。
これにより、画素（ＰＸ）に印加するデータ電圧を目標データ電圧よりも大きくしたり小さくする必要があり、その方法としてＤＣＣ（Ｄｙｎａｍｉｃ Ｃａｐａｃｉｔａｎｃｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）がある。
ＤＣＣ処理部７９０で生成された現在フレームの補正画像信号（Ｄｍｏｄ）は、以下に示す数式９のような関数（Ｆ１）で表される。

（数９）
Ｄｍｏｄ＝Ｆ１（Ｄｉｎ、Ｄｒｅｓｔ２）

以下、現在フレームの入力画像信号（Ｄｉｎ）を「現在画像信号（ｃｕｒｒｅｎｔ ｉｍａｇｅ ｓｉｇｎａｌ）」、直前フレームの２次復元画像信号（Ｄｒｅｓｔ２）を「直前画像信号（ｐｒｅｖｉｏｕｓ ｉｍａｇｅ ｓｉｇｎａｌ）」と記して説明する。

補正画像信号（Ｄｍｏｄ）は基本的に実験結果によって決定され、補正画像信号（Ｄｍｏｄ）と直前画像信号（Ｄｒｅｓｔ２）との差は、補正前の現在画像信号（Ｄｉｎ）と直前画像信号（Ｄｒｅｓｔ２）との差に比べて大概大きい。しかし、現在画像信号（Ｄｉｎ）と直前画像信号（Ｄｒｅｓｔ２）とが同じであるか、両者の差が小さい場合には、補正画像信号（Ｄｍｏｄ）と現在画像信号（Ｄｉｎ）とを同一にしてもよい（すなわち、補正しなくてもよい）。

このようにすれば、画素（ＰＸ）に印加されるデータ電圧は、目標データ電圧より高いか、低い電圧となる。
下記に示す表１は、階調数が２５６個の場合、幾つかの直前画像信号（Ｄｒｅｓｔ２）及び現在画像信号（Ｄｉｎ）の対に対する現在画像信号（Ｄｉｎ）の補正画像信号（Ｄｍｏｄ）の例を示したもので、ルックアップテーブルなどに記憶される。

ところが、直前及び現在画像信号のすべての対（Ｄｒｅｓｔ２、Ｄｉｎ）に対し、補正画像信号（Ｄｍｏｄ）を記憶しておくためには、ルックアップテーブルの大きさが非常に大きくなる必要がある。それゆえ、表１のような数の直前及び現在画像信号対（Ｄｒｅｓｔ２、Ｄｉｎ）に対してのみ補正画像信号（Ｄｍｏｄ）を基準補正画像信号として記憶し、残りの直前及び現在画像信号対（Ｄｒｅｓｔ２、Ｄｉｎ）に対しては基準補正画像信号に基づいて補間法で演算して、補正画像信号（Ｄｍｏｄ）を求めることが好ましい。

任意の１つの直前及び現在画像信号対（Ｄｒｅｓｔ２、Ｄｉｎ）に対する補間は、該当する画像信号対（Ｄｒｅｓｔ２、Ｄｉｎ）と近い表１の画像信号対（Ｄｒｅｓｔ２、Ｄｉｎ）に対する基準補正画像信号を取り出し、その値に基づいて該当する画像信号対（Ｄｒｅｓｔ２、Ｄｉｎ）に対する補正画像信号（Ｄｍｏｄ）を求めるものである。

例えば、デジタル信号の画像信号を上位ビットと下位ビットに分け、ルックアップテーブルには下位ビットが０である直前画像信号と現在画像信号対（Ｄｒｅｓｔ２、Ｄｉｎ）に対する基準補正画像信号を記憶しておく。任意の直前及び現在画像信号対（Ｄｒｅｓｔ２、Ｄｉｎ）に対し、その上位ビットに基づいて関連基準補正画像信号をルックアップテーブルから取り出した後、直前及び現在画像信号（Ｄｒｅｓｔ２、Ｄｉｎ）の下位ビットとルックアップテーブルから取り出した基準補正画像信号を利用して補正画像信号（Ｄｍｏｄ）を算出する。

しかし、このような方法によっても目標透過率を得られない場合もあり、そのときは直前フレームにおいて中間大きさの電圧などを予め与えて予め液晶分子を傾斜させた後（これを先傾斜（ｐｒｅｔｉｌｔ）という）、現在フレームにおいて再び電圧を印加する方法を使用することもできる。

このような画像信号及びデータ電圧の補正は、画像信号が示す階調の最高階調又は最低階調に対しては行っても行わなくてもよい。最高階調又は最低階調に対して補正を行うために、階調電圧生成部５５０が生成する階調電圧の範囲を、画像信号の階調が示す目標輝度範囲（又は目標透過率範囲）を得るために必要な目標データ電圧の範囲より広くする方法を使用することができる。

信号制御部６００は、ＤＣＣ処理部７９０から受信した補正画像信号（Ｄｍｏｄ）を液晶表示板組立体３００の動作条件に合うように適切に処理し、これをデジタル出力画像信号（ＤＡＴ）としてデータ駆動部５００に送出する。

以下、このような信号処理部７００の全体動作について図６を参照して詳しく説明する。
図６において、各信号（Ｄｉｎ、ΔＤｒｅｓｔ）の括弧内の数字は行番号を示す。
第１区間（Ｔ１）が開始されると、第１記憶部７１０の行メモリ（７１２、７１３、７１４、７１５）に順次に１つの画素行に対する入力画像信号（Ｄｉｎ）が記録される。
１つの行の入力画像信号（Ｄｉｎ）を行メモリに記録する時間は、データイネーブル信号（ＤＥ）の１周期であり、４つの行メモリ（７１２、７１３、７１４、７１５）に入力画像信号（Ｄｉｎ）を全て記録するにはデータイネーブル信号（ＤＥ）の４周期がかかる。

第３行メモリ７１４に入力画像信号（Ｄｉｎ）が記録され始めると、第１変換部７２０は、第１及び第２行メモリ（７１２、７１３）の入力画像信号（Ｄｉｎ）を読み始める。
第１変換部７２０は、データイネーブル信号（ＤＥ）の２周期間の間（すなわち、第３及び第４行メモリ（７１４、７１５）に入力画像信号（Ｄｉｎ）が記録される間、２行に対する圧縮画像信号（Ｄｃｏｍｐ）及び復元画像信号（Ｄｒｅｓｔ）を生成し、これを出力する。

一方、第１変換部７２０が２つの画素行に対する圧縮画像信号（Ｄｃｏｍｐ）を生成及び出力する間に、第２変換部７５０は対応する２つの画素行に対する直前フレームの圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）をフレームメモリ７４０から読み取り、復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）を生成及び出力する。

第１演算部７６０は、直前フレームの復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）から現在フレームの復元画像信号（Ｄｒｅｓｔ）を差し引いて差信号（ΔＤｒｅｓｔ）を生成し、第２記憶部７７０の行メモリ（７７２、７７３、７７４、７７５）の内の２つはこのような差信号（ΔＤｒｅｓｔ）を行ごとに記録する。

次に、第２区間（Ｔ２）が開始されると、第１記憶部７１０の第１行メモリ７１２に１つのポートを通じて次行の入力画像信号［Ｄｉｎ（５）］を記録すると同時に、他のポートを通じて記憶されていた入力画像信号［Ｄｉｎ（１）］を読み出す。これと同時に、第２記憶部７７０の第１行メモリ７７２に記憶されている差信号［ΔＤｒｅｓｔ（１）］を読み出す。

最後に、差信号［ΔＤｒｅｓｔ（１）］と入力画像信号［Ｄｉｎ（１）］から２次復元画像信号（Ｄｒｅｓｔ２）を求め、これに基づいて入力画像信号［Ｄｉｎ（１）］をＤＣＣ補正する。
このように４つの行メモリ（７１２、７１３、７１４、７１５）を利用すれば、入力画像信号（Ｄｉｎ）から圧縮画像信号（Ｄｃｏｍｐ）及び復元画像信号（Ｄｒｅｓｔ）を生成し出力するにあたってデータイネーブル信号（ＤＥ）の４周期程度の十分な時間が与えられる。

一方、ＦＵＬＬ ＨＤ液晶表示装置では、第１及び第２記憶部（７１０、７７０）にそれぞれ８つの行メモリを利用することにより、圧縮及び復元のためにデータイネーブル信号（ＤＥ）の２周期程度の時間が与えられる。

次に、図７及び図８を参照して、図３の信号処理部で使用される行メモリの数を著しく減らすと同時に、時間的制約なしに圧縮及び復元を行うことができる液晶表示装置について説明する。
図７は本発明の第３の実施形態による液晶表示装置の信号処理部のブロック図であり、図８は図７の信号処理部の動作を説明するための信号波形図である。

図７を参照すると、本発明の第３の実施形態による信号処理部８００は、第１行メモリ８１０、圧縮メモリ８２１、第１変換部８２０、フレームメモリ８４０、フレームメモリ制御部８３０、第２変換部８５０、復元メモリ８５２、第１演算部８６０、第２行メモリ８７０、第２演算部８８０、ＤＣＣ処理部８９０及びバッファーメモリ８５１を有する。

第１行メモリ８１０は、１つの画素行に対する入力画像信号（Ｄｉｎ）を記憶できる保存空間を有し、データクロック信号に従って１つの行の入力画像信号（Ｄｉｎ）を受信し、データイネーブル信号（ＤＥ）の１周期の間記憶した後、第１変換部８２０及びＤＣＣ処理部８９０に出力する。第１行メモリ８１０はデュアルポートメモリであってもよい。

圧縮メモリ８２１は、第１行メモリ８１０の１／２に相当する保存空間を有し、直前（ｋ−１）ブロック行の一部復元画像信号（Ｄｉｎ）を圧縮基準画像信号（Ｄｒｅｆ）として格納している。圧縮メモリ８２１は、シングルポートメモリであってもよい。

第１変換部８２０は、第１行メモリ８１０から第１の行の入力画像信号（Ｄｉｎ）を受信し、外部から第２の行の入力画像信号（Ｄｉｎ）を受信し、圧縮メモリ８２１から圧縮基準画像信号（Ｄｒｅｆ）を受信する。
第１変換部８２０は、数式１で定義されたＤＣＰＭ圧縮方式を利用して、圧縮画像信号（Ｄｃｏｍｐ）及び復元画像信号（Ｄｒｅｓｔ）を生成する。

圧縮基準画像信号（Ｄｒｅｆ）は、図４のように配列されたブロック行列における該当するブロック（ＢＬ）の属する行の位置と、各ブロック（ＢＬ）内における該当する画素の位置によって以下に示す数式１０のように変わる。

（数１０）
Ｄｃｏｍｐ（１、１）＝Ｄｉｎ（１、１）−Ｄｒｅｆ（１、１）
Ｄｃｏｍｐ（１、２）＝Ｄｉｎ（１、２）−Ｄｒｅｓｔ（１、１）
Ｄｃｏｍｐ（２、１）＝Ｄｉｎ（２、１）−Ｄｒｅｓｔ（１、１）
Ｄｃｏｍｐ（２、２）＝Ｄｉｎ（２、２）−［Ｄｒｅｓｔ（１、２）＋Ｄｒｅｓｔ（２、１）］／２

第１のブロック行の各ブロック（ＢＬｒ１）においてＤｒｅｆ（１、１）は予め定義されたある値であってもよく、残りのブロックの場合にはＤｒｅｆ（１、１）＝［Ｄｒｅｓｔ（２、１）］_ｒｐｒｅ（ここで、“ｒｐｒｅ”は同じブロック列の直前ブロックを示す）であってもよい。しかし、Ｄｒｅｆ（１、１）＝［Ｄｒｅｓｔ（ｐ、ｑ）］_ｒｐｒｅで、（ｐ、ｑ）は１と２の任意の組み合わせであってもよい。

このように各ブロック（ＢＬ）における１行１列の圧縮画像信号（Ｄｃｏｍｐ）は、直前ブロック行の復元画像信号（Ｄｒｅｓｔ）を圧縮基準画像信号（Ｄｒｅｆ）として得られ、圧縮基準画像信号（Ｄｒｅｆ）が該当するブロック行の入力画像信号（Ｄｉｎ）が受信される前に形成され圧縮メモリ８２１に格納されているので、圧縮基準画像信号（Ｄｒｅｆ）を生成するための時間を考慮する必要がない。

復元画像信号（Ｄｒｅｓｔ）の一部は、次のブロック行のための圧縮基準画像信号（Ｄｒｅｆ）として圧縮メモリ８２１に出力され記憶され、圧縮画像信号（Ｄｃｏｍｐ）は、フレームメモリ８４０に記憶された後、次のフレームに直前画像信号として出力される。
フレームメモリ８４０は、直前フレームに対する圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）を記憶している。

フレームメモリ制御部８３０は、第１変換部８２０から受信された圧縮画像信号（Ｄｃｏｍｐ）をその周波数を調節してフレームメモリ８４０に伝送し、フレームメモリ８４０に記憶されている直前フレームの圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）をその周波数を調節してバッファーメモリ８５１に伝送する。
バッファーメモリ８５１は、フレームメモリ８４０から直前フレームの圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）を受信して短時間記憶した後、第２変換部８５０に出力する。バッファーメモリ８５１は、シングルポートＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）であってもよい。

第２変換部８５０は、バッファーメモリ８５１から直前フレームの圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）を受信し、復元メモリ８５２からの圧縮基準画像信号（Ｄｒｅｆ＿ｐｒｅ）に従って復元して、直前フレームの復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）を生成する。
復元メモリ８５２は、直前フレームの圧縮基準画像信号（Ｄｒｅｆ＿ｐｒｅ）を記憶した後、これを第２変換部８５０に出力し、第２変換部８５０から直前フレームの復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）の一部を受信し、これを次のブロック行に対する圧縮基準画像信号（Ｄｒｅｆ＿ｐｒｅ）として記憶する。復元メモリ８５２はシングルポートであってもよい。

第１演算部８６０は、第１変換部８２０から現在フレームに対する復元画像信号（Ｄｒｅｓｔ）と第２変換部８５０から直前フレームに対する復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）を同時に受信して、直前フレームに対する復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）と現在フレームに対する復元画像信号（Ｄｒｅｓｔ）との差を演算し、これを差信号（ΔＤｒｅｓｔ）として順次に出力する。

第２行メモリ８７０は、第１演算部７６０から差信号（ΔＤｒｅｓｔ）を受信して格納する。第２行メモリ８７０はシングルポートメモリであってもよい。
第２演算部８８０は、１つの画素行に対する直前フレームの復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）と現在フレームの第１の復元画像信号（Ｄｒｅｓｔ）との差信号（ΔＤｒｅｓｔ）と、第１行メモリ８１０からの入力画像信号（Ｄｉｎ）とを合算して、直前フレームの２次復元画像信号（Ｄｒｅｓｔ２）を生成する。

ＤＣＣ処理部８９０は、第１行メモリ８１０から受信した現在フレームの入力画像信号（Ｄｉｎ）を第２演算部８８０から受信した直前フレームの２次復元画像信号（Ｄｒｅｓｔ２）に基づいてＤＣＣ補正して、現在フレームの補正画像信号（Ｄｍｏｄ）を生成する。

図８は、図７の信号処理部の動作を説明するための信号波形図である。
以下、図８を参照して、図７の信号処理部の動作について詳細に説明する。
図８において、各信号（Ｄｉｎ、ΔＤｒｅｓｔ）の括弧内の数字は行番号を示す。

まず、第１の区間（Ｔ３）における第１行に対する入力画像信号（Ｄｉｎ）が第１行メモリ８１０に記憶される。
第１の区間（Ｔ３）続く第２区間（Ｔ４）が開始されると、第２行に対する入力画像信号（Ｄｉｎ）が第１行メモリ８１０に記憶されると同時に第１変換部８２０に入力され、第１変換部８２０は、第１行メモリ８１０に記憶されている最初の行に対する入力画像信号（Ｄｉｎ）を読み取る。

第１変換部８２０は、圧縮メモリ８２１に記憶されている圧縮基準画像信号（Ｄｒｅｆ）に基づいて２つの行に対する圧縮画像信号（Ｄｃｏｍｐ）及び復元画像信号（Ｄｒｅｓｔ）を生成する。生成された圧縮画像信号（Ｄｃｏｍｐ）は、フレームメモリ８４０に記憶され、復元画像信号（Ｄｒｅｓｔ）は第１演算部８６０に伝送される。また、復元画像信号（Ｄｒｅｓｔ）の一部は、次のブロック行のための圧縮基準信号（Ｄｒｅｆ）として圧縮メモリ８２１に記録される。

圧縮画像信号（Ｄｃｏｍｐ）は上述したように、ビット数が入力画像信号（Ｄｉｎ）のビット数より小さく、これを伝送する際に必要なデータ伝送線の数もまた小さい。例えば、圧縮画像信号（Ｄｃｏｍｐ）のビット数が入力画像信号（Ｄｉｎ）のビット数の１／２の場合、２行に対する圧縮画像信号（Ｄｃｏｍｐ）を伝送する際に２４個のデータ伝送線が必要である。

一方、第１の区間（Ｔ３）においてフレームメモリ制御部８３０は、フレームメモリ８４０から第１及び第２画素行に対する直前フレームの圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）を読み取り、バッファーメモリ８５１に記録する。

次に、第２の区間（Ｔ４）において第２変換部８５０は、バッファーメモリ８５１から２つの画素行に対する直前フレームの圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）を読み取り、復元メモリ８５２から該当する圧縮ブロックに対する圧縮基準画像信号（Ｄｒｅｆ＿ｐｒｅ）を読み取って圧縮画像信号（Ｄｃｏｍｐ＿ｐｒｅ）を復元して、復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）を生成する。
このような復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）の一部は、次行の復元のための圧縮基準画像信号（Ｄｒｅｆ＿ｐｒｅ）として復元メモリ８５２に記憶される。

第１演算部８６０は、第２変換部７５０から受信した直前フレームの復元画像信号（Ｄｒｅｓｔ＿ｐｒｅ）から第１変換部８２０から受信した現在フレームの復元画像信号（Ｄｒｅｓｔ）を差し引いて差信号（ΔＤｒｅｓｔ）を生成し、これを第２行メモリ８７０に記録する。

このような動作が連続して行われる間、圧縮時に圧縮基準画像信号（Ｄｒｅｆ）として直前の行の復元画像信号（Ｄｒｅｆ）が使用されることで、行メモリの数を減らし、それによりコスト及び空間を節減することができる。
すなわち、フレームメモリ及びバッファーメモリを除いたメモリの容量を比較すれば、図５の信号処理部のメモリ容量は、デュアルポートメモリ６個及びシングルポートメモリ４つが必要であり、図７の信号処理部は、デュアルポートメモリが１つと、シングルポートメモリが１つと、圧縮及び復元メモリが１／２のシングルポートメモリをそれぞれ占める。これにより図７の信号処理部の場合、メモリ容量を大きく減らすことができる。

このように各ブロック（ＢＬ）における１行１列の圧縮画像信号（Ｄｃｏｍｐ）は、直前ブロック行の復元画像信号又は直前ブロック列の復元画像信号を、圧縮基準画像信号として用いることにより得られ、１行１列以外の圧縮画像信号は、該当するブロックの他の画素の復元画像信号を圧縮基準画像信号として用いることにより得られる。

以上では圧縮及び復元の基本単位を２×２画素行列からなるブロックとしたが、任意の画素行列（好ましくは正方行列）からなるブロックとすることも可能である。この場合は、各ブロックで少なくとも１つの画素（好ましくは１つの画素）に対する圧縮画像信号のみ隣接したブロックの画素に対する復元画像信号に基づいて生成され、残りの画素に対する圧縮画像信号は、該ブロック内の隣接する画素に対する復元画像信号に基づいて生成される。また、第１及び第２行メモリ（８１０、８７０）の数、圧縮メモリ８２１及び復元メモリ８５２の大きさなどは変更できる。

このような信号処理部８００は、ＤＣＣ処理された補正画像信号を生成するものとして説明したが、これと異なる信号補正を行って補正画像信号を生成することもでき、このような補正としてはＡＣＣａｕｔｏｍａｔｉｃ ｃａｐａｃｉｔａｎｃｅ ｃｏｍｐｅｎｓａｔｉｏｎ）、ディザリング（ｄｉｔｈｅｒｉｎｇ）、ガンマ補正（ｇａｍｍａ ｃｏｒｒｅｃｔｉｏｎ）、インパルシブ補正（ｉｍｐｕｌｓｉｖｅ ｃｏｍｐｅｎｓａｔｉｏｎ）などが挙げられる。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

本発明の第１の実施形態による液晶表示装置のブロック図である。 本発明の第１の実施形態による液晶表示装置の１つの画素の等価回路図である。 本発明の第１の実施形態による液晶表示装置の信号処理部のブロック図である。 図３の信号処理部の信号圧縮原理を説明するための図である。 本発明の第２の実施形態による液晶表示装置の信号処理部のブロック図である。 図５の信号処理部の動作を説明するための信号波形図である。 本発明の第３の実施形態による液晶表示装置の信号処理部のブロック図である。 図７の信号処理部の動作を説明するための信号波形図である。

符号の説明

３ 液晶層
１００、２００ （下部及び上部）表示板
１９１ 画素電極
２３０ カラーフィルタ
２７０ 共通電極
３００ 液晶表示板組立体
４００ ゲート駆動部
５００ データ駆動部
５５０ 階調電圧生成部
６００ 信号制御部
７００ 信号処理部
７１０ 第１記憶部
７１２、７１３、７１４、７１５ 行メモリ
７２０、８２０、９２０ 第１変換部
７２１、７５１、８５１ バッファーメモリ
７４０、８４０、９４０ フレームメモリ
７３０、８３０ フレームメモリ制御部
７５０、８５０、９６０ 第２変換部
７６０、８６０ 第１演算部
７７０ 第２記憶部
７７２、７７３、７７４、７７５ 行メモリ
７８０、８８０ 第２演算部
７９０、８９０ ＤＣＣ処理部
８１０ 第１行メモリ
８２１ 圧縮メモリ
８５２ 復元メモリ
８７０ 第２行メモリ
９８０ 信号補正部

Claims (32)

1. 少なくとも２つの画素行と少なくとも２つの画素列とを備える複数の画素ブロックで配列される複数の画素を備える表示装置の駆動装置であって、
   前記複数の画素ブロックのうちの一つに対する入力画像信号を受信し、圧縮基準画像信号に基づいて前記入力画像信号を圧縮して圧縮画像信号を生成する第１変換部と、
   前記圧縮画像信号を記憶するフレームメモリと、
   前記フレームメモリから前記圧縮画像信号を読み取り、前記圧縮基準画像信号に基づいて前記圧縮画像信号を復元して復元画像信号を生成する第２変換部とを有し、
   前記圧縮画像信号は、各画素ブロック単位で生成され、
   前記画素ブロックに属する画素のうちの１つの画素（以下、第１画素と記す）に対する前記圧縮基準画像信号は、隣接する前記画素ブロックに属する１つの画素（以下、第２画素と記す）に対する前記復元画像信号であり、前記画素ブロックに属する残りの画素に対する前記圧縮基準画像信号は、前記画素ブロック内の他の画素に対する前記復元画像信号であることを特徴とする表示装置の駆動装置。
2. 前記画素ブロックは、正方形の画素行列であることを特徴とする請求項１に記載の表示装置の駆動装置。
3. 前記第１画素と前記第２画素とは、互いに隣接していることを特徴とする請求項２に記載の表示装置の駆動装置。
4. 前記圧縮画像信号は、前記入力画像信号から前記圧縮基準画像信号を減算（ｓｕｂｔｒａｃｔ）することにより生成される信号であることを特徴とする請求項１に記載の表示装置の駆動装置。
5. 前記隣接した画素ブロックは、行方向に隣接した画素ブロックであることを特徴とする請求項４に記載の表示装置の駆動装置。
6. 前記隣接した画素ブロックは、列方向に隣接した画素ブロックであることを特徴とする請求項４に記載の表示装置の駆動装置。
7. 前記復元画像信号を補正する信号補正部をさらに有することを特徴とする請求項４に記載の表示装置の駆動装置。
8. クロック信号に従って１つずつ順次に伝送される入力画像信号を受信し、少なくとも４つの画素行に対する前記入力画像信号を記憶し、少なくとも２つの画素行に対する前記入力画像信号を同時に出力する第１記憶部と、
   第１圧縮基準画像信号に基づいて前記第１記憶部から受信した前記入力画像信号を圧縮して圧縮画像信号を生成し、該圧縮画像信号を復元して第１復元画像信号を生成する第１変換部と、
   前記圧縮画像信号を記憶するフレームメモリと、
   前記フレームメモリから前記圧縮画像信号を読み取り、第２圧縮基準画像信号に基づいて前記圧縮画像信号を復元して第２復元画像信号を生成する第２変換部とを有することを特徴とする表示装置の駆動装置。
9. 前記第１変換部が１つの入力画像信号の圧縮にかかる時間は、前記クロック信号の１周期以上であることを特徴とする請求項８に記載の表示装置の駆動装置。
10. 前記第１記憶部は、外部から順次に入力される前記入力画像信号を一行ずつグループ化して、複数の出力端に順次に出力する第１入力部と、
    前記第１入力部の出力端にそれぞれ接続されており、１行の前記入力画像信号をそれぞれ記憶する第１、第２、第３、及び第４行メモリと、
    前記第１及び第２行メモリに記憶されている前記入力画像信号を同時に出力し、前記第３及び第４行メモリに記憶されている前記入力画像信号を同時に出力する第１出力部とを含むことを特徴とする請求項９に記載の表示装置の駆動装置。
11. 前記第１記憶部は、前記第１〜第４行メモリに記憶されている前記入力画像信号を順次に出力する第２出力部をさらに含み、
    前記駆動装置は、前記第１復元画像信号と前記第２復元画像信号との差を演算して差信号を生成する第１演算部と、
    前記差信号と前記第２出力部から受信した前記入力画像信号とに基づいて２次復元画像信号を生成する第２演算部と、
    前記２次復元画像信号に基づいて前記第２出力部から受信した前記入力画像信号を補正する信号補正部とをさらに含むことを特徴とする請求項１０に記載の表示装置の駆動装置。
12. 前記第１演算部から前記差信号を受けて記憶した後、前記第２演算部に出力し、４つの行メモリを有する第２記憶部をさらに有することを特徴とする請求項１１に記載の表示装置の駆動装置。
13. 前記圧縮画像信号は、画素ブロック単位で生成され、
    前記画素ブロックは、少なくとも２つの画素行と、少なくとも２つの画素列からなる画素行列として定義され、
    前記画素ブロックに属する画素のうちの１つの画素（以下、第１画素と記す）に対する前記第１圧縮基準画像信号は、行方向に隣接する前記画素ブロックに属する１つの画素（以下、第２画素と記す）に対する第１復元画像信号であり、残りの画素に対する前記第１圧縮基準画像信号は、該当する前記画素ブロック内の他の画素に対する前記第１復元画像信号、又はこれら第１復元画像信号を演算した信号であることを特徴とする請求項８に記載の表示装置の駆動装置。
14. クロック信号に従って外部から入力されて受信した入力画像信号を記憶する第１記憶部と、
    第１圧縮基準画像信号を記憶する第２記憶部と、
    前記第１記憶部及び外部から受信した入力画像信号を前記第２記憶部から受信した第１圧縮基準画像信号に基づいて圧縮した圧縮画像信号、及び前記圧縮画像信号を復元した第１復元画像信号を生成し、前記第１復元画像信号のうちの一部を第１圧縮基準画像信号として前記第２記憶部に格納する第１変換部と、
    前記圧縮画像信号を記憶するフレームメモリと、
    前記フレームメモリから前記圧縮画像信号を読み取り、第２圧縮基準画像信号に基づいて前記圧縮画像信号を復元して第２復元画像信号を生成する第２変換部とを有することを特徴とする表示装置の駆動装置。
15. 前記第１変換部が前記第２記憶部に格納した前記第１圧縮基準画像信号は、次行の前記入力画像信号を圧縮する際に使用されることを特徴とする請求項１４に記載の表示装置の駆動装置。
16. 前記第２記憶部の記憶容量は、前記第１記憶部の記憶容量の１／２であることを特徴とする請求項１５に記載の表示装置の駆動装置。
17. 前記第２圧縮基準画像信号を記憶する第３記憶部をさらに有し、
    前記第２変換部は、前記第３記憶部に記憶されている前記第２圧縮基準画像信号に基づいて前記第２復元画像信号を生成し、前記第２復元画像信号の一部を前記第２圧縮基準画像信号として前記第３記憶部に格納することを特徴とする請求項１５に記載の表示装置の駆動装置。
18. 前記第１復元画像信号と前記第２復元画像信号との差を演算して差信号を生成する第１演算部と、
    前記差信号と前記第１記憶部から受信した前記入力画像信号とに基づいて２次復元画像信号を生成する第２演算部と、
    前記２次復元画像信号に基づいて前記第１記憶部から受信した前記入力画像信号を補正する信号補正部とをさらに有することを特徴とする請求項１７に記載の表示装置の駆動装置。
19. 前記フレームメモリから前記復元画像信号を受信して行単位で記憶し、遅延させた後前記第２変換部に前記復元画像信号を出力するバッファーメモリをさらに有することを特徴とする請求項１８に記載の表示装置の駆動装置。
20. 前記第２変換部から前記復元画像信号を受信し記憶した後、前記第２演算部に前記復元画像信号を出力する行メモリをさらに有することを特徴とする請求項１８に記載の表示装置の駆動装置。
21. 行列状に配列された複数の画素に対する入力画像信号を受信する段階と、
    第１圧縮基準画像信号に基づいて前記入力画像信号を圧縮して圧縮画像信号を生成し、該前記圧縮画像信号を復元して第１復元画像信号を生成する段階と、
    前記圧縮画像信号を格納する段階と、
    第２圧縮基準画像信号に基づいて格納されている前記圧縮画像信号を復元して第２復元画像信号を生成する段階とを有し、
    前記圧縮画像信号は、画素ブロック単位で生成され、
    前記画素ブロックは、少なくとも２つの画素行と少なくとも２つの画素列とを含む画素行列として定義され、
    前記画素ブロックに属する画素のうちの１つの画素（以下、第１画素と記す）に対する前記第１圧縮基準画像信号は、隣接する前記画素ブロックに属する１つの画素（以下、第２画素と記す）に対する前記第１復元画像信号であり、残りの画素に対する前記第１圧縮基準画像信号は、該当する前記画素ブロック内の他の画素に対する前記第１復元画像信号、又はこれら第１復元画像信号を演算した信号であることを特徴とする請求項１８に記載の表示装置の駆動方法。
22. 前記各画素ブロックは、正方形形状の画素行列であることを特徴とする請求項２１に記載の表示装置の駆動方法。
23. 前記第１画素と前記第２画素とは、互いに隣接していることを特徴とする請求項２２に記載の表示装置の駆動方法。
24. 前記圧縮画像信号は、前記入力画像信号から前記第１圧縮基準信号を減算（ｓｕｂｔｒａｃｔ）することにより生成される信号であることを特徴とする請求項２１に記載の表示装置の駆動方法。
25. 前記隣接した画素ブロックは、行方向に隣接した画素ブロックであることを特徴とする請求項２４に記載の表示装置の駆動方法。
26. 前記圧縮画像信号及び前記第１復元画像信号を生成する段階は、第１周波数で伝送される前記入力画像信号を複数の行メモリに順次に格納する段階と、
    前記複数の行メモリから２行の前記入力画像信号を前記第１周波数の半分である第２周波数で同時に読み取り、前記２行の入力画像信号に対する圧縮画像信号及び第１復元画像信号を生成する段階とを含むことを特徴とする請求項２５に記載の表示装置の駆動方法。
27. 予め格納されている圧縮基準画像信号に基づいて第１フレームの入力画像信号に対する圧縮画像信号及び先行復元画像信号を生成する段階と、
    前記先行復元画像信号のうちの一部を他の入力画像信号に対する圧縮基準画像信号として格納する段階と、
    前記圧縮画像信号をフレームメモリに格納する段階と、
    前記フレームメモリから前記圧縮画像信号を読み取り、これを復元して後続（ｆｏｌｌｏｗｉｎｇ）復元画像信号を生成する段階とを有し、
    前記圧縮画像信号及び先行復元画像信号を生成する段階は、第１行入力画像信号を行メモリに記憶する段階と、
    前記行メモリに記憶されている第１行入力画像信号と外部から入力される第２行入力画像信号を圧縮及び復元する段階とを含み、
    前記格納された先行復元画像信号のうちの一部は、第３行入力画像信号に対する圧縮基準画像信号として使用されることを特徴とする表示装置の駆動方法。
28. 前記入力画像信号は、第１及び第２入力画像信号を含み、
    前記圧縮画像信号は、前記第１及び第２入力画像信号にそれぞれ対応する第１及び第２圧縮画像信号を含み、
    前記先行復元画像信号は、前記第１及び第２入力画像信号にそれぞれ対応する第１及び第２先行復元画像信号を含み、
    前記圧縮画像信号及び先行復元画像信号を生成する段階は、格納されている前記圧縮基準画像信号を読み取る段階と、
    前記第１入力画像信号と前記読み取った圧縮基準画像信号との差を演算して、前記第１圧縮画像信号を生成する段階と、
    前記第１圧縮画像信号を復元して前記第１先行復元画像信号を生成する段階と、
    前記第１先行復元画像信号に基づいて前記第２入力画像信号を圧縮して前記第２圧縮画像信号を生成する段階と、
    前記第２圧縮画像信号を復元して前記第２先行復元画像信号を生成する段階とを含み、
    前記第２先行復元画像信号の一部は、前記第３行入力画像信号に対する前記圧縮基準画像信号として格納されることを特徴とする請求項２７に記載の表示装置の駆動方法。
29. 第２フレームの入力画像信号を受信する段階と、
    前記後続復元画像信号に基づいて前記第２フレームの入力画像信号を補正する段階とをさらに有することを特徴とする請求項２８に記載の表示装置の駆動方法。
30. 前記第２フレームの入力画像信号を補正する段階は、前記第２フレームの入力画像信号から第２フレームの先行復元画像信号を生成する段階と、
    前記第１フレームの後続復元画像信号と前記第２フレームの先行復元画像信号との差を演算して差信号を生成する段階と、
    前記差信号と前記第２フレームの入力画像信号から前記第１フレームの２次復元画像信号を生成する段階と、
    前記２次復元画像信号に従って前記第２フレームの入力画像信号を補正して、補正画像信号を生成する段階とを含むことを特徴とする請求項２９に記載の表示装置の駆動方法。
31. 前記第１フレームの２次復元画像信号は、前記差信号と前記第２フレームの入力画像信号との和より得られることを特徴とする請求項３０に記載の表示装置の駆動方法。
32. 少なくとも２つの画素行と少なくとも２つの画素列とを備える複数の画素ブロックで配列される複数の画素を備える表示装置の駆動装置であって、
    第１変換部と、
    第２変換部と、
    フレームメモリとを有し、
    前記第１変換部は、第１基準信号に基づいて前記複数の画素ブロックのうちの一つの画素ブロックの第１画素に対する第１画像信号を圧縮して前記フレームメモリに格納するための第１圧縮画像信号を生成し、
    前記第２変換部は、前記フレームメモリから前記第１圧縮画像信号を読み取り、前記第１圧縮画像信号と前記第１基準信号から第１復元画像信号を生成し、
    前記第１変換部は、前記第１復元画像信号に基づいて前記画素ブロックの第２画素に対する第２画像信号を圧縮して前記フレームメモリに格納するための第２圧縮画像信号を生成し、
    前記第１変換部は、前記第１復元画像信号に基づいて前記画素ブロックの第３画素に対する第３画像信号を圧縮して前記フレームメモリに格納するための第３圧縮画像信号を生成し、
    前記第２変換部は、前記フレームメモリから前記第２及び第３圧縮画像信号を読み取り、前記第２圧縮画像信号と前記第１復元画像信号から第２復元画像信号を生成し、
    前記第３圧縮画像信号と前記第１復元画像信号から第３復元画像信号を生成し、
    前記第１変換部は、前記第２と第３復元画像信号との平均に基づいて前記画素ブロックの第４画素に対する第４画像信号を圧縮することを特徴とする表示装置の駆動装置。
    

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