KR20080051267A

KR20080051267A - 표시 장치의 구동 장치, 이를 포함하는 표시 장치 및 표시장치의 구동 방법

Info

Publication number: KR20080051267A
Application number: KR1020060122017A
Authority: KR
Inventors: 안익현; 김우철
Original assignee: 삼성전자주식회사
Priority date: 2006-12-05
Filing date: 2006-12-05
Publication date: 2008-06-11

Abstract

본 발명은 프레임 메모리에 저장하는 데이터의 양을 증가시켜 표시 장치의 제조 단가를 낮추기 위한 것으로, 매 프레임의 디지털 영상 신호의 일부를 신호 제어부 내의 메모리에 저장한다.

디지털 영상 데이터의 일부를 신호 제어부의 내장 메모리에 저장함으로써 제한된 프레임 메모리로 각 화소의 디지털 영상 데이터를 충분하게 저장할 수 있고, 그 결과 프레임 메모리를 추가적으로 형성하지 않아도 되므로 표시 장치의 제조 비용이 감소된다.

내장 메모리, 프레임 메모리, 신호 제어부, SDRAM

Description

표시 장치의 구동 장치, 이를 포함하는 표시 장치 및 표시 장치의 구동 방법{DRIVING APPARATUS FOR DISPLAY DEVICE, DISPLAY DEVICE INCLUDING THE SAME AND DRIVING METHOD OF DISPLAY DEVICE}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.

도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 3은 본 발명의 한 실시예에 따른 신호 제어부 및 프레임 메모리의 관계를 상세하게 도시한 도면이다.

도 4는 본 발명의 한 실시예에 따른 프레임 메모리의 물리적 구조를 도시한 도면이다.

도 5는 본 발명의 한 실시예에 따른 영상 신호의 구조 및 이를 저장하는 장소를 도시한 도면이다.

<도면 부호의 설명>

3 : 액정층 100 : 하부 표시판

191 : 화소 전극 200 : 상부 표시판

230 : 색필터 270 : 공통 전극

300 : 액정 표시판 조립체 400 : 게이트 구동부

500 : 데이터 구동부 600 : 신호 제어부

700 : 구동 전압 생성부 800 : 계조 전압 생성부

900 : 프레임 메모리

본 발명은 표시 장치의 구동 장치, 이를 포함하는 표시 장치 및 및 표시 장치의 구동 방법에 관한 것이다.

최근, 무겁고 큰 음극선관(cathode ray tube, CRT)을 대신하여 유기 발광 표시 장치(organic light emitting diode display, OLED), 플라스마 표시 장치(plasma display panel, PDP), 액정 표시 장치(liquid crystal display, LCD)와 같은 평판 표시 장치가 활발히 개발 중이다.

PDP는 기체 방전에 의하여 발생하는 플라스마를 이용하여 문자나 영상을 표시하는 장치이며, 유기 발광 표시 장치는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다. 액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

이러한 평판 표시 장치 중에서 예를 들어 액정 표시 장치는 화상을 표시하기 위하여 신호를 처리하는 신호 제어부를 가진다. 한편, 매 프레임에 대한 화상 신호가 입력되므로 기존 프레임의 화상 신호를 저장하기 위하여 신호 제어부와 연계되 는 프레임 메모리를 가진다.

프레임 메모리는 그 용량이 크면 클수록 데이터 처리가 용이하고, 많은 양의 화상 신호를 저장할 수 있지만, 프레임 메모리를 많이 형성할수록 액정 표시 장치의 제조 단가가 증가하는 단점이 있다.

본 발명이 이루고자 하는 기술적 과제는 프레임 메모리를 줄여 표시 장치의 제조 단가를 낮추기 위한 것이다.

이러한 과제를 해결하기 위하여 본 발명에서는 매 프레임의 디지털 영상 신호의 일부를 신호 제어부 내의 메모리에 저장한다.

구체적으로, 본 발명의 실시예에 따른 표시 장치의 구동 장치는 스위칭 소자를 각각 포함하는 복수개의 화소를 포함하는 표시 장치의 구동 장치로서, 상기 화소에 화상을 표시하는 디지털 영상 데이터를 처리하며, 내장 메모리를 포함하는 신호 제어부 및 상기 신호 제어부에서 처리된 디지털 영상 데이터를 저장하는 프레임 메모리를 포함하며, 한 프레임의 상기 디지털 영상 데이터 중 일부 데이터는 상기 신호 제어부의 상기 내장 메모리에 저장된다.

상기 프레임 메모리는 256 컬럼 어드레스(coulumn address)와 2048 로 어드레스(row address)를 가지며, 폭(band width)은 16비트(bit)인 메모리 뱅크(bank)가 2개 형성될 수 있다.

상기 프레임 메모리에 저장되는 디지털 영상 데이터는 상기 신호 제어부에서 비트수가 반으로 압축된 데이터일 수 있다.

상기 표시 장치의 구동 장치에서 처리하는 상기 디지털 영상 데이터는 한 프레임 당 1366×768 개 화소의 데이터를 가질 수 있다.

상기 디지털 영상 데이터는 하나의 화소에 대하여 R, G, B 디지털 영상 데이터를 가지며, 각각은 4비트의 비트수를 가지고, 상기 내장 메모리에 저장되는 상기 디지털 영상 데이터 중 일부 데이터는 하나의 라인에 형성된 화소들(1366개 화소)에 대한 디지털 영상 데이터 중 맨 마지막의 8비트 디지털 영상 데이터일 수 있다.

본 발명의 실시예에 따른 표시 장치는 상기 구동장치를 포함한다.

본 발명의 실시예에 따른 표시 장치의 구동 방법은 외부로부터 입력되는 제1 프레임의 영상 데이터를 신호 제어부에서 수신하는 단계, 상기 신호 제어부는 수신된 제1 프레임의 영상 데이터 비트수를 줄이는 압축을 수행하는 단계, 상기 압축된 제1 프레임의 영상 데이터를 프레임 메모리 및 상기 신호 제어부의 내부에 형성된 내장 메모리에 저장하는 단계, 상기 제1 프레임의 영상 데이터를 상기 신호 제어부의 DCC부로 전송하여 DCC 처리하는 단계를 포함한다.

상기 제1 프레임의 다음 프레임(제2 프레임)의 영상 데이터를 신호 제어부에서 수신하는 단계, 상기 신호 제어부는 수신된 제2 프레임의 영상 데이터 비트수를 줄이는 압축을 수행하는 단계, 상기 압축되어 상기 프레임 메모리 및 상기 내장 메모리에 저장되어 있는 상기 제1 프레임의 영상 데이터를 가져오며, 상기 압축된 제2 프레임의 영상 데이터를 상기 프레임 메모리 및 상기 신호 제어부의 내부에 형성된 내장 메모리에 저장하는 단계, 및 상기 제1 프레임 및 상기 제2 프레임의 영상 데이터를 상기 신호 제어부의 DCC부로 전송하여 DCC 처리하는 단계를 더 포함할 수 있다.

상기 프레임 메모리에 저장되는 상기 영상 데이터의 비트수는 상기 내장 메모리에 저장되는 상기 영상 데이터의 비트수보다 클 수 있다.

상기 프레임 메모리는 16비트의 폭을 가지며, 상기 압축된 영상 데이터는 R, G, B 영상 데이터를 가지며, 각각의 압축된 R, G, B 영상 데이터는 4비트를 가지고, 상기 프레임 메모리에 저장되는 상기 압축된 영상 데이터는 압축된 R, G, B 영상 데이터 및 인접 화소의 R, G, B 영상 데이터를 합하여 총 16비트씩 나뉘어 저장할 수 있다.

상기 표시 장치는 하나의 라인에 총 1366개의 화소를 가지며, 상기 내장 메모리에 저장되는 비트수는 하나의 라인의 화소에 대응하는 상기 압축된 영상 데이터 중 8 비트일 수 있다.

상기 프레임 메모리는 A, B 뱅크를 가지며, A 뱅크 컬럼 어드레스 하나를 채운 후, B 뱅크의 컬럼 어드레스에도 영상 데이터를 저장할 수 있다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

먼저, 도 1 및 도 2를 참고하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 상세하게 설명하며, 액정 표시 장치를 한 예로 설명한다.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.

도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300) 및 이와 연결된 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800), 그리고 이들을 제어하는 신호 제어부(600) 및 프레임 메모리(900)를 포함한다.

액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX)를 포함한다. 반면, 도 2에 도시한 구조로 볼 때 액정 표시판 조립체(300)는 서로 마주하는 하부 및 상부 표시판(100, 200)과 그 사이에 들어 있는 액정층(3)을 포함한다.

신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 복수의 데이터선(D1-Dm)을 포함한 다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.

각 화소(PX), 예를 들면 i번째(i=1, 2, , n) 게이트선(Gi)과 j번째(j=1, 2, , m) 데이터선(Dj)에 연결된 화소(PX)는 신호선(Gi Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.

스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CST)와 연결되어 있다.

액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.

액정 축전기(CLC)의 보조적인 역할을 하는 유지 축전기(CST)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정 해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.

한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX)가 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다. 도 2는 공간 분할의 한 예로서 각 화소(PX)가 화소 전극(191)에 대응하는 상부 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 형성할 수도 있다.

액정 표시판 조립체(300)의 바깥 면에는 빛을 편광시키는 적어도 하나의 편광자(도시하지 않음)가 부착되어 있다.

다시 도 1을 참고하면, 구동 전압 생성부(700)는 구동 전압(AVDD)을 생성하여 게이트 신호 생성부(750)에 제공하며, 도시하지는 않았지만 계조 전압 생성부(800)에도 제공한다.

계조 전압 생성부(800)는 구동 전압(AVDD)을 인가받아 화소(PX)의 투과율과 관련된 두 벌의 계조 전압 집합(또는 기준 계조 전압 집합)을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.

게이트 구동부(400)는 액정 표시판 조립체(300)에 집적되어 있으며, 액정 표 시판 조립체(300)의 게이트선(G1-Gn)과 연결되어 게이트 신호 생성부(750)로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다.

데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되어 있으며, 계조 전압 생성부(800)로부터의 계조 전압을 선택하고 이를 데이터 신호로서 데이터선(D1-Dm)에 인가한다. 그러나 계조 전압 생성부(800)가 모든 계조에 대한 전압을 모두 제공하는 것이 아니라 정해진 수의 기준 계조 전압만을 제공하는 경우에, 데이터 구동부(500)는 기준 계조 전압을 분압하여 전체 계조에 대한 계조 전압을 생성하고 이 중에서 데이터 신호를 선택한다.

신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어한다. 신호 제어부(600)는 프레임 메모리(900)에 저장된 디지털 영상 신호(DAT)를 가져가거나 새로 쓰면서 디지털 영상 신호(DAT)를 처리한다. 이에 프레임 메모리(900)는 신호 제어부(600)에 포함되는 구성 요소로 볼 수도 있다.

게이트 구동부(400)를 제외한 구동 회로 및 프레임 메모리(500, 600, 800, 900) 각각은 적어도 하나의 집적 회로 칩의 형태로 액정 표시판 조립체(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 액정 표시판 조립체(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 이들 구동 회로(500, 600, 800)가 신호선(G1-Gn, D1-Dm) 및 박막 트랜지스터 스위칭 소자(Q) 따위와 함께 액정 표시판 조립체(300)에 집적될 수도 있다. 또한, 구동 회로(500, 600, 800)는 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.

그러면 이러한 액정 표시 장치의 동작에 대하여 상세하게 설명한다.

신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.

신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.

신호 제어부(600)에서 입력 영상 신호(R, G, B)를 디지털 영상 신호(DAT)로 처리하는 방식은 도 3 내지 도 5에서 상세하게 설명한다.

게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.

데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 영상 데이터의 전송 시 작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 데이터 신호를 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 신호의 전압 극성(이하 "공통 전압에 대한 데이터 신호의 전압 극성"을 줄여 "데이터 신호의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.

신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.

게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(G1-Gn)에 인가하여 이 게이트선(G1-Gn)에 연결된 스위칭 소자(Q)를 턴온시킨다. 그러면, 데이터선(D1-Dm)에 인가된 데이터 신호가 턴온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다.

화소(PX)에 인가된 데이터 신호의 전압과 공통 전압(Vcom)의 차이는 액정 축전기(CLC)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판 조립체(300)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타난다.

1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(G1-Gn)에 대하여 차례로 게이트 온 전압(Von)을 인가하여 모든 화소(PX)에 데이터 신호를 인가하여 한 프레임(frame)의 영상을 표시한다.

한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 신호의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 신호의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 신호의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).

이하에서는 신호 제어부(600) 및 프레임 메모리(900)에 대하여 상세하게 살펴본다.

도 3은 본 발명의 한 실시예에 따른 신호 제어부 및 프레임 메모리의 관계를 상세하게 도시한 도면이고, 도 4는 본 발명의 한 실시예에 따른 프레임 메모리의 물리적 구조를 도시한 도면이다.

도 3에서는 신호 제어부(600) 및 프레임 메모리(900) 관계를 보여주고 있다.

우선 프레임 메모리(900)는 16MB의 SDRAM(synchronous dynamic random access memory)으로 구성되어 있으며, 도 4와 같이 256 컬럼 어드레스(coulumn address)와 2048 로 어드레스(row address)로 되어 있고, 저장하는 데이터의 폭(band width)는 16비트(bit)인 메모리 뱅크(bank)가 2개 형성된 구조를 가진다. 이상과 같은 구조를 가지는 프레임 메모리(900)는 총 16,777,216비트(bit = 256×2048×16×2)를 저장할 수 있다.

한편, 신호 제어부(600)는 LVDS Rx부, 인코더, 메모리 인터페이스, 디코더, DCC부, 출력부(output signal generation)를 포함하는 구조를 가진다.

각각의 부분을 살펴보면 다음과 같다.

LVDS Rx부는 LVDS 신호를 받는 파트를 의미한다. Rx는 리시빙(receiving)의 약자이며, LVDS는 Low Volatge Differential signaling의 약자로 저전압 차등 시그널링 방식으로 고속 데이터 전송을 위한 인터페이스 표준을 의미한다. LVDS 방식은 디지털 정보를 고속으로 디스플레이 장치에 보낼 수 있으며 저전압을 사용하기 때문에 소비 전력이 적고 노이즈 특성이 우수하다. 한편, 신호 제어부(600)로 입력되는 입력 영상 신호(R, G, B)가 아날로그 신호인 경우 여기서 디지털 신호로 변환시킬 수 있다.

인코더, 메모리 인터페이스 및 디코더는 외부 프레임 메모리(900)와 디지털 영상 신호를 주고 받을 수 있도록 한다. 즉, 인코더를 이용하여 입력 데이터를 압축하며, 메모리 인터페이스에서는 프레임 메모리(900)로 압축된 디지털 영상 데이터를 전송하거나 읽어온다. 일반적으로 메모리 인터페이스는 프레임 메모리(900)에 저장된 전 프레임의 압축된 디지털 영상 데이터를 읽어오며, 현 프레임의 압축된 디지털 영상 데이터를 프레임 메모리(900)에 저장한다. 디코더는 압축된 디지털 영상 데이터를 다시 압축되기 전의 영상 데이터 상태로 풀어준다. 인코더, 메모리 인터페이스 및 디코더는 이하의 DCC부에서 요구하는 기존 프레임의 디지털 영상 데이터를 프레임 메모리(900)에 저장하고 읽어오기 위한 파트이며, 인코더를 이용하여 압축 처리함으로서 프레임 메모리(900)의 크기를 줄여준다. 인코더/디코더의 압축 및 복원 기술은 다양한 방식이 있으나 그 중 DPCM(Differential Pulse Code Modulation)과 PCM(Quantization)과 같은 방법으로 압축하고 복원한다.

DCC부는 dynamic capacitance compensation의 약자로, 화소에 인가되는 전압을 기존 프레임에 인가된 디지털 영상 데이터와 현재 프레임에 인가되는 디지털 영상 데이터를 비교하여 현재 프레임에 인가되는 디지털 영상 데이터를 보정하여 충전시간을 줄이기 위한 방법이다. DCC는 임의의 화소(PX)에 대한 한 프레임의 디지털 영상 데이터[앞으로 "현재 영상 데이터(current image data)(gN)"라 함]를 그 화소(PX)에 대한 직전 프레임의 디지털 영상 게이터[앞으로 "이전 영상 데이터(previous image data)(gN-1)"라 함]를 기초로 하여 보정하여 보정된 현재 디지털 영상 데이터[앞으로 "제1 보정 영상 데이터(first modified image data)(gN')"라 함]를 만들어낸다. 제1 보정 영상 데이터(gN')는 기본적으로 실험 결과에 의하여 결정되며, 제1 보정 영상 데이터(gN')와 이전 영상 데이터(gN-1)의 차는 보정 전의 현재 영상 데이터(gN)와 이전 영상 데이터(gN-1)의 차보다 대체로 크다.

이와 같은 영상 데이터의 보정을 수행하기 위해서는 이전 프레임의 영상 데이터(gN-1)를 기억해둘 기억 공간이 필요하며 프레임 메모리(900)가 이러한 역할을 한다. 또한 현재 영상 데이터(gN)와 이전 영상 데이터(gN-1)에 따른 제1 보정 영상 데이터(gN')의 관계를 저장해둔 룩업 테이블 따위가 필요하다.

그리고 출력부(output signal generation)는 DCC 처리된 디지털 영상 데이터를 출력하여 데이터 구동부(500)로 전달하는 역할을 수행한다.

이상에서 살펴본 바와 같이 본 발명의 실시예에 따른 신호 제어부(600) 및 프레임 메모리(900)에 대하여 살펴보았다.

이하에서는 신호 제어부(600)에서 디지털 영상 데이터를 처리하여 프레임 메모리(900)에 저장하는 방법에 대하여 살펴보겠다.

본 발명의 실시예에 따르면 각각 8비트의 R, G, B에 대한 디지털 영상 데이터로 해상도가 1366×768의 HD 영상을 표시하는 경우를 예로 든다. 또한, 프레임 메모리(900)는 도 4와 같이 16MB의 SDRAM으로 256 컬럼 어드레스(coulumn address)와 2048 로 어드레스(row address)로 되어 있고, 저장하는 데이터의 폭(band width)는 16비트(bit)인 메모리 뱅크(bank)가 2개 형성되어 있다.

우선 각각 8 비트의 R, G, B 디지털 영상 데이터를 저장하는 프레임 메모리(900)의 크기를 줄이기 위하여 8 비트의 디지털 영상 데이터를 각각 4 비트의 디지털 영상 데이터로 압축한다. 압축은 신호 제어부(600)의 인코더에서 수행된다.

압축된 R, G, B 디지털 영상 데이터는 각각 4 비트를 가지며, 그 결과 압축된 3개의 R, G, B 디지털 영상 데이터는 총 12 비트를 가진다. 그러나 프레임 메모리(900)의 폭(width)은 16 비트를 가지므로, 4 비트만큼 폭이 남는다. 이를 메우기 위해서 다음 화소의 압축된 디지털 영상 데이터 중 R 또는 G 또는 B의 디지털 영상 데이터를 함께 저장한다. 도 5는 이상과 같은 입력 방식을 도시하고 있다. (도 5에서 R1, G1, B1은 첫번째 화소에서 화상을 표시하기 위한 각각의 R, G, B에 대한 압축된 디지털 영상 데이터이며, R2, G2, B2는 두 번째 화소에서의 압축된 디지털 영 상 데이터이다. 한편, R1366, G1366, B1366은 1366번째 화소에서의 압축된 디지털 영상 데이터이다.) 이상과 같이 구성된 하나의 16 비트는 도 4의 프레임 메모리의 구조에서 폭(width) 방향을 따라서 입력된다. 하나의 폭 방향을 다 채운 압축된 디지털 영상 데이터는 컬럼(column) 방향을 따라서 다음 폭 방향을 따라서 입력된다. 이와 같이 입력하여 하나의 컬럼(column) 방향을 다 채우면, 프레임 메모리의 A 뱅크에서 B 뱅크로 이동하여 B 뱅크에서 A 뱅크와 동일한 방식으로 데이터가 저장된다. B 뱅크에서 하나의 컬럼(column)을 다 채우면 다시 A 뱅크에서 채워진 컬럼(column)의 아래 컬럼(column)에서 데이터가 저장된다.

이상과 같은 방식으로 압축된 디지털 영상 데이터를 저장하면 1366개의 화소(하나의 라인의 총 화소수)의 데이터를 저장할 때 A 뱅크와 B 뱅크를 각각 2번씩 채우고도 2개(G1366, B1366)의 압축된 디지털 영상 데이터가 남게된다.(도 5의 X 참고) 이를 일반적인 데이터 저장 방식처럼 A 뱅크의 다음 컬럼(column)에 저장하면 이로 인하여 A 뱅크의 다음 컬럼(column)에는 이 외의 다른 데이터를 저장할 수 없게 된다. 즉, 8비트의 데이터(G1366, B1366)를 저장하기 위하여 적어도 256(컬럼)×16(폭)의 저장 용량을 사용하는 것이므로 저장 용량의 낭비가 심하게 된다. 그러므로 이러한 문제를 제거하기 위하여 8비트의 남은 데이터를 신호 제어부(600) 내의 내장 메모리를 사용하여 저장한다. 신호 제어부(600)의 내장 메모리는 신호 제어부(600)에서 수행하는 신호 처리시 저장 공간 및 입출력시 필요한 버퍼 등으로 사용되며, 신호 제어부(600)의 내장 메모리는 2 이상이 형성되어 있을 수 있다. 본 발명의 실시예에서는 LVDS Rx부나 출력부에서 일정 기간 동안 버퍼로 데이터를 저 장하기 위한 내장 메모리를 사용한다.

신호 제어부(600)의 내장 메모리에 저장된 압축 디지털 영상 데이터와 프레임 메모리(900)에 저장된 압축 디지털 영상 데이터는 디코더에서 압축이 풀려 R, G, B의 디지털 영상 데이터가 각각 8비트를 가지게 된다. 그 후 다음 프레임에서의 영상 데이터와 함께 DCC부로 입력되어 DCC 처리를 위한 정보를 제공하게 된다.

DCC 처리까지 신호 제어부(600)에서의 신호 처리 순서를 살펴보면 다음과 같다.

우선 외부로부터 제1 프레임의 영상 데이터가 신호 제어부로 입력되면 LVDS Rx부에서 영상 데이터를 수신한다. LVDS Rx에서는 영상 데이터를 버퍼 메모리 따위에 저장했다가 인코더로 데이터를 전송한다. 인코더는 수신된 영상 데이터를 압축하여 메모리 인터페이스로 전송한다. 메모리 인터페이스는 수신된 제1 프레임의 영상 데이터를 프레임 메모리(900)에 저장한다. 이 때, 압축된 영상 데이터는 R, G, B 각각의 값을 가지며, 각 R, G, B의 압축된 영상 데이터는 반으로 압축되어 4비트를 가진다. 프레임 메모리(900)의 폭이 12 비트이므로 R, G, B 압축 영상 데이터에 다음 화소의 R 압축 영상 데이터를 추가하여 12비트로 맞춘 후 하나의 프레임 메모리의 폭 방향을 따라서 저장한다. 이와 같이 저장하면, 1366번째 화소의 G 영상 데이터와 B 영상 데이터(도 5의 X 참고)가 남으며, 이는 신호 제어부(600)의 내장 메모리에 저장한다.

한편, 그 다음 프레임(제2 프레임)의 영상 데이터가 입력되면, 동일한 절차를 거친후 메모리 인터페이스로 입력된다. 이 때, 메모리 인터페이스는 제1 프레임 의 영상 데이터를 내장 메모리 및 프레임 메모리(900)로부터 가져온 후 제2 프레임의 영상 데이터를 내장 메모리와 프레임 메모리(900)에 저장한다.

또한, 제1 프레임의 영상 데이터와 제2 프레임의 영상 데이터는 디코더를 지나 DCC부로 입력된다. 디코더는 인코더에서 압축된 데이터를 풀어 다시 R, G, B 영상 데이터 각각이 8 비트를 가지도록 한다. DCC부는 입력된 제1 프레임의 영상 데이터와 제2 프레임의 영상 데이터를 비교하여 DCC 처리를 수행한다.

이상에서 살펴본 바와 같이, 디지털 영상 데이터의 일부를 신호 제어부의 내장 메모리에 저장함으로써 제한된 프레임 메모리로 각 화소의 디지털 영상 데이터를 충분하게 저장할 수 있다. 그 결과 프레임 메모리를 추가적으로 형성하지 않아도 되므로 표시 장치의 제조 비용이 감소된다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims

스위칭 소자를 각각 포함하는 복수개의 화소를 포함하는 표시 장치의 구동 장치로서,

상기 화소에 화상을 표시하는 디지털 영상 데이터를 처리하며, 내장 메모리를 포함하는 신호 제어부 및

상기 신호 제어부에서 처리된 디지털 영상 데이터를 저장하는 프레임 메모리를 포함하며,

한 프레임의 상기 디지털 영상 데이터 중 일부 데이터는 상기 신호 제어부의 상기 내장 메모리에 저장되는 표시 장치의 구동 장치.
제1항에서,

상기 프레임 메모리는 256 컬럼 어드레스(coulumn address)와 2048 로 어드레스(row address)를 가지며, 폭(band width)은 16비트(bit)인 메모리 뱅크(bank)가 2개 형성된 표시 장치의 구동 장치.
제2항에서,

상기 프레임 메모리에 저장되는 디지털 영상 데이터는 상기 신호 제어부에서 비트수가 반으로 압축된 데이터인 표시 장치의 구동 장치.
제2항에서,

상기 표시 장치의 구동 장치에서 처리하는 상기 디지털 영상 데이터는 한 프레임 당 1366×768 개 화소의 데이터를 가지는 표시 장치의 구동 장치.
제4항에서,

상기 디지털 영상 데이터는 하나의 화소에 대하여 R, G, B 디지털 영상 데이터를 가지며, 각각은 4비트의 비트수를 가지고,

상기 내장 메모리에 저장되는 상기 디지털 영상 데이터 중 일부 데이터는 하나의 라인에 형성된 화소들(1366개 화소)에 대한 디지털 영상 데이터 중 맨 마지막의 8비트 디지털 영상 데이터인 표시 장치의 구동 장치.
제1항 내지 제5항 중 어느 한 항의 구동 장치를 포함하는 표시 장치.
외부로부터 입력되는 제1 프레임의 영상 데이터를 신호 제어부에서 수신하는 단계,

상기 신호 제어부는 수신된 제1 프레임의 영상 데이터 비트수를 줄이는 압축을 수행하는 단계,

상기 압축된 제1 프레임의 영상 데이터를 프레임 메모리 및 상기 신호 제어부의 내부에 형성된 내장 메모리에 저장하는 단계,

상기 제1 프레임의 영상 데이터를 상기 신호 제어부의 DCC부로 전송하여 DCC 처리하는 단계를 포함하는 표시 장치의 구동 방법.
제7항에서,

상기 제1 프레임의 다음 프레임(제2 프레임)의 영상 데이터를 신호 제어부에서 수신하는 단계,

상기 신호 제어부는 수신된 제2 프레임의 영상 데이터 비트수를 줄이는 압축을 수행하는 단계,

상기 압축되어 상기 프레임 메모리 및 상기 내장 메모리에 저장되어 있는 상기 제1 프레임의 영상 데이터를 가져오며, 상기 압축된 제2 프레임의 영상 데이터를 상기 프레임 메모리 및 상기 신호 제어부의 내부에 형성된 내장 메모리에 저장하는 단계, 및

상기 제1 프레임 및 상기 제2 프레임의 영상 데이터를 상기 신호 제어부의 DCC부로 전송하여 DCC 처리하는 단계를 더 포함하는 표시 장치의 구동 방법.
제7항에서,

상기 프레임 메모리에 저장되는 상기 영상 데이터의 비트수는 상기 내장 메모리에 저장되는 상기 영상 데이터의 비트수보다 큰 표시 장치의 구동 방법.
제9항에서,

상기 프레임 메모리는 16비트의 폭을 가지며, 상기 압축된 영상 데이터는 R, G, B 영상 데이터를 가지며, 각각의 압축된 R, G, B 영상 데이터는 4비트를 가지고,

상기 프레임 메모리에 저장되는 상기 압축된 영상 데이터는 압축된 R, G, B 영상 데이터 및 인접 화소의 R, G, B 영상 데이터를 합하여 총 16비트씩 나뉘어 저장하는 표시 장치의 구동 방법.
제10항에서,

상기 표시 장치는 하나의 라인에 총 1366개의 화소를 가지며,

상기 내장 메모리에 저장되는 비트수는 하나의 라인의 화소에 대응하는 상기 압축된 영상 데이터 중 8 비트인 표시 장치의 구동 방법.
제10항에서,

상기 프레임 메모리는 A, B 뱅크를 가지며, A 뱅크 컬럼 어드레스 하나를 채운 후, B 뱅크의 컬럼 어드레스에도 영상 데이터를 저장하는 표시 장치의 구동 방법.