JP2009071287A - 半導体装置の作製方法および製造装置 - Google Patents

半導体装置の作製方法および製造装置 Download PDF

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Abstract

【課題】ＳＯＩ基板を用いた、移動度が向上した半導体装置の作製方法を提供する。
【解決手段】複数のボンド基板（半導体基板）を用いて形成された複数の半導体膜を、１つのベース基板（支持基板）上に貼り合わせる。このとき、複数のボンド基板のうち、少なくとも１つのボンド基板は、他のボンド基板と異なる結晶面方位を有するとする。すなわち、１つのベース基板上に形成される複数の半導体膜の少なくとも１つは、他の半導体膜と結晶面方位が異なることとなる。そして、半導体膜の結晶面方位にあわせて、半導体膜を用いて形成される半導体素子の有する極性を決める。例えば、｛１００｝面を有する半導体膜を用いて、電子が多数キャリアであるｎチャネル型の素子を形成し、また、｛１１０｝面を有する半導体膜を用いて、正孔が多数キャリアであるｐチャネル型の素子を形成する。
【選択図】図４

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置の作製方法と、該作製方法を用いる製造装置に関する。本発明は特に貼り合わせＳＯＩ技術に関するものであって、単結晶若しくは多結晶の半導体膜を絶縁表面を有する基板に貼り合わせることで得られるＳＯＩ基板を用いた、半導体装置の作製方法および製造装置に関する。
半導体集積回路に対する高集積化、高速化、高機能化、低消費電力化への要求が厳しさを増しており、その実現に向け、バルクのトランジスタに替わる有力な手段としてＳＯＩ基板を用いたトランジスタが注目されている。ＳＯＩ基板を用いたトランジスタはバルクのトランジスタと比較すると、半導体膜が絶縁膜上に形成されているので、寄生容量が低減され、基板に流れる漏れ電流の発生を抑えることができ、高速化、低消費電力化がより期待できる。そして活性層として用いる半導体膜を薄くできるので、短チャネル効果を抑制し、よって素子の微細化、ひいては半導体集積回路の高集積化を実現することができる。
ＳＯＩ基板の作製方法の１つに、スマートカットに代表されるＵＮＩＢＯＮＤ、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、絶縁膜を介して半導体膜を基板に貼り合わせる方法がある。上記の貼り合わせ方法を用いることで、単結晶の半導体膜を用いた高機能な集積回路を安価なガラス基板上に形成することができる。
ＳＯＩ基板を用いた半導体装置の一例として、特許文献１には、スマートカット（登録商標）を利用して耐熱性の高い基板を支持基板として用いる半導体装置の作製方法が開示されている。
特開２０００−０１２８６４号公報
ＳＯＩ基板を用いた半導体素子における移動度の、さらなる向上を図るためには、半導体膜の結晶の方位も重要なポイントである。しかし、ｐ型の半導体だと、多数キャリアである正孔の移動度が最も高くなる結晶の方位が｛１１０｝面であるが、ｎ型の半導体だと、多数キャリアである電子の移動度が最も高くなる結晶の方位が｛１００｝面であり、より移動度を高めることができる方位が一致していない。よって、ＣＭＯＳを用いた集積回路を作製する場合、単一の方位を有する半導体膜では、ＳＯＩ基板を用いて作製される半導体素子の移動度をより高めることが難しい。
また、フラットパネルディスプレイ等の半導体装置の製造に用いられているガラス基板は、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）と年々大型化が進んでおり、今後は第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）へと大面積化が進むと予測されている。ところが、半導体基板の１つであるシリコン基板は、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）のものが一般的であり、ガラス基板に比べるとそのサイズは飛躍的に小さい。よって、半導体基板をガラス基板上に貼り合わせることでＳＯＩ基板を作製する場合、ガラス基板が大型化されてもスループットの向上は期待できず、生産コストを削減することができない。
本発明は上述した問題に鑑み、移動度を向上させることができる、ＳＯＩ基板を用いた半導体装置の作製方法および該作製方法を用いる製造装置の提案を課題とする。
また、本発明は上述した問題に鑑み、スループットを向上させることができる、ＳＯＩ基板を用いた半導体装置の作製方法および該作製方法を用いる製造装置の提案を課題とする。
上記問題を解決するために、本発明の半導体装置の作製方法の１つでは、複数のボンド基板（半導体基板）を用いて形成された複数の半導体膜を、１つのベース基板（支持基板）上に貼り合わせることを特徴としている。さらに、複数のボンド基板のうち、少なくとも１つのボンド基板は、他のボンド基板と異なる結晶面方位を有するようにすることで、１つのベース基板上に形成される複数の半導体膜の少なくとも１つは、他の半導体膜と結晶面方位が異なるようにする。そして、半導体膜の結晶面方位に合わせて、該半導体膜を用いて形成される半導体素子の有する極性を決める。例えば｛１００｝面を有する半導体膜を用いて、電子が多数キャリアであるｎチャネル型の素子を形成し、また、｛１１０｝面を有する半導体膜を用いて、正孔が多数キャリアであるｐチャネル型の素子を形成する。
なお、｛１００｝面を有する半導体膜を用いて形成される複数の半導体素子は、全てｎチャネル型である必要はない。｛１００｝面を有する半導体膜を用いて形成される複数の半導体素子は、少なくとも１つがｎチャネル型の素子を含んでいればよく、より望ましくは、ｎチャネル型の素子を、ｐチャネル型の素子よりも多く含んでいればよい。また、｛１１０｝面を有する半導体膜を用いて形成される複数の半導体素子は、全てｐチャネル型である必要はない。｛１１０｝面を有する半導体膜を用いて形成される複数の半導体素子は、少なくとも１つがｐチャネル型の素子を含んでいればよく、より望ましくは、ｐチャネル型の素子を、ｎチャネル型の素子よりも多く含んでいればよい。
また、本発明の半導体装置の作製方法の１つでは、ボンド基板をベース基板上に貼り合わせた後に、該ボンド基板を分離または劈開させて半導体膜を形成するのではなく、ボンド基板を複数箇所において分離または劈開することで形成された複数の半導体膜を、ベース基板上に貼り合わせることを特徴としている。そして、複数の半導体膜の少なくとも１つを所望の形状に加工し、該加工された半導体膜を用いて半導体素子を作製する。
また、本発明の半導体装置の製造装置の１つは、ボンド基板の分離または劈開により形成される複数の半導体膜の１つを拾い上げるコレット（保持具）と、コレットの位置を制御するコレット駆動部と、ボンド基板を支持するステージと、ベース基板を保持するステージと、ステージの位置を制御するステージ駆動部と、コレットの位置情報およびステージの位置情報に従って、コレット駆動部とステージ駆動部の動作を制御するＣＰＵとを少なくとも有することを特徴としている。
本発明の半導体装置の作製方法の１つでは、複数のボンド基板を用いて１つのベース基板に複数の半導体膜を貼り合わせるので、大型のベース基板に対しても高スループットで処理を行うことができる。また、半導体素子の有する極性に合わせて半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。
また、本発明の半導体装置の作製方法の１つでは、ボンド基板を複数箇所において分離または劈開することで複数の半導体膜を形成し、該複数の半導体膜をベース基板上に貼り合わせるので、半導体装置における半導体素子の極性およびレイアウトに合わせて、複数の各半導体膜を貼り合わせる位置を選択することができる。
また、本発明の半導体装置の製造装置の１つでは、複数のボンド基板から形成される複数の半導体膜を、半導体膜のマスク情報に従って適宜ベース基板上に貼り合わせることができる。
以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の半導体装置の作製方法の１つについて説明する。
まず図１（Ａ）に示すように、ボンド基板１００上に絶縁膜１０１を形成する。ボンド基板１００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板１００として用いることができる。またボンド基板１００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていてもよい。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
絶縁膜１０１は、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜１０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであってもよい。例えば本実施の形態では、酸化珪素を絶縁膜１０１として用いる。
なお、酸化窒化珪素とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）および水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、珪素が２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳおよびＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化珪素または窒化酸化珪素を構成する原子の合計を１００原子％としたとき、窒素、酸素、珪素および水素の含有比率が上記の範囲内に含まれるものとする。
酸化珪素を絶縁膜１０１として用いる場合、絶縁膜１０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜１０１の表面を酸素プラズマ処理で緻密化してもよい。また、窒化珪素を絶縁膜１０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜１０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜１０１として用いてもよい。有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
次に図１（Ｂ）に示すように、ボンド基板１００に、矢印で示すように水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射し、ボンド基板１００の表面から一定の深さの領域に、微小ボイドを有する欠陥層１０２を形成する。欠陥層１０２が形成される位置は、上記照射の加速電圧によって決まる。そして欠陥層１０２の位置により、ボンド基板１００から形成される半導体膜１０６、半導体膜１０８の厚さが決まるので、照射の加速電圧は上記半導体膜１０６、半導体膜１０８の厚さを考慮して行う。また上記照射の加速電圧のみならず、絶縁膜１０１の膜厚によっても、欠陥層１０２の位置を変えることができる。例えば、絶縁膜１０１の膜厚をより大きくすることで、半導体膜１０６、半導体膜１０８の膜厚をより小さくすることができる。半導体膜１０６、半導体膜１０８の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板１００に照射する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０１６／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンの照射を行う。
なお、欠陥層１０２を形成する上記工程において、ボンド基板１００に高い濃度の水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射するので、ボンド基板１００の表面が粗くなってしまい、ボンド基板１００から形成される半導体膜と、該半導体膜に接するゲート絶縁膜との界面準位密度にばらつきが生じてしまう場合がある。絶縁膜１０１を設けることで、水素または希ガス、あるいは水素と希ガスのイオンを照射する際にボンド基板１００の表面が保護され、ボンド基板１００の表面が荒れるのを防ぎ、上記界面準位密度にばらつきが生じるのを防ぐことができる。
また、ボンド基板１００にレーザ光を照射し、ボンド基板１００に多光子吸収を起こすことで、欠陥層１０２を形成してもよい。この方法を用いると、ボンド基板１００にダメージを与えることなく、半導体膜をボンド基板１００から剥離することができる。
次に、ボンド基板１００を部分的に除去する。本実施の形態では、図１（Ｃ）に示すように、マスク１０４を用い、絶縁膜１０１と共にボンド基板１００を部分的にエッチングにより除去し、複数の凸部１０３を有するボンド基板１００を形成する。
ボンド基板１００は、複数の凸部１０３のボンド基板１００に対して垂直方向（深さ方向）における幅ｄが、欠陥層１０２の深さと同じか、それ以上の大きさを有する。なお、複数の凸部１０３のボンド基板１００に対して垂直方向（深さ方向）における幅ｄは、必ずしも一定である必要はなく、場所によって異なる値を有していてもよい。具体的に、幅ｄは、半導体膜１０６の厚さを考慮して、例えば１０ｎｍ以上、好ましくは２００ｎｍ以上とする。
なお、ボンド基板１００は、反りや撓みを有している場合や、端部に若干丸みを帯びている場合がある。そして、ボンド基板１００から半導体膜を剥離するために水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射する際、ボンド基板１００の端部において上記ガスまたはイオンの添加を十分に行うことができない場合もある。そのため、ボンド基板１００の端部に位置する部分は、半導体膜を剥離させるのが難しい。よって、ボンド基板１００が有する複数の凸部１０３は、ボンド基板１００の縁から所定の間隔を有するよう、離れた位置に形成するのが望ましい。ボンド基板１００の縁から所定の間隔を有するよう、離れた位置に凸部１０３を形成することで、再現性よく分離または劈開による半導体膜の形成を行うことができる。例えば、最も端部に位置する凸部１０３と、ボンド基板１００の縁との間隔は、数十μｍ乃至数十ｍｍとするとよい。
次に、マスク１０４を除去した後、熱処理を行うことにより、欠陥層１０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、欠陥層１０２においてボンド基板１００が分離または劈開し、凸部１０３の一部であった半導体膜１０６が、絶縁膜１０１と共に、ボンド基板１００から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えばよい。
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行ってもよい。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波をボンド基板１００に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、欠陥層において隣接する微小ボイドどうしを結合させ、最終的にボンド基板１００を分離または劈開させることができる。
そして、図１（Ｄ）に示すように、コレット１０５を半導体膜１０６上に形成された絶縁膜１０１に固着させ、半導体膜１０６をボンド基板１００から引き離す。上記熱処理によるボンド基板１００の分離または劈開が不完全である場合でも、コレット１０５を用いて力を加えることで、半導体膜１０６をボンド基板１００から完全に剥離させることができる。コレット１０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、凸部１０３の１つに選択的に固着させることができる手段を用いる。図１（Ｄ）では、コレット１０５として真空チャックを用いる場合を例示している。
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。低温凝固剤は、例えばＭＷ−１（株式会社エミネントサプライ製）を用いることができる。ＭＷ−１は、凝固点が１７度付近であり、凝固点以下の温度（好ましくは、１０度以下）で接着効果を有し、凝固点以上の温度（好ましくは２５度程度）では接着効果を有さない。
なお、ボンド基板１００を分離または劈開させる前に、ボンド基板１００に水素化処理を行うようにしてもよい。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
次に、図２（Ａ）に示すように、半導体膜１０６の剥離により露出した面がベース基板１０７側を向くように、半導体膜１０６とベース基板１０７とを貼り合わせる。本実施の形態では、ベース基板１０７上に絶縁膜１１４が形成されており、絶縁膜１１４と半導体膜１０６とが接合することで、半導体膜１０６とベース基板１０７とを貼り合わせることができる。半導体膜１０６と絶縁膜１１４とを接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板１０７は様々なものを用いることが可能である。例えばベース基板１０７としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることができる。さらにベース基板１０７として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。あるいは、ステンレス基板を含む金属基板をベース基板１０７として用いてもよい。
なお、ベース基板１０７は、その表面に絶縁膜１１４が必ずしも形成されていなくともよい。絶縁膜１１４が形成されていない場合でも、ベース基板１０７と半導体膜１０６とを接合させることは可能である。ただし、ベース基板１０７の表面に絶縁膜１１４を形成しておくことで、ベース基板１０７から半導体膜１０６に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
絶縁膜１１４を形成する場合、ベース基板１０７ではなく絶縁膜１１４が半導体膜１０６と接合するので、ベース基板１０７として用いることができる基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば、絶縁膜１１４を形成する場合において、ベース基板１０７として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
なお、半導体膜１０６をベース基板１０７上に貼り合わせる前または貼り合わせた後に、半導体膜１０６の剥離により露出した面に、レーザ光の照射による熱アニールを施してもよい。半導体膜１０６をベース基板１０７上に貼り合わせる前に熱アニールを施すと、剥離により露出した面が平坦化され、接合の強度をより高めることができる。また、半導体膜１０６をベース基板１０７上に貼り合わせた後に熱アニールを施すと、半導体膜１０６が一部溶解し、接合の強度をより高めることができる。
レーザ光の照射による熱アニールを行う場合、半導体に選択的に吸収される固体レーザの基本波または第２高調波のレーザ光を照射することが望ましい。例えば、連続発振のＹＡＧレーザから射出された出力１００Ｗのレーザ光を用いる。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜１０６の剥離により露出した面に照射する。このときのパワー密度は１ｋＷ／ｃｍ２〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。
レーザ光の照射による熱アニールには、連続発振の気体レーザであるＡｒレーザ、Ｋｒレーザなどを用いることができる。また、連続発振の固体レーザであるＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどを用いることができる。また、パルス発振のレーザである、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザなどを用いることができる。
また、半導体膜１０６をベース基板１０７上に接合のみによって貼り合わせるのではなく、半導体膜１０６に１０ＭＨｚ〜１ＴＨｚ程度の高周波数の振動を加えることで、半導体膜１０６とベース基板１０７の間に摩擦熱を生じさせ、該熱により半導体膜１０６を部分的に溶解させ、半導体膜１０６をベース基板１０７上に貼り合わせるようにしてもよい。
なお、ＭＷ−１を低温凝固剤として用いる場合、まず低温凝固剤が接着効果を有しない温度（例えば２５度程度）において、マイクロニードルの先端に付着した低温凝固剤を、凸部１０３上の絶縁膜１０１に接触させる。次に、低温凝固剤が接着効果を有する温度（例えば５度程度）まで温度を下げて、低温凝固剤を凝固させることで、マイクロニードルと凸部１０３上の絶縁膜１０１とを固着させる。そして、ボンド基板１００から引き離した半導体膜１０６を、ベース基板１０７上に貼り合わせた後、再び接着効果を有しない温度（例えば２５度程度）まで低温凝固剤の温度を高めることで、マイクロニードルを半導体膜１０６から引き離すことができる。
次に図２（Ｂ）に示すように、半導体膜１０６を形成するボンド基板１００とは異なる結晶面方位を有するボンド基板から、半導体膜１０６と同様の手法を用いて半導体膜１０８を剥離し、ベース基板１０７上に貼り合わせる。
半導体中における多数キャリアの移動度は、結晶面方位によって異なる。よって、形成する半導体素子に適した結晶面方位を有するボンド基板を、適宜選択して半導体膜１０６または半導体膜１０８を形成すればよい。例えば半導体膜１０６を用いてｎ型の半導体素子を形成するならば、｛１００｝面を有する半導体膜１０６を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。また、例えば半導体膜１０８を用いてｐ型の半導体素子を形成するならば、｛１１０｝面を有する半導体膜１０８を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。そして、半導体素子としてトランジスタを形成するならば、チャネルの向きと結晶面方位とを考慮し、半導体膜１０６または半導体膜１０８の貼り合わせの方向を定めるようにする。
なお、上述したように、ボンド基板は、反りや撓みを有している場合や、端部に若干丸みを帯びている場合がある。また、ボンド基板から半導体膜を剥離するために水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射する際、ボンド基板の端部において上記ガスまたはイオンの添加を十分に行うことができない場合もある。そのため、ボンド基板の端部に位置する部分は、半導体膜を剥離させるのが難しく、ボンド基板をベース基板に貼り合わせた後にボンド基板を分離または劈開して半導体膜を形成する場合、半導体膜間の間隔が数ｍｍ〜数ｃｍとなってしまう。しかし、本発明では、ボンド基板をベース基板１０７に貼り合わせる前に、ボンド基板を分離または劈開させて半導体膜１０６と半導体膜１０８を形成している。よって、半導体膜１０６と半導体膜１０８をベース基板１０７上に貼り合わせる際、半導体膜１０６と半導体膜１０８の間隔を、数十μｍ程度に小さく抑えることができ、半導体膜１０６と半導体膜１０８の隙間をまたぐように半導体装置を作製することが容易となる。
図４に、結晶面方位が互いに異なるボンド基板１６０とボンド基板１６１から、それぞれ半導体膜１６３と半導体膜１６４を剥離し、該半導体膜１６３と半導体膜１６４をベース基板１６２上に貼り合わせている様子を示す。ベース基板１６２上において半導体膜１６３と半導体膜１６４を貼り合わせる位置は、半導体素子のマスク図面の情報を元に決めることができる。なお、図４では２つのボンド基板１６０、ボンド基板１６１から半導体膜１６３と半導体膜１６４を剥離する例について示しているが、ボンド基板は３つ以上用いていてもよい。
次に図２（Ｃ）に示すように、半導体膜１０６および半導体膜１０８上に形成されている絶縁膜１０１を除去する。図２（Ｃ）には、半導体膜１０６および半導体膜１０８の断面図に加えて、半導体膜１０６および半導体膜１０８の上面図も示す。図２（Ｃ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。
次に、図３（Ａ）に示すように、半導体膜１０６と半導体膜１０８を部分的にエッチングすることで、半導体膜１０６から半導体膜１０９を、半導体膜１０８から半導体膜１１０を形成する。図３（Ａ）には、半導体膜１０９および半導体膜１１０の断面図に加えて、半導体膜１０９および半導体膜１１０の上面図も示す。図３（Ａ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。半導体膜１０６および半導体膜１０８をさらにエッチングすることで、半導体膜１０６および半導体膜１０８の端部において接合の強度が不十分である領域を、除去することができる。
なお、本実施の形態では、１つの半導体膜１０６をエッチングすることで１つの半導体膜１０９を形成し、１つの半導体膜１０８をエッチングすることで１つの半導体膜１１０を形成しているが、本発明はこの構成に限定されない。例えば、１つの半導体膜１０６をエッチングすることで複数の半導体膜１０９を形成してもよいし、１つの半導体膜１０８をエッチングすることで複数の半導体膜１１０を形成してもよい。
図３（Ａ）に示すように半導体膜１０９および半導体膜１１０が形成された後、半導体膜１０９および半導体膜１１０の表面を平坦化してもよい。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜１０９および半導体膜１１０とゲート絶縁膜の界面の特性を向上させることができる。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜１０９および半導体膜１１０の厚さは、上記平坦化により薄膜化される。上記平坦化は、エッチングにより形成された半導体膜１０９および半導体膜１１０に施してもよいし、エッチングする前の半導体膜１０６および半導体膜１０８に施してもよい。
なお、分離または劈開により露出される半導体膜の表面と、ゲート絶縁膜とが接するように、半導体膜をベース基板上に貼り合わせることもできる。ただし、本実施の形態のように、分離または劈開により露出される半導体膜の表面をベース基板側に向けると、より平坦性の高い側の表面がゲート絶縁膜に接するため、半導体膜とゲート絶縁膜の間の界面準位密度を低く、なおかつ均一にすることができる。よって、ゲート絶縁膜に接する半導体膜の表面を平坦化するための研磨を省略、もしくは研磨時間を短縮化することができ、コストを抑えスループットを向上させることができる。
また、半導体膜１０９および半導体膜１１０、あるいはエッチングを行う前の半導体膜１０６および半導体膜１０８にエネルギービームを照射して、結晶欠陥を補修してもよい。エネルギービームは、半導体に選択的に吸収されるもの、例えばレーザ光を用いるのが望ましい。レーザ光は、エキシマレーザなどの気体レーザ、ＹＡＧレーザなどの固体レーザを光源として用いることができる。レーザ光の波長は、紫外光から近赤外光であることが好ましく、波長１９０ｎｍ〜２０００ｎｍの領域のレーザ光を用いるのが望ましい。その他、ハロゲンランプ若しくはキセノンランプなどを用いたフラッシュランプアニールを、結晶欠陥の補修のために用いてもよい。
なお本実施の形態では、欠陥層１０２の形成により半導体膜１０６と半導体膜１０８とを、ボンド基板１００からそれぞれ剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いてもよい。
上記工程を経て形成された半導体膜１０９、半導体膜１１０を用い、図３（Ｂ）に示すようにトランジスタ１１１〜１１３などの各種半導体素子を形成することができる。
本実施の形態の半導体装置の作製方法では、複数のボンド基板１００を用いて１つのベース基板に複数の半導体膜を貼り合わせるので、大型のベース基板１０７に対しても高スループットで処理を行うことができる。また、半導体素子の有する極性に合わせて半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。
また、本発明の半導体装置の作製方法の１つでは、ボンド基板１００を複数箇所において分離または劈開することで複数の半導体膜１０６を形成し、該複数の半導体膜をベース基板上に貼り合わせることができるので、半導体装置における半導体素子の極性およびレイアウトに合わせて、複数の各半導体膜１０６を貼り合わせる位置を選択することができる。
なお本発明は、マイクロプロセッサ、画像処理回路などの集積回路や、質問器とデータの送受信が非接触でできるＲＦタグ、半導体表示装置等、ありとあらゆる半導体装置の作製に用いることができる。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。
（実施の形態２）
本実施の形態では、実施の形態１に示した作製方法において、エッチングによりボンド基板に凸部を形成する代わりに、ドーピングを用いてボンド基板に欠陥層を形成する、本発明の半導体装置の作製方法の１つについて説明する。
まず図５（Ａ）に示すように、ボンド基板２００上に絶縁膜２０１を形成する。ボンド基板２００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板２００として用いることができる。またボンド基板２００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていてもよい。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
絶縁膜２０１は、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜２０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであってもよい。例えば本実施の形態では、酸化珪素を絶縁膜２０１として用いる。
酸化珪素を絶縁膜２０１として用いる場合、絶縁膜２０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜２０１の表面を酸素プラズマ処理で緻密化してもよい。また、窒化珪素を絶縁膜２０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜２０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜２０１として用いてもよい。有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
次に図５（Ｂ）に示すように、ボンド基板２００に、矢印で示すように水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射し、ボンド基板２００の表面から一定の深さの領域に、微小ボイドを有する欠陥層２０２を形成する。欠陥層２０２が形成される位置は、上記照射の加速電圧によって決まる。そして欠陥層２０２の位置により、ボンド基板２００から形成される半導体膜２０６の厚さが決まるので、照射の加速電圧は上記半導体膜２０６の厚さを考慮して行う。また上記照射の加速電圧のみならず、絶縁膜２０１の膜厚によっても、欠陥層２０２の位置を変えることができる。例えば、絶縁膜２０１の膜厚をより大きくすることで、半導体膜２０６の膜厚をより小さくすることができる。半導体膜２０６の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板２００に照射する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０１６／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンの照射を行う。
なお、欠陥層２０２を形成する上記工程において、ボンド基板２００に高い濃度の水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射するので、ボンド基板２００の表面が粗くなってしまい、ボンド基板２００から形成される半導体膜と、該半導体膜に接するゲート絶縁膜との界面準位密度にばらつきが生じてしまう場合がある。絶縁膜２０１を設けることで、水素または希ガス、あるいは水素と希ガスのイオンを照射する際にボンド基板２００の表面が保護され、ボンド基板２００の表面が荒れるのを防ぎ、上記界面準位密度にばらつきが生じるのを防ぐことができる。
また、ボンド基板２００にレーザ光を照射し、ボンド基板２００に多光子吸収を起こすことで、欠陥層２０２を形成してもよい。この方法を用いると、ボンド基板２００にダメージを与えることなく、半導体膜をボンド基板２００から剥離することができる。
次に、絶縁膜２０１上にマスク２１０を形成し、矢印で示すように水素または希ガス、あるいは水素イオンまたは希ガスイオンをボンド基板２００に選択的に添加し、微小ボイドを有する欠陥層２１１を形成する。欠陥層２１１を形成する場合、欠陥層２０２を形成する場合よりも、照射するガスまたはイオンのドーズ量を多くするか、もしくはより大きい質量を有するガスまたはイオンを照射する。上記構成により、ボンド基板２００の深さ方向における欠陥層２１１の幅を広くすることができる。例えば水素をボンド基板２００に照射する場合、ドーズ量は５×１０１７乃至５×１０１８／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１×１０１８／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンの照射を行う。
また、ボンド基板２００にレーザ光を照射し、ボンド基板２００に多光子吸収を起こすことで、欠陥層２１１を形成してもよい。
欠陥層２１１のボンド基板２００に対して垂直方向（深さ方向）における幅ｄは、欠陥層２０２の深さと同じか、それ以上の大きさを有することが望ましい。具体的に、幅ｄは、半導体膜２０６の厚さを考慮して、例えば１０ｎｍ以上、好ましくは２００ｎｍ以上とする。
なお、ボンド基板２００は、反りや撓みを有している場合や、端部に若干丸みを帯びている場合がある。そして、ボンド基板２００から半導体膜を剥離するためにガスまたはイオンを照射する際、ボンド基板２００の端部においてイオン等の添加を十分に行うことができない場合もある。そのため、ボンド基板２００の端部に位置する部分は、半導体膜を剥離させるのが難しい。よって、欠陥層２１１を、ボンド基板２００の端部においても形成することが望ましい。ボンド基板２００の端部に欠陥層２１１を形成することで、端部の分離または劈開しにくい箇所を避けて、再現性よく分離または劈開による半導体膜の形成を行うことができる。例えば、端部に位置する欠陥層２１１の、幅ｄに対して垂直方向における幅は、数十μｍ乃至数十ｍｍとするとよい。
次に、マスク２１０を除去した後に熱処理を行うことにより、欠陥層２０２および欠陥層２１１において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、欠陥層２０２および欠陥層２１１においてボンド基板２００が分離または劈開し、半導体膜２０６が絶縁膜２０１と共に、ボンド基板２００から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えばよい。
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行ってもよい。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波をボンド基板２００に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、欠陥層において隣接する微小ボイドどうしを結合させ、最終的にボンド基板２００を分離または劈開させることができる。
そして、図５（Ｄ）に示すように、コレット２０５を半導体膜２０６上に形成された絶縁膜２０１に固着させ、半導体膜２０６をボンド基板２００から引き離す。上記熱処理によるボンド基板２００の分離または劈開が不完全である場合でも、コレット２０５を用いて力を加えることで、半導体膜２０６をボンド基板２００から完全に剥離させることができる。コレット２０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体膜２０６の１つに選択的に固着させることができる手段を用いる。図５（Ｄ）では、コレット２０５として真空チャックを用いる場合を例示している。
なお、ボンド基板２００を分離または劈開させる前に、ボンド基板２００に水素化処理を行うようにしてもよい。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。低温凝固剤は、例えばＭＷ−１（株式会社エミネントサプライ製）を用いることができる。
以下、実施の形態１と同様の作製方法を経て、本発明の半導体装置を作製することができる。
（実施の形態３）
本実施の形態では、本発明の半導体装置の作製方法の１つについて説明する。
まず図６（Ａ）に示すように、ボンド基板３００上に絶縁膜３０１を形成する。ボンド基板３００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板３００として用いることができる。またボンド基板３００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていてもよい。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
絶縁膜３０１は、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜３０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであってもよい。例えば本実施の形態では、ボンド基板３００に近い側から、窒素よりも酸素の含有量が高い酸化窒化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素の順に積層された絶縁膜３０１を用いる。
酸化珪素を絶縁膜３０１として用いる場合、絶縁膜３０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜３０１の表面を酸素プラズマ処理で緻密化してもよい。また、窒化珪素を絶縁膜３０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜３０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜３０１として用いてもよい。有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
次に、ボンド基板３００に、矢印で示すように水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射し、ボンド基板３００の表面から一定の深さの領域に、微小ボイドを有する欠陥層３０２を形成する。欠陥層３０２が形成される位置は、上記照射の加速電圧によって決まる。そして欠陥層３０２の位置により、ボンド基板３００から形成される半導体膜３０６、半導体膜３０８の厚さが決まるので、照射の加速電圧は上記半導体膜３０６、半導体膜３０８の厚さを考慮して行う。また上記照射の加速電圧のみならず、絶縁膜３０１の膜厚によっても、欠陥層３０２の位置を変えることができる。例えば、絶縁膜３０１の膜厚をより大きくすることで、半導体膜３０６、半導体膜３０８の膜厚をより小さくすることができる。半導体膜３０６、半導体膜３０８の厚さは、例えば１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板３００に照射する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。本実施の形態では、ドーズ量を１．７５×１０１６／ｃｍ２、加速電圧を４０ｋＶとし、水素または水素イオンの照射を行う。
なお、欠陥層３０２を形成する上記工程において、ボンド基板３００に高い濃度の水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射するので、ボンド基板３００の表面が粗くなってしまい、ベース基板３０７との間における接合で十分な強度が得られない場合がある。絶縁膜３０１を設けることで、水素または希ガス、あるいは水素と希ガスのイオンを照射する際にボンド基板３００の表面が保護され、半導体膜３０６、半導体膜３０８とベース基板３０７の間における接合を良好に行うことができる。
また、ボンド基板３００にレーザ光を照射し、ボンド基板３００に多光子吸収を起こすことで、欠陥層３０２を形成してもよい。この方法を用いると、ボンド基板３００にダメージを与えることなく、半導体膜をボンド基板３００から剥離することができる。
次に図６（Ｂ）に示すように、絶縁膜３０１上に絶縁膜３２０を形成する。絶縁膜３２０は、絶縁膜３０１と同様に、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜３２０は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであってもよい。また、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜３２０として用いてもよい。本実施の形態では、有機シランガスを用いて化学気相成長法により作製される酸化珪素を、絶縁膜３２０として用いる。
なお絶縁膜３０１または絶縁膜３２０に窒化珪素、窒化酸化珪素などのバリア性の高い絶縁膜を用いることで、アルカリ金属やアルカリ土類金属などの不純物が、ベース基板３０７から、ベース基板３０７上に形成される半導体膜３０６および半導体膜３０８に入るのを防ぐことができる。
なお本実施の形態では、欠陥層３０２を形成した後に絶縁膜３２０を形成しているが、絶縁膜３２０は必ずしも設ける必要はない。ただし絶縁膜３２０は欠陥層３０２を形成した後に形成されるので、欠陥層３０２を形成する前に形成される絶縁膜３０１よりも、その表面の平坦性は高い。よって、絶縁膜３２０を形成することで、後に行われる接合の強度をより高めることができる。
次に、ボンド基板３００を部分的に除去する。本実施の形態では、図６（Ｃ）に示すように、マスク３０４を用い、絶縁膜３０１と共にボンド基板３００を部分的にエッチングにより除去し、複数の凸部３０３を有するボンド基板３００を形成する。
ボンド基板３００は、複数の凸部３０３のボンド基板３００に対して垂直方向（深さ方向）における幅ｄが、欠陥層３０２の深さと同じか、それ以上の大きさを有する。なお、複数の凸部３０３のボンド基板３００に対して垂直方向（深さ方向）における幅ｄは、必ずしも一定である必要はなく、場所によって異なる値を有していてもよい。具体的に、幅ｄは、半導体膜３０６の厚さを考慮して、例えば１０ｎｍ以上、好ましくは２００ｎｍ以上とする。
なお、ボンド基板３００は、反りや撓みを有している場合や、端部に若干丸みを帯びている場合がある。そして、ボンド基板３００から半導体膜を剥離するために水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射する際、ボンド基板３００の端部において上記ガスまたはイオンの添加を十分に行うことができない場合もある。そのため、ボンド基板３００の端部に位置する部分は、半導体膜を剥離させるのが難しい。よって、ボンド基板３００が有する複数の凸部３０３は、ボンド基板３００の縁から所定の間隔を有するよう、離れた位置に形成するのが望ましい。ボンド基板３００の縁から所定の間隔を有するよう、離れた位置に凸部３０３を形成することで、再現性よく分離または劈開による半導体膜の形成を行うことができる。例えば、最も端部に位置する凸部３０３と、ボンド基板３００の縁との間隔は、数十μｍ乃至数十ｍｍとするとよい。
次に、マスク３０４を除去した後、ボンド基板３００を保持手段３２１に固着させる。ボンド基板３００の固着は、凸部３０３が保持手段３２１側を向くように行う。保持手段３２１として、後の熱処理に耐えることができ、なおかつ複数の凸部３０３と重なるように固着させることができる大型の真空チャックまたはメカニカルチャック、具体的には多孔質真空チャック、非接触式真空チャックなどを用いることができる。本実施の形態では、真空チャックを保持手段３２１として用いる例を示す。
次に、熱処理を行うことにより、欠陥層３０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図７（Ａ）に示すように、欠陥層３０２においてボンド基板３００が分離または劈開し、凸部３０３の一部であった半導体膜３０６が、絶縁膜３０１、絶縁膜３２０と共に、ボンド基板３００から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えばよい。
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行ってもよい。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波をボンド基板３００に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、欠陥層において隣接する微小ボイドどうしを結合させ、最終的にボンド基板３００を分離または劈開させることができる。
また、ボンド基板３００を分離または劈開させる前に、ボンド基板３００に水素化処理を行うようにしてもよい。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
そして、図７（Ｂ）に示すように、コレット３０５を半導体膜３０６の分離または劈開により露出した面に固着させ、半導体膜３０６を保持手段３２１から引き離す。コレット３０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、凸部３０３の１つに選択的に固着させることができる手段を用いる。図７（Ｂ）では、コレット３０５として真空チャックを用いる場合を例示している。
なお、本実施の形態では、コレット３０５が半導体膜３０６の分離または劈開により露出した面に固着している例を示しているがコレット３０５により傷つくのを防ぐために、絶縁膜などの保護膜を形成してもよい。ただし、上記保護膜は、後にベース基板３０７に半導体膜３０６を貼り合わせた後に、除去する。
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。低温凝固剤は、例えばＭＷ−１（株式会社エミネントサプライ製）を用いることができる。ＭＷ−１は、凝固点が１７度付近であり、凝固点以下の温度（好ましくは、１０度以下）で接着効果を有し、凝固点以上の温度（好ましくは２５度程度）では接着効果を有さない。
次に、図７（Ｃ）に示すように、絶縁膜３２０がベース基板３０７側を向くように、すなわち分離または劈開により露出した面の反対側の面がベース基板３０７側を向くように、半導体膜３０６とベース基板３０７とを貼り合わせる。本実施の形態では、ベース基板３０７上に絶縁膜３１４が形成されており、絶縁膜３１４と絶縁膜３２０とが接合することで、半導体膜３０６とベース基板３０７とを貼り合わせることができる。絶縁膜３１４と絶縁膜３２０とを接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板３０７は様々なものを用いることが可能である。例えばベース基板３０７としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることができる。さらにベース基板３０７として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。あるいは、ステンレス基板を含む金属基板をベース基板３０７として用いてもよい。
なお、ベース基板３０７は、その表面に絶縁膜３１４が必ずしも形成されていなくともよい。絶縁膜３１４が形成されていない場合でも、ベース基板３０７と絶縁膜３２０とを接合させることは可能である。ただし、ベース基板３０７の表面に絶縁膜３１４を形成しておくことで、ベース基板３０７から半導体膜３０６に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
絶縁膜３１４を形成する場合、ベース基板３０７ではなく絶縁膜３１４が絶縁膜３２０と接合するので、ベース基板３０７として用いることができる基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば、絶縁膜３１４を形成する場合において、ベース基板３０７として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
なお、半導体膜３０６をベース基板３０７上に貼り合わせる前に、絶縁膜３２０の表面を研磨してもよい。保持手段３２１が絶縁膜３２０に接触することで絶縁膜３２０の表面に傷が付いた場合でも、研磨によりその表面の平坦性を高めることができるので、接合の強度を確保することができる。
なお、ＭＷ−１を低温凝固剤として用いる場合、まず低温凝固剤が接着効果を有しない温度（例えば２５度程度）において、マイクロニードルの先端に付着した低温凝固剤を、凸部３０３上の絶縁膜３２０に接触させる。次に、低温凝固剤が接着効果を有する温度（例えば５度程度）まで温度を下げて、低温凝固剤を凝固させることで、マイクロニードルと凸部３０３上の絶縁膜３２０とを固着させる。そして、保持手段３２１から引き離した半導体膜３０６を、ベース基板３０７上に貼り合わせた後、再び接着効果を有しない温度（例えば２５度程度）まで低温凝固剤の温度を高めることで、マイクロニードルを半導体膜３０６から引き離すことができる。
また図７（Ｃ）では、半導体膜３０６を形成するボンド基板３００とは異なる結晶面方位を有するボンド基板から、半導体膜３０６と同様の手法を用いて半導体膜３０８を剥離し、ベース基板３０７上に貼り合わせる。
半導体中における多数キャリアの移動度は、結晶面方位によって異なる。よって、形成する半導体素子に適した結晶面方位を有するボンド基板を、適宜選択して半導体膜３０６または半導体膜３０８を形成すればよい。例えば半導体膜３０６を用いてｎ型の半導体素子を形成するならば、｛１００｝面を有する半導体膜３０６を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。また、例えば半導体膜３０８を用いてｐ型の半導体素子を形成するならば、｛１１０｝面を有する半導体膜３０８を形成することで、該半導体素子における多数キャリアの移動度を高めることができる。そして、半導体素子としてトランジスタを形成するならば、チャネルの向きと結晶面方位とを考慮し、半導体膜３０６または半導体膜３０８の貼り合わせの方向を定めるようにする。
なお、上述したように、ボンド基板３００は、反りや撓みを有している場合や、端部に若干丸みを帯びている場合がある。また、ボンド基板３００から半導体膜を剥離するために水素または希ガス、あるいは水素イオンまたは希ガスイオンを照射する際、ボンド基板３００の端部において上記ガスまたはイオンの添加を十分に行うことができない場合もある。そのため、ボンド基板３００の端部に位置する部分は、半導体膜を剥離させるのが難しく、ボンド基板をベース基板に貼り合わせた後にボンド基板を分離または劈開して半導体膜を形成する場合、半導体膜間の間隔が数ｍｍ〜数ｃｍとなってしまう。しかし、本発明では、ボンド基板３００をベース基板３０７に貼り合わせる前に、ボンド基板３００を分離または劈開させて半導体膜３０６と半導体膜３０８を形成している。よって、半導体膜３０６と半導体膜３０８をベース基板３０７上に貼り合わせる際、半導体膜３０６と半導体膜３０８の間隔を、数十μｍ程度に小さく抑えることができ、半導体膜３０６と半導体膜３０８の隙間をまたぐように半導体装置を作製することが容易となる。
次に、半導体膜３０６および半導体膜３０８の表面を平坦化してもよい。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成される半導体膜３０９および半導体膜３１０とゲート絶縁膜の界面の特性を向上させることができる。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。半導体膜３０６および半導体膜３０８の厚さは、上記平坦化により薄膜化される。上記平坦化は、エッチングにより形成された半導体膜３０９および半導体膜３１０に施してもよい。
上記作製方法を経ることで、図８（Ａ）に示すように、半導体膜３０６および半導体膜３０８をベース基板３０７上に形成することができる。図８（Ａ）には、半導体膜３０６および半導体膜３０８の断面図に加えて、半導体膜３０６および半導体膜３０８の上面図も示す。図８（Ａ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。
次に、図８（Ｂ）に示すように、半導体膜３０６と半導体膜３０８を部分的にエッチングすることで、半導体膜３０６から半導体膜３０９を、半導体膜３０８から半導体膜３１０を形成する。図８（Ｂ）には、半導体膜３０９および半導体膜３１０の断面図に加えて、半導体膜３０９および半導体膜３１０の上面図も示す。図８（Ｂ）に示す断面図は、上面図の破線Ａ−Ａ’における断面に相当する。半導体膜３０６および半導体膜３０８をさらにエッチングすることで、半導体膜３０６および半導体膜３０８の端部において接合の強度が不十分である領域を、除去することができる。
なお、本実施の形態では、１つの半導体膜３０６をエッチングすることで１つの半導体膜３０９を形成し、１つの半導体膜３０８をエッチングすることで１つの半導体膜３１０を形成しているが、本発明はこの構成に限定されない。例えば、１つの半導体膜３０６をエッチングすることで複数の半導体膜３０９を形成してもよいし、１つの半導体膜３０８をエッチングすることで複数の半導体膜３１０を形成してもよい。
なお、半導体膜３０９および半導体膜３１０、あるいはエッチングを行う前の半導体膜３０６および半導体膜３０８にエネルギービームを照射して、結晶欠陥を補修してもよい。エネルギービームは、半導体に選択的に吸収されるもの、例えばレーザ光を用いるのが望ましい。レーザ光は、エキシマレーザなどの気体レーザ、ＹＡＧレーザなどの固体レーザを光源として用いることができる。レーザ光の波長は、紫外光から近赤外光であることが好ましく、波長１９０ｎｍ〜２０００ｎｍの領域のレーザ光を用いるのが望ましい。その他、ハロゲンランプ若しくはキセノンランプなどを用いたフラッシュランプアニールを、結晶欠陥の補修のために用いてもよい。
なお本実施の形態では、欠陥層３０２の形成により半導体膜３０６と半導体膜３０８とを、ボンド基板３００からそれぞれ剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いてもよい。
上記工程を経て形成された半導体膜３０９、半導体膜３１０を用い、図８（Ｃ）に示すようにトランジスタ３１１〜３１３などの各種半導体素子を形成することができる。
なお、本実施の形態では、保持手段３２１を用いて複数の半導体膜３０６をボンド基板３００から引き離した後、保持手段３２１から複数の半導体膜３０６をコレット３０５で選択しているが、本発明は構成に限定されない。保持手段３２１またはコレット３０５で、複数の半導体膜３０６を複数まとめてもしくは１つずつボンド基板３００から引き離して平坦性の高い基板上に載置した後、該複数の半導体膜３０６を反転させてからコレット３０５で選択してベース基板上に貼り合わせてもよい。
本実施の形態の半導体装置の作製方法では、複数のボンド基板３００を用いて１つのベース基板に複数の半導体膜を貼り合わせるので、大型のベース基板３０７に対しても高スループットで処理を行うことができる。また、半導体素子の有する極性に合わせて半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。
また、本発明の半導体装置の作製方法の１つでは、ボンド基板３００を複数箇所において分離または劈開することで複数の半導体膜３０６を形成し、該複数の半導体膜をベース基板上に貼り合わせることができるので、半導体装置における半導体素子の極性およびレイアウトに合わせて、複数の各半導体膜３０６を貼り合わせる位置を選択することができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の製造装置の構成について説明する。
図９（Ａ）に、本発明の製造装置の構成を一例として示す。図９（Ａ）に示す製造装置は、ボンド基板９０１を載置するステージ９０２と、ベース基板９０３を載置するステージ９０４とを有する。なお図９（Ａ）では、ボンド基板９０１とベース基板９０３とを、互いに異なるステージに載置する例を示しているが、本発明はこの構成に限定されない。ボンド基板９０１とベース基板９０３とを同一のステージに載置することも可能である。
また図９（Ａ）では、１つのボンド基板９０１に対応するステージ９０２のみを示しているが、本発明はこの構成に限定されない。例えば本発明の製造装置は、１つのボンド基板９０１に対応するステージ９０２を複数有していてもよいし、ステージ９０２上に複数のボンド基板９０１が載置できるようにしてもよい。
さらに図９（Ａ）に示す製造装置は、ボンド基板９０１の分離または劈開により形成される半導体膜に固着し、なおかつ該半導体膜をベース基板９０３の所定の位置に貼り合わせるコレット９０５を有する。コレット９０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体膜の１つに選択的に固着させることができる手段を用いる。
また図９（Ａ）に示す製造装置は、上記コレット９０５の位置を制御するコレット駆動部９０６と、ステージ９０２、ステージ９０４の位置を制御するステージ駆動部９０７と、コレットの位置情報およびステージの位置情報に従って、コレット駆動部９０６とステージ駆動部９０７の動作を制御するＣＰＵ９０８とを少なくとも有する。
コレットの位置情報およびステージの位置情報は、ボンド基板９０１のどの位置に形成される半導体膜を、ベース基板９０３上のどの位置に貼り合わせるか、といった位置情報を元に作製することができる。なお、ボンド基板９０１の位置合わせまたはベース基板９０３の位置合わせを行うために、図９（Ａ）に示す製造装置に、ＣＣＤ（電荷結合素子）などの撮像素子を有するカメラを設けてもよい。
次に図９（Ｂ）に、レーザ光を用いて欠陥層の形成を行うことができるに製造装置の構成を、一例として示す。
図９（Ｂ）に示す製造装置は、図９（Ａ）に示す製造装置と同様に、ボンド基板９０１を載置するステージ９０２と、ベース基板９０３を載置するステージ９０４と、コレット９０５と、コレット駆動部９０６と、ステージ駆動部９０７と、ＣＰＵ９０８とを少なくとも有する。さらに図９（Ｂ）に示す製造装置は、レーザ光を発振するレーザ発振器９２０と、レーザ発振器９２０から出力されたレーザ光を加工する光学系９２１とを少なくとも有する。
レーザ発振器９２０から出力されたレーザ光は、光学系９２１において加工された後、ボンド基板９０１に照射される。ボンド基板９０１に照射されるレーザ光は、ボンド基板９０１において多光子吸収される高さのエネルギー密度を有している。ＣＰＵ９０８は、欠陥層を形成する位置情報に従って、ステージ駆動部９０７の動作を制御し、ボンド基板９０１の所望の位置に上記レーザ光の焦点を合わせることができる。レーザ光の照射によりボンド基板９０１において欠陥層が形成された後、ボンド基板９０１に熱処理を施すことで、欠陥層においてボンド基板９０１が分離または劈開し、複数の半導体膜を形成することができる。
レーザ発振器９２０に用いることができるレーザとして、例えばチタンサファイアレーザに代表されるフェムト秒レーザや、パルス幅をナノ秒以下まで短くすることができるＹＡＧレーザまたはＹＶＯ４などの固体レーザなどを用いることができる。
図１０に、図９（Ｂ）の製造装置が有する光学系９２１等の、より具体的な構成を示す。図１０では、光学系９２１としてガルバノミラー９２３と、ｆθレンズ９２４を用いている。レーザ発振器９２０から出力されたレーザ光は、複数のガルバノミラー９２３によってその向きが調整された後、焦点がボンド基板９０１の内部に位置するようにｆθレンズ９２４によって集光される。
なお図１０では、ステージ９０２上に、ボンド基板９０１が有する熱を吸収または発散させるためのヒートシンク９２５が設けられ、ボンド基板９０１がヒートシンク９２５上に載置されている例を示している。本発明の製造装置は、必ずしもヒートシンク９２５を設ける必要はない。ただし、コレット９０５としてマイクロニードルの先端に低温凝固剤を付着させたものを用いる場合において、ヒートシンク９２５を用いることでボンド基板９０１の温度を効率的に下げることができる。
図９（Ａ）、図９（Ｂ）に示す本発明の製造装置は、複数のボンド基板９０１から形成される複数の半導体膜を、適宜ベース基板９０３上の所望の位置に移送し、貼り合わせることができる。
また図９（Ｂ）に示す製造装置は、ボンド基板９０１をステージ９０２に載置した状態で、レーザ光の照射と、コレット９０５による複数の半導体膜の選択との２つの工程を連続して行うことができる。よって、上記２つの工程においてボンド基板９０１の位置合わせを一度で済ませることができ、位置合わせが容易となる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置が有する各種回路の具体的な構成について、インバータを例に挙げて説明する。インバータの回路図を図１１（Ａ）に、また図１１（Ａ）に示すインバータの上面図を図１１（Ｄ）に、一例として示す。
図１１（Ａ）に示すインバータは、ｐチャネル型のトランジスタ２００１と、ｎチャネル型のトランジスタ２００２とを有する。トランジスタ２００１とトランジスタ２００２は直列に接続されている。具体的には、トランジスタ２００１のドレインと、トランジスタ２００２のドレインが接続されている。そして、トランジスタ２００１のドレインおよびトランジスタ２００２のドレインの電位は、出力端子ＯＵＴに与えられる。
またトランジスタ２００１のゲートとトランジスタ２００２のゲートは接続されている。そして、入力端子ＩＮに入力された信号の電位は、トランジスタ２００１のゲートおよびトランジスタ２００２のゲートに与えられる。トランジスタ２００１のソースにはハイレベルの電圧ＶＤＤが与えられ、トランジスタ２００２のソースにはローレベルの電圧ＶＳＳが与えられる。
図１１（Ａ）に示すインバータを形成するために、本発明の作製方法では、図１１（Ｂ）に示すように、結晶面方位が｛１００｝である半導体膜２０３０と、結晶面方位が｛１１０｝である半導体膜２０３１とをベース基板上に貼り合わせる。次に、図１１（Ｃ）に示すように、半導体膜２０３０を部分的にエッチングすることで半導体膜２００８を形成し、また半導体膜２０３１を部分的にエッチングすることで半導体膜２０１０を形成する。
そして図１１（Ｄ）に示すように、半導体膜２００８を用いてｎチャネル型のトランジスタ２００２を形成し、半導体膜２０１０を用いてｐチャネル型のトランジスタ２００１を形成することで、インバータを形成することができる。
具体的に図１１（Ｄ）に示すインバータでは、トランジスタ２００１のドレインと、トランジスタ２００２のドレインは、配線２００３を介して電気的に接続されている。そして配線２００３は配線２００４に接続されている。よって、トランジスタ２００１のドレインおよびトランジスタ２００２のドレインの電位は、配線２００３および配線２００４を介して、出力端子ＯＵＴの電位として後段の回路に与えられる。
また図１１（Ｂ）に示すインバータでは、配線２００５の一部がトランジスタ２００１のゲートおよびトランジスタ２００２のゲートとして機能している。そして配線２００５に与えられた電位が、入力端子ＩＮの電位としてトランジスタ２００１のゲートおよびトランジスタ２００２のゲートに与えられる。そしてトランジスタ２００１のソースには、配線２００６を介して電圧ＶＤＤが与えられ、トランジスタ２００２のソースには、配線２００７を介して電圧ＶＳＳが与えられている。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置が有する各種回路の具体的な構成について、ＮＡＮＤ回路を例に挙げて説明する。ＮＡＮＤ回路の回路図を図１２（Ａ）に、また図１２（Ａ）に示すＮＡＮＤ回路の上面図を図１２（Ｄ）に、一例として示す。
図１２（Ａ）に示すＮＡＮＤ回路は、ｐチャネル型のトランジスタ３００１と、ｐチャネル型のトランジスタ３００２と、ｎチャネル型のトランジスタ３００３と、ｎチャネル型のトランジスタ３００４とを有する。トランジスタ３００１と、トランジスタ３００３と、トランジスタ３００４とは、順に直列に接続されている。またトランジスタ３００１と、トランジスタ３００２とは並列に接続されている。
具体的にトランジスタ３００１のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００２のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００４のソースとドレインは、一方にはローレベルの電圧ＶＳＳが与えられている。トランジスタ３００３のソースとドレインは、一方は出力端子ＯＵＴに接続されている。そして、トランジスタ３００３のソースとドレインの他方と、トランジスタ３００４のソースとドレインの他方とが接続されている。トランジスタ３００１のゲートと、トランジスタ３００３のゲートには、入力端子ＩＮ１の電位が与えられる。またトランジスタ３００２のゲートと、トランジスタ３００４のゲートには、入力端子ＩＮ２の電位が与えられる。
図１２（Ａ）に示すＮＡＮＤ回路を形成するために、本発明の作製方法では、図１２（Ｂ）に示すように、結晶面方位が｛１００｝である半導体膜３０３０と、結晶面方位が｛１１０｝である半導体膜３０３１とをベース基板上に貼り合わせる。次に、図１２（Ｃ）に示すように、半導体膜３０３０を部分的にエッチングすることで半導体膜３００６を形成し、また半導体膜３０３１を部分的にエッチングすることで半導体膜３００５を形成する。
そして図１２（Ｄ）に示すように、半導体膜３００６を用いてｎチャネル型のトランジスタ３００３とトランジスタ３００４を形成し、半導体膜３００５を用いてｐチャネル型のトランジスタ３００１とトランジスタ３００２を形成することで、ＮＡＮＤ回路を形成することができる。
図１２（Ｄ）に示すＮＡＮＤ回路では、並列に接続されているトランジスタ３００１とトランジスタ３００２とが、半導体膜３００５を共有している。また直列に接続されているトランジスタ３００３とトランジスタ３００４とが、半導体膜３００６を共有している。また配線３００７の一部はトランジスタ３００１のゲートおよびトランジスタ３００３のゲートとして機能している。そして配線３００７に与えられた電位が、入力端子ＩＮ１の電位としてトランジスタ３００１のゲートおよびトランジスタ３００３のゲートに与えられる。配線３００８の一部はトランジスタ３００２のゲートおよびトランジスタ３００４のゲートとして機能している。そして配線３００８に与えられた電位が、入力端子ＩＮ２の電位としてトランジスタ３００２のゲートおよびトランジスタ３００４のゲートに与えられる。
ハイレベルの電圧ＶＤＤは、配線３００９を介してトランジスタ３００１のソースとドレインの一方、およびトランジスタ３００２のソースとドレインの一方に与えられる。またローレベルの電圧ＶＳＳは、配線３０１０を介してトランジスタ３００４のソースとドレインの一方に与えられる。トランジスタ３００１のソースとドレインの他方、トランジスタ３００２のソースとドレインの他方、およびトランジスタ３００３のソースとドレインの一方は、その電位が配線３０１１および配線３０１２を介して出力端子ＯＵＴの電位として後段の回路に与えられる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明に用いられるトランジスタの具体的な作製方法の一例について説明する。
まず図１３（Ａ）に示すように、ベース基板６０１上に｛１００｝面を有する半導体膜６０３、｛１１０｝面を有する半導体膜６０４を形成する。本実施例では、ベース基板６０１と、半導体膜６０３および半導体膜６０４との間に、絶縁膜６０２が設けられている場合を例示している。絶縁膜は複数の絶縁膜が積層されることで形成されていてもよいし、単層の絶縁膜で形成されていてもよい。
半導体膜６０３と半導体膜６０４には、閾値電圧を制御するために不純物が添加されていてもよい。例えば、ｐ型を付与する不純物としてボロンを添加する場合、５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加すればよい。閾値電圧を制御するための不純物の添加は、ベース基板６０１上に半導体膜を貼り合わせる前に行ってもよいし、貼り合わせた後に行ってもよい。
また半導体膜６０３と半導体膜６０４を形成した後、ゲート絶縁膜６０６を形成する前に水素化処理を行ってもよい。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
次に図１３（Ｂ）に示すように、半導体膜６０３と半導体膜６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより半導体膜６０３と半導体膜６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜６０６として用いる。
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と半導体膜６０３および半導体膜６０４との界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性がよく、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
あるいは、半導体膜６０３と半導体膜６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしてもよい。また、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜６０６を形成してもよい。
次に図１３（Ｃ）に示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることができる。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。また上記金属を主成分とする合金を用いてもよいし、上記金属を含む化合物を用いてもよい。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成してもよい。
２つの導電膜を用いる場合、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２つの導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素とニッケルシリサイド、または、ｎ型を付与する不純物がドーピングされたＳｉとＷＳｉｘ等も用いることができる。
また、本実施例では電極６０７を単層の導電膜で形成しているが、本実施例はこの構成に限定されない。電極６０７は積層された複数の導電膜で形成されていてもよい。３つ以上の導電膜を積層する多層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
なお電極６０７を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、酸化窒化珪素、窒化酸化珪素等をマスクとして用いてもよい。この場合、パターニングして酸化珪素、酸化窒化珪素、窒化酸化珪素等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極６０７を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成してもよい。
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また電極６０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガスまたは酸素を適宜用いることができる。
次に図１３（Ｄ）に示すように、電極６０７をマスクとして一導電型を付与する不純物元素を半導体膜６０３、半導体膜６０４に添加する。本実施の形態では、半導体膜６０４にｐ型を付与する不純物元素（例えばボロン）を、半導体膜６０３にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜６０４に添加する際、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３に添加する際、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。あるいは、先に半導体膜６０３および半導体膜６０４にｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしてもよい。上記不純物の添加により、半導体膜６０３に不純物領域６０８、半導体膜６０４に不純物領域６０９が形成される。
次に、図１４（Ａ）に示すように、電極６０７の側面にサイドウォール６１０を形成する。サイドウォール６１０は、例えば、ゲート絶縁膜６０６および電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することができる。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極６０７の側面にサイドウォール６１０が形成される。なお上記異方性エッチングにより、ゲート絶縁膜６０６も部分的にエッチングしてもよい。サイドウォール６１０を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、酸化窒化珪素、窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成することができる。本実施例では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１０を形成する工程は、これらに限定されるものではない。
次に図１４（Ｂ）に示すように、電極６０７およびサイドウォール６１０をマスクとして、半導体膜６０３、半導体膜６０４に一導電型を付与する不純物元素を添加する。なお、半導体膜６０３、半導体膜６０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｐ型を付与する不純物元素を半導体膜６０４に添加する際、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３に添加する際、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
上記不純物元素の添加により、半導体膜６０３に、一対の高濃度不純物領域６１１と、一対の低濃度不純物領域６１２と、チャネル形成領域６１３とが形成される。また上記不純物元素の添加により、半導体膜６０４に、一対の高濃度不純物領域６１４と、一対の低濃度不純物領域６１５と、チャネル形成領域６１６とが形成される。高濃度不純物領域６１１、６１４はソースまたはドレインとして機能し、低濃度不純物領域６１２、６１５はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
なお、半導体膜６０４上に形成されたサイドウォール６１０と、半導体膜６０３上に形成されたサイドウォール６１０は、キャリアが移動する方向における幅が同じになるように形成してもよいが、該幅が異なるように形成してもよい。ｐ型トランジスタとなる半導体膜６０４上のサイドウォール６１０の幅は、ｎ型トランジスタとなる半導体膜６０３上のサイドウォール６１０の幅よりも長くするとよい。なぜならば、ｐ型トランジスタにおいてソースおよびドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール６１０の幅より長くすることで、ソースおよびドレインに高濃度のボロンを添加することが可能となり、ソースおよびドレインを低抵抗化することができる。
次に、ソースおよびドレインをさらに低抵抗化するために、半導体膜６０３、半導体膜６０４をシリサイド化することで、シリサイド層を形成してもよい。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体膜中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いればよい。半導体膜６０３、半導体膜６０４の厚さが薄い場合には、この領域の半導体膜６０３、半導体膜６０４の底部までシリサイド反応を進めてもよい。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成してもよい。
上述した一連の工程により、ｎチャネル型トランジスタ６１７と、ｐチャネル型トランジスタ６１８とが形成される。なお、ｐ型の半導体だと、多数キャリアである正孔の移動度が最も高くなる結晶の方位が｛１１０｝面であり、ｎ型の半導体だと、多数キャリアである電子の移動度が最も高くなる結晶の方位が｛１００｝面である。よって本発明では、半導体素子の有する極性に合わせて半導体膜の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。
次に図１４（Ｃ）に示すように、トランジスタ６１７、トランジスタ６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９は必ずしも設ける必要はないが、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ６１７、トランジスタ６１８へ侵入するのを防ぐことができる。具体的に絶縁膜６１９として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化窒化珪素、酸化珪素などを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化珪素膜を、絶縁膜６１９として用いる。この場合、上記水素化の工程は、該窒化酸化珪素膜を形成した後に行ってもよい。
次に、トランジスタ６１７、トランジスタ６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していてもよい。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成してもよい。絶縁膜６２０は、その表面をＣＭＰ法などにより平坦化させてもよい。
なお、半導体膜６０３と半導体膜６０４が、実施の形態３で示す方法でベース基板６０１上に貼り合わされている場合、半導体膜６０３、半導体膜６０４と、ベース基板６０１との間に、互いに分離している絶縁膜がそれぞれ存在する。しかし、例えば上記ポリイミド、シロキサン系樹脂などを用いて塗布法で絶縁膜６２０を形成することで、分離して存在する上記絶縁膜間に段差が存在していても、絶縁膜６２０の表面の平坦性が損なわれるのを防ぐことができる。よって、上記絶縁膜間に段差が存在することで絶縁膜６２０の表面に凹凸が生じ、後に絶縁膜６２０上に形成される導電膜６２１、導電膜６２２が部分的に極端に薄くなることや、最悪の場合、段切れを起こしてしまうことを防ぐことができる。したがって、塗布法で絶縁膜６２０を形成することにより、結果的に本発明を用いて形成される半導体装置の歩留まりおよび信頼性を高めることができる。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していてもよい。
絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
次に図１５に示すように、半導体膜６０３と半導体膜６０４がそれぞれ一部露出するように絶縁膜６１９および絶縁膜６２０にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体膜６０３と半導体膜６０４に接する導電膜６２１、６２２を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
導電膜６２１、６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜６２１、６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また上記金属を主成分とする合金を用いてもよいし、上記金属を含む化合物を用いてもよい。導電膜６２１、６２２は、上記金属が用いられた膜を単層または複数積層させて形成することができる。
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることができる。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜６２１、６２２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜６２１、６２２をパターニングで形成するとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５重量％程度のＣｕを混入させてもよい。
導電膜６２１、６２２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜６０３と半導体膜６０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜６２１、６２２と、半導体膜６０３および半導体膜６０４とがそれぞれよ好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いてもよい。その場合、例えば、導電膜６２１、６２２を下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンの５層構造とすることができる。
なお、導電膜６２１はｎチャネル型トランジスタ６１７の高濃度不純物領域６１１に接続されている。導電膜６２２はｐチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。
図１５下部には、ｎチャネル型トランジスタ６１７およびｐチャネル型トランジスタ６１８の上面図が示されている。ただし図１５の上面図では導電膜６２１、６２２、絶縁膜６１９、絶縁膜６２０を省略した図を示している。
また本実施例では、ｎチャネル型トランジスタ６１７とｐチャネル型トランジスタ６１８が、それぞれゲートとして機能する電極６０７を１つずつ有する場合を例示しているが、本発明はこの構成に限定されない。本発明で作製されるトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していてもよい。
また本発明で作製される半導体装置が有するトランジスタは、ゲートプレナー構造を有していてもよい。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、本発明の半導体装置の１つであるＲＦタグの構成について説明する。図１６（Ａ）は本発明のＲＦタグの一形態を示すブロック図である。図１６（Ａ）においてＲＦタグ５００は、アンテナ５０１と、集積回路５０２とを有している。集積回路５０２は、電源回路５０３、復調回路５０４、変調回路５０５、レギュレータ５０６、制御回路５０７、メモリ５０９を有している。本発明によって得られる半導体膜を用いて、集積回路５０２を形成することができる。
質問器から電波が送られてくると、アンテナ５０１において該電波が交流電圧に変換される。電源回路５０３では、アンテナ５０１からの交流電圧を整流し、電源用の電圧を生成する。電源回路５０３において生成された電源用の電圧は、制御回路５０７とレギュレータ５０６に与えられる。レギュレータ５０６は、電源回路５０３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路５０２内の復調回路５０４、変調回路５０５、制御回路５０７またはメモリ５０９などの各種回路に供給する。
復調回路５０４は、アンテナ５０１が受信した交流信号を復調して、後段の制御回路５０７に出力する。制御回路５０７は復調回路５０４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、メモリ５０９は一次キャッシュメモリまたは二次キャッシュメモリとして用いることができる。また制御回路５０７は、復調回路５０４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、メモリ５０９内の情報の出力、またはメモリ５０９内における命令の内容の保存を行う。制御回路５０７から出力される信号は符号化され、変調回路５０５に送られる。変調回路５０５は該信号に従ってアンテナ５０１が受信している電波を変調する。アンテナ５０１において変調された電波は質問器で受け取られる。そしてＲＦタグ５００から出力された情報を知ることができる。
このようにＲＦタグ５００と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いてもよい。
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することができる。
メモリ５０９は不揮発性メモリであっても揮発性メモリであってもどちらでもよい。メモリ５０９として、例えばＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ＦｅＲＡＭなどを用いることができる。
本実施例では、アンテナ５０１を有するＲＦタグ５００の構成について説明しているが、本発明のＲＦタグは必ずしもアンテナを有していなくともよい。また図１６（Ａ）に示したＲＦタグに、発振回路または二次電池を設けてもよい。
また図１６（Ａ）では、アンテナを１つだけ有するＲＦタグの構成について説明したが、本発明はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していてもよい。アンテナが１つだと、例えば９５０ＭＨｚの電波で電力の供給と信号の伝送を両方行う場合、遠方まで大電力が伝送され、他の無線機器の受信妨害を起こす可能性がある。そのため、電力の供給は電波の周波数を下げて近距離にて行う方が望ましいが、この場合通信距離は必然的に短くなってしまう。しかしアンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。例えば電力を送る際は電波の周波数を１３．５６ＭＨｚとして電磁誘導方式を用い、信号を送る際は電波の周波数を９５０ＭＨｚとして電波方式を用いることができる。このように機能合わせてアンテナを使い分けることによって、電力の供給は近距離のみの通信とし、信号の伝送は遠距離も可能なものとすることができる。
本発明の半導体装置の１つであるＲＦタグは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体膜によって集積回路５０２が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。また、大型のベース基板に対しても高スループットで処理を行うことができ、コストを抑えることができるので、ＲＦタグ１つあたりの価格を抑えることが可能となる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
次に、本発明の半導体装置の１つであるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の構成について説明する。
図１６（Ｂ）に、本実施例のＣＰＵの構成をブロック図で示す。図１６（Ｂ）に示すＣＰＵは、基板上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）８０１、演算回路用制御部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）８０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）８０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）８０４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）８０５、レジスタ（Ｒｅｇｉｓｔｅｒ）８０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）８０７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）８０８、メモリ８０９、メモリ用インターフェース８２０を主に有している。メモリ８０９およびメモリ用インターフェース８２０は、別チップに設けてもよい。勿論、図１６（Ｂ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース８０８を介してＣＰＵに入力された命令は、命令解析部８０３においてデコードされた後、演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコードされた命令にもとづき、各種制御を行なう。具体的に演算回路用制御部８０２は、演算回路８０１の動作を制御するための信号を生成する。また、割り込み制御部８０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ８０６の読み出しや書き込みを行なう。
またタイミング制御部８０５は、演算回路８０１、演算回路用制御部８０２、命令解析部８０３、割り込み制御部８０４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部８０５は、基準クロック信号をもとに、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
本発明の半導体装置の１つであるＣＰＵは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体膜によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。また、大型のベース基板に対しても高スループットで処理を行うことができ、コストを抑えることができるので、ＣＰＵ１つあたりの価格を抑えることが可能となる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製される半導体装置の１つである、アクティブマトリクス型の半導体表示装置の構成について説明する。
アクティブマトリクス型の発光装置は、各画素に表示素子に相当する発光素子が設けられている。発光素子は自ら発光するため視認性が高く、液晶表示装置で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。本実施例では、発光素子の１つである有機発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた発光装置について説明するが、本発明で作製される半導体表示装置は、他の発光素子を用いた発光装置であってもよい。
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明で作製される発光装置は、上述した発光のうちの、いずれか一方の発光を用いていてもよいし、または両方の発光を用いていてもよい。
図１７（Ａ）に、本実施例の発光装置の断面図を示す。図１７（Ａ）に示す発光装置は、駆動回路に用いられるトランジスタ１６０１、トランジスタ１６０２と、画素に用いられる駆動用トランジスタ１６０４、スイッチング用トランジスタ１６０３とを素子基板１６００上に有している。また図１７（Ａ）に示す発光装置は、素子基板１６００上において、画素に発光素子１６０５を有している。
発光素子１６０５は、画素電極１６０６と、電界発光層１６０７と、対向電極１６０８とを有している。画素電極１６０６と対向電極１６０８は、いずれか一方が陽極であり、他方が陰極である。
陽極は、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性酸化物導電材料を用いることができる。また陽極は、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。
なお、陽極として導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、陽極となる導電膜のシート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリンおよび／またはその誘導体、ポリピロールおよび／またはその誘導体、ポリチオフェンおよび／またはその誘導体、これらの２種以上の共重合体などがあげられる。
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。
上記導電性高分子を、単独で導電性組成物として陽極に使用してもよいし、導電性組成物の膜の厚さの均一性、膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６，６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂およびこれらの共重合体等が挙げられる。
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸および有機スルホン酸としては、前記カルボン酸化合物およびスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、３級アミン化合物等を挙げることができる。
導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により陽極となる薄膜を形成することができる。
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子および有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
陰極は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を陰極に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。
電界発光層１６０７は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでもよく、各層には有機材料のみならず無機材料が含まれていてもよい。電界発光層１６０７におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、画素電極１６０６が陰極だとすると、画素電極１６０６上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極１６０６が陽極に相当する場合は、電界発光層１６０７を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
また電界発光層１６０７は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成してもよい。
なお、スイッチング用トランジスタ１６０３、駆動用トランジスタ１６０４は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していてもよい。
次に図１７（Ｂ）に、本実施例の液晶表示装置の断面図を示す。図１７（Ｂ）に示す液晶表示装置は、駆動回路に用いられるトランジスタ１６１１、トランジスタ１６１２と、画素においてスイッチング素子として機能するトランジスタ１６１３とを素子基板１６１０上に有している。また図１７（Ｂ）に示す液晶表示装置は、素子基板１６１０と対向基板１６１４の間に液晶セル１６１５を有している。
液晶セル１６１５は、素子基板１６１０に形成された画素電極１６１６と、対向基板１６１４に形成された対向電極１６１７と、画素電極１６１６と対向電極１６１７の間に設けられた液晶１６１８とを有している。画素電極１６１６には、例えば酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製される半導体表示装置の全体的な構成ついて説明する。図１８に、本発明で作製される半導体表示装置のブロック図を、一例として示す。
図１８に示す半導体表示装置は、画素を複数有する画素部４００と、各画素をラインごとに選択する走査線駆動回路４１０と、選択されたラインの画素へのビデオ信号の入力を制御する信号線駆動回路４２０とを有する。
図１８において信号線駆動回路４２０は、シフトレジスタ４２１、第１のラッチ４２２、第２のラッチ４２３、ＤＡ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ）変換回路４２４を有している。シフトレジスタ４２１には、クロック信号Ｓ−ＣＬＫ、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ４２１は、これらクロック信号Ｓ−ＣＬＫおよびスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１のラッチ４２２に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしてもよい。
第１のラッチ４２２にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号が順に第１のラッチ４２２に書き込まれ、保持される。なお、第１のラッチ４２２が有する複数の記憶回路に順にビデオ信号を書き込んでもよいが、第１のラッチ４２２が有する複数の記憶回路をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行ってもよい。なおこのときのグループ数を分割数と呼ぶ。例えば第１のラッチ４２２が有する複数の記憶回路を４つのグループに分けた場合、４分割で分割駆動することができる。
第１のラッチ４２２の全ての記憶回路への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
１ライン期間が終了すると、第２のラッチ４２３に入力されるラッチ信号Ｓ−ＬＳのパルスに従って、第１のラッチ４２２に保持されているビデオ信号が、第２のラッチ４２３に一斉に書き込まれ、保持される。ビデオ信号を第２のラッチ４２３に送出し終えた第１のラッチ４２２には、再びシフトレジスタ４２１からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２のラッチ４２３に書き込まれ、保持されているビデオ信号が、ＤＡ変換回路４２４に入力される。
そしてＤＡ変換回路４２４は、入力されたデジタルのビデオ信号をアナログのビデオ信号に変換し、信号線を介して画素部４００内の各画素に入力する。
なお信号線駆動回路４２０は、シフトレジスタ４２１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いてもよい。
なお図１８ではＤＡ変換回路４２４の後段に画素部４００が直接接続されているが、本発明はこの構成に限定されない。画素部４００の前段に、ＤＡ変換回路４２４から出力されたビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。
次に、走査線駆動回路４１０の動作について説明する。本発明で作製される半導体表示装置では、画素部４００の各画素に走査線が複数設けられている。走査線駆動回路４１０は選択信号を生成し、該選択信号を複数の各走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、走査線の１つにゲートが接続されたトランジスタがオンになり、画素へのビデオ信号の入力が行われる。
本発明では、形成される複数の半導体膜間の間隔を小さく抑えることができるので、画素部４００、走査線駆動回路４１０、信号線駆動回路４２０を全て同じベース基板に形成することができる。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本実施例では、本発明で作製された半導体表示装置の外観について、図１９を用いて説明する。図１９（Ａ）は、ベース基板上に形成されたトランジスタおよび発光素子を、ベース基板と封止用基板の間にシール材で封止したパネルの上面図であり、図１９（Ｂ）は、図１９（Ａ）のＡ−Ａ’における断面図に相当する。
ベース基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４とを囲むように、シール材４０２０が設けられている。また画素部４００２、信号線駆動回路４００３および走査線駆動回路４００４の上に、封止用基板４００６が設けられている。よって画素部４００２、信号線駆動回路４００３および走査線駆動回路４００４は、ベース基板４００１と封止用基板４００６の間において、シール材４０２０により、充填材４００７と共に密封されている。
またベース基板４００１上に設けられた画素部４００２、信号線駆動回路４００３および走査線駆動回路４００４は、それぞれトランジスタを複数有している。図１９（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれる駆動用トランジスタ４００９およびスイッチング用トランジスタ４０１０とを例示している。
また発光素子４０１１は、駆動用トランジスタ４００９のソース領域またはドレイン領域と接続されている配線４０１７の一部を、その画素電極として用いている。また発光素子４０１１は、画素電極の他に対向電極４０１２と電界発光層４０１３を有している。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、駆動用トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
また信号線駆動回路４００３、走査線駆動回路４００４または画素部４００２に与えられる各種信号および電圧は、図１９（Ｂ）に示す断面図では図示されていないが、引き出し配線４０１４および４０１５を介して、接続端子４０１６から供給されている。
本実施例では、接続端子４０１６が、発光素子４０１１が有する対向電極４０１２と同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き出し配線４０１５は、駆動用トランジスタ４００９、スイッチング用トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲート電極と、同じ導電膜から形成されている。
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
なお、封止用基板４００６として、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。ただし、発光素子４０１１からの光の取り出し方向に位置する封止用基板４００６は、透光性を有していなければならない。よって封止用基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いることが望ましい。
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができる。本実施例では充填材４００７として窒素を用いる例を示している。
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
本発明では、より画面サイズの大きい半導体表示装置を低コストで作製することができる。よって、本発明で作製された半導体表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることが好ましい。その他に、本発明で作製された半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、などが挙げられる。これら電子機器の具体例を図２０に示す。
図２０（Ａ）は表示装置であり、筐体５００１、表示部５００２、スピーカー部５００３等を含む。本発明で作製された半導体表示装置は、表示部５００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。また本発明で作製された半導体装置を、信号処理用の回路として用いてもよい。
図２０（Ｂ）はノート型パーソナルコンピュータであり、本体５２０１、筐体５２０２、表示部５２０３、キーボード５２０４、マウス５２０５等を含む。本発明で作製された半導体表示装置は、表示部５２０３に用いることができる。また本発明で作製された半導体装置を、信号処理用の回路として用いてもよい。
図２０（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体５４０１、筐体５４０２、表示部５４０３、記録媒体（ＤＶＤ等）読み込み部５４０４、操作キー５４０５、スピーカー部５４０６等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明で作製された半導体表示装置は、表示部５４０３に用いることができる。また本発明で作製された半導体装置を、信号処理用の回路として用いてもよい。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
本実施例は、上記実施の形態または上記実施例と適宜組み合わせて実施することができる。
本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 複数のボンド基板からそれぞれ形成された半導体膜をベース基板上に貼り合わせている様子を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の製造装置の構成を示す図。 本発明の半導体装置の製造装置の構成を示す図。 本発明の半導体装置の作製方法を用いて形成されるインバータの構成を示す図。 本発明の半導体装置の作製方法を用いて形成されるＮＡＮＤ回路の構成を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の半導体装置の作製方法を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置の構成を示す図。 本発明の作製方法を用いて形成される半導体装置を用いた電子機器の図。
符号の説明
１００ ボンド基板
１０１ 絶縁膜
１０２ 欠陥層
１０３ 凸部
１０４ マスク
１０５ コレット
１０６ 半導体膜
１０７ ベース基板
１０８ 半導体膜
１０９ 半導体膜
１１０ 半導体膜
１１１ トランジスタ
１１４ 絶縁膜
１６０ ボンド基板
１６１ ボンド基板
１６２ ベース基板
１６３ 半導体膜
１６４ 半導体膜
２００ ボンド基板
２０１ 絶縁膜
２０２ 欠陥層
２０５ コレット
２０６ 半導体膜
２１０ マスク
２１１ 欠陥層
３００ ボンド基板
３０１ 絶縁膜
３０２ 欠陥層
３０３ 凸部
３０４ マスク
３０５ コレット
３０６ 半導体膜
３０７ ベース基板
３０８ 半導体膜
３０９ 半導体膜
３１０ 半導体膜
３１１ トランジスタ
３１４ 絶縁膜
３２０ 絶縁膜
３２１ 保持手段
４００ 画素部
４１０ 走査線駆動回路
４２０ 信号線駆動回路
４２１ シフトレジスタ
４２２ ラッチ
４２３ ラッチ
４２４ ＤＡ変換回路
５００ ＲＦタグ
５０１ アンテナ
５０２ 集積回路
５０３ 電源回路
５０４ 復調回路
５０５ 変調回路
５０６ レギュレータ
５０７ 制御回路
５０９ メモリ
６０１ ベース基板
６０２ 絶縁膜
６０３ 半導体膜
６０４ 半導体膜
６０６ ゲート絶縁膜
６０７ 電極
６０８ 不純物領域
６０９ 不純物領域
６１０ サイドウォール
６１１ 高濃度不純物領域
６１２ 低濃度不純物領域
６１３ チャネル形成領域
６１４ 高濃度不純物領域
６１５ 低濃度不純物領域
６１６ チャネル形成領域
６１７ トランジスタ
６１８ トランジスタ
６１９ 絶縁膜
６２０ 絶縁膜
６２１ 導電膜
６２２ 導電膜
８０１ 演算回路
８０２ 演算回路用制御部
８０３ 命令解析部
８０４ 制御部
８０５ タイミング制御部
８０６ レジスタ
８０７ レジスタ制御部
８０８ バスインターフェース
８０９ メモリ
８２０ メモリ用インターフェース
９０１ ボンド基板
９０２ ステージ
９０３ ベース基板
９０４ ステージ
９０５ コレット
９０６ コレット駆動部
９０７ ステージ駆動部
９０８ ＣＰＵ
９２０ レーザ発振器
９２１ 光学系
９２３ ガルバノミラー
９２４ ｆθレンズ
９２５ ヒートシンク
１６００ 素子基板
１６０１ トランジスタ
１６０２ トランジスタ
１６０３ スイッチング用トランジスタ
１６０４ 駆動用トランジスタ
１６０５ 発光素子
１６０６ 画素電極
１６０７ 電界発光層
１６０８ 対向電極
１６１０ 素子基板
１６１１ トランジスタ
１６１２ トランジスタ
１６１３ トランジスタ
１６１４ 対向基板
１６１５ 液晶セル
１６１６ 画素電極
１６１７ 対向電極
１６１８ 液晶
２００１ トランジスタ
２００２ トランジスタ
２００３ 配線
２００４ 配線
２００５ 配線
２００６ 配線
２００７ 配線
２００８ 半導体膜
２０１０ 半導体膜
２０３０ 半導体膜
２０３１ 半導体膜
３００１ トランジスタ
３００２ トランジスタ
３００３ トランジスタ
３００４ トランジスタ
３００５ 半導体膜
３００６ 半導体膜
３００７ 配線
３００８ 配線
３００９ 配線
３０１０ 配線
３０１１ 配線
３０１２ 配線
３０３０ 半導体膜
３０３１ 半導体膜
４００１ ベース基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００６ 封止用基板
４００７ 充填材
４００８ トランジスタ
４００９ 駆動用トランジスタ
４０１０ スイッチング用トランジスタ
４０１１ 発光素子
４０１２ 対向電極
４０１３ 電界発光層
４０１４ 配線
４０１５ 配線
４０１６ 接続端子
４０１７ 配線
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ シール材
５００１ 筐体
５００２ 表示部
５００３ スピーカー部
５２０１ 本体
５２０２ 筐体
５２０３ 表示部
５２０４ キーボード
５２０５ マウス
５４０１ 本体
５４０２ 筐体
５４０３ 表示部
５４０４ 部
５４０５ 操作キー
５４０６ スピーカー部

Claims (20)

  1. 複数の第１の凸部を有する第１のボンド基板を、前記複数の第１の凸部において分離させることで、複数の第１の半導体膜を形成し、
    複数の第２の凸部を有する第２のボンド基板を、前記複数の第２の凸部において分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを貼り合わせることを特徴とする半導体装置の作製方法。
  2. 複数の第１の凸部を有する第１のボンド基板を、前記複数の第１の凸部において分離させることで、複数の第１の半導体膜を形成し、
    複数の第２の凸部を有する第２のボンド基板を、前記複数の第２の凸部において分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを、前記分離により露出した面が前記ベース基板側を向くように貼り合わせ、
    前記複数の第２の半導体膜と前記ベース基板とを、前記分離により露出した面が前記ベース基板側を向くように貼り合わせることを特徴とする半導体装置の作製方法。
  3. 複数の第１の凸部を有する第１のボンド基板を、前記複数の第１の凸部において分離させることで、複数の第１の半導体膜を形成し、
    複数の第２の凸部を有する第２のボンド基板を、前記複数の第２の凸部において分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを、前記分離により露出した面の反対側の面がベース基板側を向くように貼り合わせ、
    前記複数の第２の半導体膜と前記ベース基板とを、前記分離により露出した面の反対側の面がベース基板側を向くように貼り合わせることを特徴とする半導体装置の作製方法。
  4. レーザ光を第１のボンド基板に選択的に照射することにより、前記第１のボンド基板に第１の欠陥層を形成し、
    前記第１の欠陥層において前記第１のボンド基板を分離させることで、複数の第１の半導体膜を形成し、
    前記レーザ光を第２のボンド基板に選択的に照射することにより、前記第２のボンド基板に第２の欠陥層を形成し、
    前記第２のボンド基板に熱処理を行い、前記第２の欠陥層において前記第２のボンド基板を分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを貼り合わせ、
    前記レーザ光は、前記第１のボンド基板および前記第２のボンド基板において多光子吸収される高さのエネルギー密度を有していることを特徴とする半導体装置の作製方法。
  5. 請求項４において、前記第１のボンド基板に熱処理を行うことで、前記第１の欠陥層において前記第１のボンド基板を分離させることを特徴とする半導体装置の作製方法。
  6. 請求項４または請求項５において、前記第２のボンド基板に熱処理を行うことで、前記第２の欠陥層において前記第２のボンド基板を分離させることを特徴とする半導体装置の作製方法。
  7. 第１のドーピングにより第１のボンド基板に第１の欠陥層を形成し、
    前記第１のボンド基板を部分的にエッチングすることで、前記第１の欠陥層を有する複数の第１の凸部を形成し、
    前記第１のボンド基板に熱処理を行い、前記第１の欠陥層において前記第１のボンド基板を分離させることで、複数の第１の半導体膜を形成し、
    第２のドーピングにより第２のボンド基板に第２の欠陥層を形成し、
    前記第２のボンド基板を部分的にエッチングすることで、前記第２の欠陥層を有する複数の第２の凸部を形成し、
    前記第２のボンド基板に熱処理を行い、前記第２の欠陥層において前記第２のボンド基板を分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを貼り合わせることを特徴とする半導体装置の作製方法。
  8. 第１のドーピングにより第１のボンド基板に第１の欠陥層を形成し、
    第２のドーピングにより前記第１のボンド基板に第２の欠陥層を選択的に形成し、
    前記第１のボンド基板に熱処理を行い、前記第１の欠陥層および前記第２の欠陥層において前記第１のボンド基板を分離させることで、複数の第１の半導体膜を形成し、
    第３のドーピングにより第２のボンド基板に第３の欠陥層を形成し、
    第４のドーピングにより前記第２のボンド基板に第４の欠陥層を選択的に形成し、
    前記第２のボンド基板に熱処理を行い、前記第３の欠陥層および前記第４の欠陥層において前記第２のボンド基板を分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを貼り合わせることを特徴とする半導体装置の作製方法。
  9. 複数の第１の凸部を有する第１のボンド基板を、前記複数の第１の凸部において分離させることで、複数の第１の半導体膜を形成し、
    複数の第２の凸部を有する第２のボンド基板を、前記複数の第２の凸部において分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを貼り合わせた後、前記複数の第１の半導体膜の少なくとも端部をエッチングすることで複数の第３の半導体膜を形成し、前記複数の第２の半導体膜の少なくとも端部をエッチングすることで複数の第４の半導体膜を形成することを特徴とする半導体装置の作製方法。
  10. 複数の第１の凸部を有する第１のボンド基板を、前記複数の第１の凸部において分離させることで、複数の第１の半導体膜を形成し、
    複数の第２の凸部を有する第２のボンド基板を、前記複数の第２の凸部において分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを、前記分離により露出した面が前記ベース基板側を向くように貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを、前記分離により露出した面が前記ベース基板側を向くように貼り合わせた後、前記複数の第１の半導体膜の少なくとも端部をエッチングすることで複数の第３の半導体膜を形成し、前記複数の第２の半導体膜の少なくとも端部をエッチングすることで複数の第４の半導体膜を形成することを特徴とする半導体装置の作製方法。
  11. 複数の第１の凸部を有する第１のボンド基板を、前記複数の第１の凸部において分離させることで、複数の第１の半導体膜を形成し、
    複数の第２の凸部を有する第２のボンド基板を、前記複数の第２の凸部において分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを、前記分離により露出した面の反対側の面がベース基板側を向くように貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを、前記分離により露出した面の反対側の面がベース基板側を向くように貼り合わせた後、前記複数の第１の半導体膜の少なくとも端部をエッチングすることで複数の第３の半導体膜を形成し、前記複数の第２の半導体膜の少なくとも端部をエッチングすることで複数の第４の半導体膜を形成することを特徴とする半導体装置の作製方法。
  12. レーザ光を第１のボンド基板に選択的に照射することにより、前記第１のボンド基板に第１の欠陥層を形成し、
    前記第１の欠陥層において前記第１のボンド基板を分離させることで、複数の第１の半導体膜を形成し、
    前記レーザ光を第２のボンド基板に選択的に照射することにより、前記第２のボンド基板に第２の欠陥層を形成し、
    前記第２の欠陥層において前記第２のボンド基板を分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを貼り合わせた後、前記複数の第１の半導体膜の少なくとも端部をエッチングすることで複数の第３の半導体膜を形成し、前記複数の第２の半導体膜の少なくとも端部をエッチングすることで複数の第４の半導体膜を形成し、
    前記レーザ光は、前記第１のボンド基板および前記第２のボンド基板において多光子吸収される高さのエネルギー密度を有していることを特徴とする半導体装置の作製方法。
  13. 請求項１２において、前記第１のボンド基板に熱処理を行うことで、前記第１の欠陥層において前記第１のボンド基板を分離させることを特徴とする半導体装置の作製方法。
  14. 請求項１２または請求項１３において、前記第２のボンド基板に熱処理を行うことで、前記第２の欠陥層において前記第２のボンド基板を分離させることを特徴とする半導体装置の作製方法。
  15. 第１のドーピングにより第１のボンド基板に第１の欠陥層を形成し、
    前記第１のボンド基板を部分的にエッチングすることで、前記第１の欠陥層を有する複数の第１の凸部を形成し、
    前記第１のボンド基板に熱処理を行い、前記第１の欠陥層において前記第１のボンド基板を分離させることで、複数の第１の半導体膜を形成し、
    第２のドーピングにより第２のボンド基板に第２の欠陥層を形成し、
    前記第２のボンド基板を部分的にエッチングすることで、前記第２の欠陥層を有する複数の第２の凸部を形成し、
    前記第２のボンド基板に熱処理を行い、前記第２の欠陥層において前記第２のボンド基板を分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを貼り合わせた後、前記複数の第１の半導体膜の少なくとも端部をエッチングすることで複数の第３の半導体膜を形成し、前記複数の第２の半導体膜の少なくとも端部をエッチングすることで複数の第４の半導体膜を形成することを特徴とする半導体装置の作製方法。
  16. 第１のドーピングにより第１のボンド基板に第１の欠陥層を形成し、
    第２のドーピングにより前記第１のボンド基板に第２の欠陥層を選択的に形成し、
    前記第１のボンド基板に熱処理を行い、前記第１の欠陥層および前記第２の欠陥層において前記第１のボンド基板を分離させることで、複数の第１の半導体膜を形成し、
    第３のドーピングにより第２のボンド基板に第３の欠陥層を形成し、
    第４のドーピングにより前記第２のボンド基板に第４の欠陥層を選択的に形成し、
    前記第２のボンド基板に熱処理を行い、前記第３の欠陥層および前記第４の欠陥層において前記第２のボンド基板を分離させることで、前記複数の第１の半導体膜とは異なる結晶面方位を有する複数の第２の半導体膜を形成し、
    前記複数の第１の半導体膜とベース基板とを貼り合わせ、前記複数の第２の半導体膜と前記ベース基板とを貼り合わせた後、前記複数の第１の半導体膜の少なくとも端部をエッチングすることで複数の第３の半導体膜を形成し、前記複数の第２の半導体膜の少なくとも端部をエッチングすることで複数の第４の半導体膜を形成することを特徴とする半導体装置の作製方法。
  17. ボンド基板の分離により形成される複数の半導体膜の１つを拾い上げるコレットと、
    前記コレットの位置を制御するコレット駆動部と、
    前記ボンド基板を支持する第１のステージと、
    ベース基板を保持する第２のステージと、
    前記第１のステージまたは前記第２のステージの位置を制御するステージ駆動部と、
    前記コレットの位置情報および前記第１のステージの位置情報または前記第２のステージの位置情報に従って、前記コレット駆動部または前記ステージ駆動部の動作を制御するＣＰＵと、
    を有することを特徴とする製造装置。
  18. レーザ光を発振するレーザ発振器と、
    前記レーザ光の焦点をボンド基板の内部に合わせる光学系と、
    前記ボンド基板の分離により形成される複数の半導体膜の１つを拾い上げるコレットと、
    前記コレットの位置を制御するコレット駆動部と、
    前記ボンド基板を支持する第１のステージと、
    ベース基板を保持する第２のステージと、
    前記第１のステージまたは前記第２のステージの位置を制御するステージ駆動部と、
    前記コレットの位置情報および前記第１のステージの位置情報または前記第２のステージの位置情報に従って、前記コレット駆動部または前記ステージ駆動部の動作を制御するＣＰＵと、
    を有し、
    前記レーザ光は、前記ボンド基板において多光子吸収される高さのエネルギー密度を有することを特徴とする製造装置。
  19. ボンド基板の分離により形成される複数の半導体膜の１つを拾い上げるコレットと、
    前記コレットの位置を制御するコレット駆動部と、
    前記ボンド基板およびベース基板を支持するステージと、
    前記ステージの位置を制御するステージ駆動部と、
    前記コレットの位置情報および前記ステージの位置情報に従って、前記コレット駆動部または前記ステージ駆動部の動作を制御するＣＰＵと、
    を有することを特徴とする製造装置。
  20. レーザ光を発振するレーザ発振器と、
    前記レーザ光の焦点をボンド基板の内部に合わせる光学系と、
    前記ボンド基板の分離により形成される複数の半導体膜の１つを拾い上げるコレットと、
    前記コレットの位置を制御するコレット駆動部と、
    前記ボンド基板およびベース基板を支持するステージと、
    前記ステージの位置を制御するステージ駆動部と、
    前記コレットの位置情報および前記ステージの位置情報に従って、前記コレット駆動部または前記ステージ駆動部の動作を制御するＣＰＵと、
    を有することを特徴とする製造装置。
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