JP2009059956A - 半導体装置、半導体素子及び基板 - Google Patents
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Abstract
【解決手段】半導体素子12に対し、抵抗ラダー80の近傍に抵抗ラダー用電極82a〜82eを設ける一方、絶縁性フィルム18に対し、入力側アウターリード22と抵抗ラダー用電極82a〜82eとを接続する抵抗ラダー用接続パターン21及び金属配線パターン54を設ける。
【選択図】図8
Description
図1及び図2には、表示装置用ドライバとしてCOF(Chip On Film)法を適用して作製された、本実施の形態に係る半導体装置10Aの構成が示されている。なお、図1は半導体装置10Aの構成を示す平面図であり、図2(A)は半導体装置10Aのグランド配線に関する部分の構成を示す平面図であり、図2(B)は半導体装置10Aの電源配線に関する部分の構成を示す平面図である。
図3及び図4には、表示装置用ドライバとしてCOF法を適用して作製された、本実施の形態に係る半導体装置10Bの構成が示されている。なお、図3は半導体装置10Bの構成を示す平面図であり、図4(A)は半導体装置10Bのグランド配線に関する部分の構成を示す平面図であり、図4(B)は半導体装置10Bの電源配線に関する部分の構成を示す平面図である。なお、図3及び図4における図1及び図2と同一の構成要素については図1及び図2と同一の符号を付して、その説明を省略する。
図5及び図6には、表示装置用ドライバとしてCOF法を適用して作製された、本実施の形態に係る半導体装置10Cの構成が示されている。なお、図5は半導体装置10Cの構成を示す平面図であり、図6(A)は半導体装置10Cのグランド配線に関する部分の構成を示す平面図であり、図6(B)は半導体装置10Cの電源配線に関する部分の構成を示す平面図である。なお、図5及び図6における図1及び図2と同一の構成要素については図1及び図2と同一の符号を付して、その説明を省略する。
図7には、表示装置用ドライバとしてCOF法を適用して作製された、本実施の形態に係る半導体装置10Dの概略構成が示されている。なお、同図における図1と同一の構成要素には図1と同一の符号を付して、その説明を省略する。
12 半導体素子
14a グランド端子電極(第1電極,第1グランド電極)
14b 電源端子電極(第1電極,第1電源電極)
16a Auバンプ
16b Auバンプ
18 絶縁性フィルム(基板)
19 金属配線パターン(第1配線パターン)
19a 第1接続ノード
20 金属配線パターン(第2接続パターン)
20a 第2接続ノード
21 抵抗ラダー用接続パターン(基準電圧用配線パターン)
21a 抵抗ラダー用接続ノード
22 入力側アウターリード(外部入力端子)
24 出力側アウターリード(外部出力端子)
25 ドライバ出力端子電極(第2電極)
26 Auバンプ
28a 半導体素子内部グランド配線(グランド配線)
28b 半導体素子内部電源配線(電源配線)
30A〜30D 半導体素子内部出力部(出力部)
50a グランド用半導体素子表面Auバンプ
50b 電源用半導体素子表面Auバンプ
52a グランド端子電極(第3電極,第2グランド電極)
52b 電源端子電極(第3電極,第2電源電極)
54 金属配線パターン(第3配線パターン,入力信号配線パターン)
54a 第3接続ノード
54b 信号入力用接続ノード(信号入力ノード)
62a 第1接続端子(信号入力電極)
62b 第2接続端子(信号入力電極)
80 抵抗ラダー
80a〜80d 抵抗器
82a〜82e 抵抗ラダー用電極
84a〜84e Auバンプ
86 半導体素子内部配線(端部用接続配線)
88 半導体素子内部配線(中間部用接続配線)
100A 半導体装置
Claims (15)
- 外部入力端子及び外部出力端子と、前記外部入力端子と前記外部出力端子の各々に接続された複数の配線パターンが形成された基板上に矩形の半導体素子を搭載する半導体装置であって、
前記半導体素子は、
基準電圧間を分圧することにより複数の階調電圧を生成する階調電圧生成部と、
前記階調電圧生成部の近傍に形成された複数の基準電圧用電極と、
前記階調電圧生成部と前記基準電圧用電極とを接続する内部配線と、
を備え、
前記基板は、
前記外部入力端子と前記基準電圧用電極とを接続する基準電圧用配線パターン
を備えたことを特徴とする半導体装置。 - 前記階調電圧生成部は、各々予め定められた位置に配置された複数の抵抗器が直列接続されて構成され、
前記内部配線は、前記基準電圧用電極と前記階調電圧生成部の前記直列接続の端部とを接続する端部用接続配線と、前記基準電圧用電極と前記階調電圧生成部の前記直列接続の中間接続部とを接続する中間接続部用接続配線とにより構成される
ことを特徴とする請求項1記載の半導体装置。 - 前記半導体素子は、
第1の辺に沿って形成された複数の第1電極と、
前記第1の辺に対向する辺に沿って形成された複数の第2電極と、
機能ブロック近傍に形成された複数の第3電極と、
前記第1電極と前記第3電極とを接続する内部配線と、
を更に備え、
前記基板は、
前記外部入力端子と前記第1電極とを接続する第1配線パターンと、
前記外部出力端子と前記第2電極とを接続する第2配線パターンと、
前記第1電極と前記第3電極とを接続する第3配線パターンと、
を備えたことを特徴とする請求項1に記載の半導体装置。 - 前記複数の第1電極は、第1電源電極と第1グランド電極とから構成され、
前記複数の第3電極は、第2電源電極と第2グランド電極とから構成され、
前記機能ブロックは、オペアンプが形成される出力部である
ことを特徴とする請求項3に記載の半導体装置。 - 前記半導体素子は、前記第1電極近傍であって、前記第1の辺に沿って形成された信号入力電極を更に有し、
前記基板は、前記信号入力電極と前記外部入力端子とを接続する入力信号配線パターンを更に有し、
前記第1配線パターンと前記入力信号配線パターンとは、列を成して配置されると共に、前記第1配線パターンの外側に前記入力信号配線パターンが配置され、
前記信号入力電極は、前記第1電極よりも前記第1の辺の中央部側に配置され、
前記入力信号配線パターンは、前記第1の辺から見て前記第1電極よりも外側を経由して前記信号入力電極と接続され、
前記第3配線パターンは、前記入力信号配線パターンを迂回して前記第3電極と接続される
ことを特徴とする請求項3または請求項4に記載の半導体装置。 - 前記複数の第1電極は、第1電源電極と第1グランド電極とから構成されると共に、前記第1電源電極と前記第1グランド電極の何れか一方が少なくとも複数で構成され、かつ前記第1電源電極と前記第1グランド電極が交互に配置され、
前記第3配線パターンは、前記複数で構成された一方の電極と前記第3電極とを接続すると共に、前記機能ブロック外周を囲うように配置される
ことを特徴とする請求項3または請求項4に記載の半導体装置。 - 外部入力端子及び外部出力端子と、前記外部入力端子と前記外部出力端子の各々に接続された複数の配線パターンが形成された基板上に矩形の半導体素子を搭載する半導体装置であって、
前記半導体素子は、
第1の辺に沿った複数の入力用電極形成領域に形成される第1電極と、
第1の辺に対抗する辺に沿って形成された第2電極と、
基準電圧間を分圧することにより複数の階調電圧を生成する階調電圧生成部と、
前記階調電圧生成部の近傍に形成された複数の基準電圧用電極と、
デコーダによって前記階調電圧生成部より選択された階調電圧を前記第2電極へ出力する出力部と、
を備え、
前記基板は、
前記外部入力端子と前記第1電極とを接続する第1配線パターンと、
前記外部出力端子と前記第2電極とを接続する第2配線パターンと、
前記外部出力端子と前記基準電圧用電極とを接続すると共に、前記入力用電極形成領域間に規定される入力用電極非形成領域に対応する領域を経由する基準電圧用配線パターンと、
を備えたことを特徴とする半導体装置。 - 前記階調電圧生成部は、複数で構成され、所定の電位を基準として正極の階調電圧を生成する第1生成部と、前記所定の電位を基準として負極の階調電圧を生成する第2生成部とを有する
ことを特徴とする請求項7に記載の半導体装置。 - 前記階調電圧生成部の近傍とは、前記第1電極と前記階調電圧生成部との距離より前記基準電圧用電極と前記階調電圧生成部との距離のほうが近いことである
ことを特徴とする請求項7に記載の半導体装置。 - 外部入力端子及び外部出力端子と、前記外部入力端子と前記外部出力端子の各々に接続された複数の配線パターンが形成された基板上に搭載されて半導体装置を構成する半導体素子であって、
基準電圧間を分圧することにより複数の階調電圧を生成する階調電圧生成部と、
前記階調電圧生成部の近傍に形成された複数の基準電圧用電極と、
前記階調電圧生成部と前記基準電圧用電極とを接続する内部配線と、
を備えたことを特徴とする半導体素子。 - 外部入力端子及び外部出力端子と、前記外部入力端子と前記外部出力端子の各々に接続された複数の配線パターンが形成された基板であり、基準電圧間を分圧することにより複数の階調電圧を生成する階調電圧生成部と、前記階調電圧生成部の近傍に形成された複数の基準電圧用電極と、前記階調電圧生成部と前記基準電圧用電極とを接続する内部配線と、を備えた半導体素子が搭載されることによって半導体装置を構成する基板であって、
前記外部入力端子と前記基準電圧用電極とを接続する基準電圧用配線パターンを備えたことを特徴とする基板。 - 半導体素子を搭載する矩形の搭載領域と、前記搭載領域外周に規定される非搭載領域とを備える基板であって、
前記非搭載領域に設けられた外部入力端子と、
前記非搭載領域に設けられた外部出力端子と、
前記搭載領域の第1の辺に沿って設けられた複数の第1接続ノードと、
前記搭載領域の第1の辺に対向する辺に沿って設けられた複数の第2接続ノードと、
前記搭載領域であって、前記第1接続ノード及び前記第2接続ノードよりも内側に設けられた複数の第3接続ノードと、
前記外部入力端子と前記第1接続ノードとを接続する複数の第1配線パターンと、
前記外部出力端子と前記第2接続ノードとを接続する複数の第2配線パターンと、
前記外部入力端子と前記第3接続ノードを接続する複数の第3配線パターンと、
を備えたことを特徴とする基板。 - 前記複数の第3配線パターンは、隣り合って配置され、2つの前記第1配線パターン間に配置されていることを特徴とする請求項12に記載の基板。
- 前記複数の第3接続ノードは、前記搭載領域であって、中央部に設けられていることを特徴とする請求項12又は請求項13に記載の基板。
- 前記基板は、表示装置用のドライバICが搭載されるテープ基板又は、フィルム基板であることを特徴とする請求項12〜14のいずれか1項に記載の基板。
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