KR20210085343A - 표시 장치 - Google Patents

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Abstract

실시 예들은, 복수의 화소들이 배치되는 표시 패널, 상기 표시 패널의 제1 영역에 배치되는 화소들의 구동을 제어하고, 복수의 제1 감마 전압들을 출력하는 제1 감마 생성부를 포함하는 제1 구동 칩 및 상기 표시 패널의 제2 영역의 배치되는 화소들의 구동을 제어하고, 복수의 제2 감마 전압들을 출력하는 제2 감마 생성부를 포함하는 제2 구동 칩을 포함하되, 상기 제1 감마 생성부 및 상기 제2 감마 생성부는, 상기 제1 감마 생성부에서 출력되는 복수의 감마 기준 전압들을 이용하여 상기 제1 감마 전압들 및 상기 제2 감마 전압들을 각각 생성하는, 표시 장치에 관한 것이다.

Description

표시 장치{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 다양한 형태의 표시 장치가 개발되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시 장치가 활용되고 있다.
이중에서, 유기 발광 표시 장치는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 소자(이하, 발광 소자)는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
실시 예들은, 2chip 구조를 갖는 표시 장치에서, 각각의 구동 칩에 마련되는 감마 생성부가 동일한 감마 전압을 생성하는 표시 장치를 제공한다.
실시 예들은, 마스터 구동 칩에서 생성되는 감마 기준 전압을 온하여 감마 전압들을 생성하고, 생성된 감마 전압을 마스터 구동 칩과 슬레이브 구동 칩이 공유하는 표시 장치를 제공한다.
실시 예들은, 각각의 계조에 대응하는 감마 전압 값을 룩-업 테이블로 저장하여, 각각의 구동 칩에 마련되는 감마 생성부들이 동일한 감마 전압을 생성하는 표시 장치를 제공한다.
일 실시 예에 따른 표시 장치는, 복수의 화소들이 배치되는 표시 패널, 상기 표시 패널의 제1 영역에 배치되는 화소들의 구동을 제어하고, 복수의 감마 전압들을 출력하는 제1 감마 생성부를 포함하는 제1 구동 칩 및 상기 표시 패널의 제2 영역의 배치되는 화소들의 구동을 제어하고, 상기 복수의 감마 전압들을 출력하는 제2 감마 생성부를 포함하는 제2 구동 칩을 포함하되, 상기 제1 감마 생성부 및 상기 제2 감마 생성부 각각은, 상기 제1 감마 생성부에서 출력되는 복수의 감마 기준 전압들을 이용하여 상기 복수의 감마 전압들을 생성할 수 있다.
상기 제1 구동 칩 및 상기 제2 구동 칩 각각은, 구동 전압을 생성하는 제1 전원 관리부와 제2 전원 관리부를 포함할 수 있다.
상기 제1 감마 생성부 및 상기 제2 감마 생성부 각각은, 상기 구동 전압으로부터 기준 전압을 생성하는 기준 전압 생성부 및 상기 기준 전압을 분압하여 상기 복수의 감마 기준 전압들을 생성하고, 상기 복수의 감마 기준 전압들을 분압하여 복수의 계조들에 각각 대응하는 상기 복수의 감마 전압들을 생성하는 감마 전압 생성부를 포함할 수 있다.
상기 감마 전압 생성부는, 상기 기준 전압을 분압하여 일부 감마 기준 전압들을 생성하고, 제1 버퍼들을 통해 출력하는 제1 회로부, 상기 일부 감마 기준 전압들을 분압하여 나머지 감마 기준 전압들을 생성하고, 제2 버퍼들을 통해 출력하는 제2 회로부 및 상기 제1 회로부 및 상기 제2 회로부에서 출력되는 상기 복수의 감마 기준 전압들을 분압하여 상기 감마 전압들을 생성하는 디코더를 포함할 수 있다.
상기 제2 감마 생성부의 상기 디코더의 입력단은 상기 제1 감마 생성부의 상기 제2 회로부의 출력단에 연결될 수 있다.
상기 제2 감마 생성부의 상기 제1 버퍼들 및 상기 제2 버퍼들은 오프 상태로 제어될 수 있다.
상기 제2 감마 생성부의 상기 디코더는, 상기 제1 감마 생성부의 상기 제1 회로부 및 상기 제2 회로부에서 출력되는 상기 복수의 감마 기준 전압들을 입력받을 수 있다.
상기 제1 감마 생성부 및 상기 제2 감마 생성부 각각은, 외부의 호스트와 통신하는 컨트롤 인터페이스, 내부에 설정된 감마 기준 전압들을 저장하는 메모리, 상기 메모리로부터 상기 내부에 설정된 감마 기준 전압들을 로드하여 복수의 노드들로 각각 출력하는 적어도 하나의 레지스터, 상기 적어도 하나의 레지스터로부터 입력되는 복수의 감마 기준 전압들을 상기 복수의 감마 전압들로 변환하여 출력하는 복수의 디지털-아날로그 변환기들 및 상기 복수의 디지털-아날로그 변환기들로부터 출력되는 상기 복수의 감마 전압들을 안정화하여 출력하는 복수의 버퍼들을 포함할 수 있다.
상기 레지스터의 상기 복수의 노드들에 대응하는 감마 기준 전압들이 포함된 룩-업 테이블을 저장하는 메모리를 더 포함할 수 있다.
상기 메모리는, 상기 제1 구동 칩 및 상기 제2 구동 칩 내에 각각 마련될 수 있다.
상기 제1 감마 생성부 및 상기 감마 생성부의 상기 복수의 디지털-아날로그 변환기들은, 상기 룩-업 테이블에 포함된 상기 감마 기준 전압들을 이용하여 보정된 감마 기준 전압들을 입력받을 수 있다.
상기 제1 구동 칩 및 상기 제2 구동 칩 각각은, 외부로부터 인가되는 영상 신호에 기초하여 영상 데이터 및 제어 신호들을 출력하는 타이밍 제어부, 상기 영상 데이터, 상기 제어 신호들 및 상기 감마 전압들에 기초하여 데이터 신호들을 생성하고, 상기 화소들로 상기 데이터 신호들을 인가하는 데이터 구동부를 더 포함할 수 있다.
상기 제1 구동 칩 및 상기 제2 구동 칩 각각은, 서로 동기 신호를 교환하여 동작 타이밍을 동기시키는 동기화부를 더 포함할 수 있다.
또한, 일 실시 예에 따른 표시 장치는, 제1 구동 전원으로부터 복수의 제1 감마 기준 전압들을 생성하고, 상기 복수의 제1 감마 기준 전압들을 분압하여 복수의 계조들에 각각 대응하는 상기 복수의 제1 감마 전압들을 생성하는 제1 감마 전압 생성부 및 상기 제1 감마 전압 생성부에서 생성되는 상기 복수의 제1 감마 기준 전압들을 이용하여 복수의 제2 감마 전압들을 생성하는 제2 감마 전압 생성부를 포함할 수 있다.
상기 제2 감마 전압 생성부는, 상기 제1 구동 전원과 상이한 제2 구동 전원으로부터 복수의 제2 감마 기준 전압들을 생성할 수 있다.
상기 제1 감마 전압 생성부 및 상기 제2 감마 전압 생성부 각각은, 상기 기준 전압을 분압하여 일부 감마 기준 전압들을 생성하고, 제1 버퍼들을 통해 출력하는 제1 회로부, 상기 일부 감마 기준 전압들을 분압하여 나머지 감마 기준 전압들을 생성하고, 제2 버퍼들을 통해 출력하는 제2 회로부 및 상기 제1 회로부 및 상기 제2 회로부에서 출력되는 상기 복수의 감마 기준 전압들을 분압하여 상기 감마 전압들을 생성하는 디코더를 포함할 수 있다.
상기 제2 감마 전압 생성부의 상기 디코더의 입력단은 상기 제1 감마 전압 생성부의 상기 제2 회로부의 출력단에 연결될 수 있다.
실시 예들에 따른 표시 장치는 2chip 구조를 갖는 표시 장치에서, 각각의 구동 칩에 마련되는 감마 생성부들 사이의 감마 전압 차이를 제거할 수 있다.
실시 예들에 따른 표시 장치는, 각각의 구동 칩에 마련되는 감마 생성부들 사이의 감마 전압 차이에 의해, 표시 패널 상에서 블록 딤(block dim) 현상이 발생하는 것을 방지할 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 2개의 구동 칩으로 구성되는 표시 장치의 구성을 나타낸 블록도이다.
도 3은 도 2에 도시된 표시 장치에서 발생하는 블록 딤 현상을 설명하기 위한 도면이다.
도 4는 아날로그 방식의 감마 생성부의 일 예를 나타낸 도면이다.
도 5는 복수의 구동 칩들에 마련되는 아날로그 방식의 감마 생성부들의 연결 관계를 나타낸 도면이다.
도 6은 디지털 방식의 감마 생성부의 일 예를 나타낸 도면이다.
도 7은 디지털 방식의 감마 생성부들에 대한 감마 전압 룩-업 테이블의 일 예를 나타낸 도면이다.
이하, 도면을 참조하여 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소에 "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(40), 감마 생성부(30), 전원 공급부(50) 및 표시 패널(60)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(60)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 복수의 게이트 라인들(GL1~GLn)을 통해 표시 패널(60)의 화소(또는, 서브 화소, PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 게이트 라인들(GL1~GLn)을 통해 화소(PX)들에 제공할 수 있다.
감마 생성부(30)는 전원 공급부(50)에서 제공되는 구동 전압들(VH, VL)에 기초하여 감마 전압(VG)들을 생성한다. 일 실시 예에서, 감마 생성부(30)는 구동 전압들(VH, VL)로부터 감마 기준 전압을 생성하고, 감마 기준 전압으로부터 복수의 계조들에 대응하는 감마 전압(VG)들을 생성할 수 있다.
데이터 구동부(40)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(60)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(40)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 이러한 데이터 구동부(40)는 감마 생성부(30)에서 생성된 감마 전압(VG)들을 수신하고, 감마 전압(VG)들 중에서 영상 데이터(DATA)의 계조에 대응하는 전압을 선택하여 데이터 신호를 생성할 수 있다. 데이터 구동부(40)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
전원 공급부(50)는 복수의 전원 라인들(PL1, PL2)을 통해 표시 패널(60)의 화소(PX)들과 연결될 수 있다. 전원 공급부(50)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(60)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(VDDEL) 및 저전위 구동 전압(VSSEL)을 포함할 수 있다. 전원 공급부(50)는 생성된 구동 전압들(VDDEL, VSSEL)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
일 실시 예에서, 전원 공급부(50)는 감마 생성부(30)를 구동하기 위한 구동 전압들(VH, VL)을 더 생성할 수 있다. 전원 공급부(50)는 생성된 구동 전압들(VH, VL) 및 감마 생성부(30)로 공급할 수 있다.
표시 패널(60)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(60) 상에 매트릭스 형태로 배열될 수 있다.
각각의 화소(PX)는 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 화소(PX)들은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 화소(PX)들은 4개 이상의 색들 중 어느 하나를 표시하도록 구성될 수 있다. 예를 들어, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.
도 1에서는 게이트 구동부(20)와 데이터 구동부(40)가 표시 패널(60)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(40) 중 적어도 하나는 표시 패널(60)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(60)과 일체로 형성될 수 있다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(40) 및 전원 공급부(50)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 타이밍 제어부(10), 데이터 구동부(40), 감마 생성부(30) 및 전원 공급부(50)는 통합된 집적 회로(Integrated Circuit; IC) 형태의 구동 칩으로 구성될 수 있다. 이러한 구동 칩은 예를 들어, FPCB(Flexible Printed Circuit Board) 형태로 구현될 수 있다.
도 2는 2개의 구동 칩으로 구성되는 표시 장치의 구성을 나타낸 블록도이다.
상술한 바와 같이, 도 1의 실시 예에서, 타이밍 제어부(10), 데이터 구동부(40), 감마 생성부(30) 및 전원 공급부(50)는 하나의 구동 칩으로 구성될 수 있다. 이러한 실시 예에서, 표시 장치(1)는 표시 패널(60)의 각 영역을 분할하여 구동하는 2개의 구동 칩들(IC1, IC2)을 포함할 수 있다. 예를 들어, 2개의 구동 칩들(IC1, IC2) 중 제1 구동 칩(IC1)은 표시 패널(60)의 제1 블록(영역, B1)을 구동하고, 제2 구동 칩(IC2)은 표시 패널(60)의 제2 블록(영역, B2)을 구동하 수 있다. 이때, 2개의 구동 칩들(IC1, IC2) 중 제1 구동 칩(IC1)은 마스터로 동작하고, 제2 구동 칩(IC2)은 슬레이브로 동작할 수 있다.
각각의 구동 칩들(IC1, IC2)은 외부에 마련되는 호스트(2)와 MIPI(Mobile Industry Processor Interface)를 통해 통신하며, 호스트(2)로부터 영상 신호 및 제어 신호 등을 수신할 수 있다. 또한, 구동 칩들(IC1, IC2)은 동기 신호(SYNC)를 교환하여 동작 타이밍을 동기시킬 수 있다.
각각의 구동 칩들(IC1, IC2)은 타이밍 제어부(10), 감마 생성부(30), 데이터 구동부(40) 및 전원 공급부(50)를 포함할 수 있다. 타이밍 제어부(10), 감마 생성부(30), 데이터 구동부(40) 및 전원 공급부(50)의 동작은 도 1을 참조하여 설명한 것과 동일한 바, 그 구체적인 설명은 생략한다.
각각의 구동 칩들(IC1, IC2)은 상술한 동기 신호(SYNC)를 교환하기 위한 동기화부(70)를 더 포함할 수 있다. 또한, 각각의 구동 칩들(IC1, IC2)은 개별적으로 메모리(80)를 구비할 수 있으며, 표시 패널(60)의 구동을 위해 필요한 알고리즘을 실행하는 알고리즘 실행부(90)를 포함할 수 있다. 일 실시 예에서, 알고리즘 실행부(90)는 MCU(Micro Controller Unit)로 구현될 수 있으나, 이로써 한정되지 않는다.
도 2에서는 표시 장치(1)가 2개의 구동 칩들(IC1, IC2)을 포함하며, 표시 패널(60)의 2개의 영역으로 분할하여 제어하는 예가 도시된다. 그러나 본 실시 예는 이로써 한정되지 않으며, 다양한 실시 예들에서 표시 장치(1)는 더 많은 수의 구동 칩들을 포함하며, 표시 패널(60)을 구동 칩들의 개수에 대응되는 영역들로 분할하여 각각의 구동 칩들을 통해 제어할 수 있다.
도 3은 도 2에 도시된 표시 장치에서 발생하는 블록 딤 현상을 설명하기 위한 도면이다.
도 2에 도시된 표시 장치(1)에서 구동 칩들(IC1, IC2) 내부에 개별적으로 전원 공급부(50)들이 마련된다. 이때, 구동 칩들(IC1, IC2)이 동일한 공정 및 설계 방식에 의해 제조되더라도, 칩 특성에 편차가 발생할 수 있으며, 결과적으로 각각의 구동 칩들(IC1, IC2)의 전원 공급부(50)들에서 생성되는 전원 값이 상이할 수 있다.
감마 생성부(30)는 전원 공급부(50) 등으로부터 인가되는 구동 전압들(VH, VL)에 기초하여 감마 전압(VG)들을 생성하며, 데이터 구동부(40)는 감마 생성부(30)에서 생성된 감마 전압(VG)에 기초하여 데이터 신호를 생성한다. 이때, 각각의 구동 칩들(IC1, IC2)에서 생성되는 구동 전압들(VH, VL)의 값이 상이하면, 동일한 계조에 대하여 각각의 구동 칩들(IC1, IC2) 생성되는 데이터 전압 값이 상이하게 설정될 수 있다. 그에 따라, 각각의 구동 칩들(IC1, IC2)에 의해 구동되는 표시 패널(60) 상의 제1 블록(B1) 및 제2 블록(B2) 사이에 계조 편차에 의한 블록 딤(block dim) 현상이 발생할 수 있다.
이하의 실시 예들에서는, 이와 같은 블록 딤 현상을 방지하기 위하여, 각각의 구동 칩들(IC1, IC2)에 마련되는 감마 생성부(30)들이 동일한 감마 전압을 생성할 수 있게 하는 방법을 제공한다.
도 4는 아날로그 방식의 감마 생성부의 일 예를 나타낸 도면이다. 도 5는 복수의 구동 칩들에 마련되는 아날로그 방식의 감마 생성부들의 연결 관계를 나타낸 도면이다.
일 실시 예에서, 감마 생성부(30)는 도 4에 도시된 것과 같이 아날로그 방식으로 설계될 수 있다. 이러한 실시 예에서, 감마 생성부(30)는 기준 전압 생성부(31) 및 감마 전압 생성부(32)를 포함한다.
기준 전압 생성부(31)는 전원 공급부(50)로부터 공급되는 구동 전압들(VH, VL)을 이용하여 기준 전압(Vref)을 생성할 수 있다. 일 실시 예에서, 기준 전압(Vref)은 고전위 구동 전압(VH) 보다 낮은 레벨을 가질 수 있으나, 이로써 한정되지 않는다.
감마 전압 생성부(32)는 기준 전압 생성부(31)로부터 공급되는 기준 전압(Vref)으로부터 감마 전압(VG)을 생성할 수 있다. 예를 들어, 감마 전압 생성부(32)는 기준 전압 생성부(31)로부터 공급되는 기준 전압(Vref)을 분압하여 다수의 전압들을 생성하고, 생성된 전압들 중에서 레지스터 설정값이 지시하는 전압을 선택하여 전체 계조들 각각에 대응하는 감마 전압들(VG1~VG1024)을 생성할 수 있다.
일 실시 예에서, 감마 전압 생성부(32)는 도 4에 도시된 것과 같이 직렬로 연결된 저항 스트링(R1~R1024)으로 구성될 수 있다. 감마 전압 생성부(32)는 저항 스트링(R1~R1024)을 통해 기준 전압(Vref)을 분압하여 다수의 감마 전압들(VG1~VG1024)을 생성할 수 있다.
감마 전압들(VG1~VG1024)의 개수는 표시 장치(1)를 통해 표현하고자 하는 계조의 개수에 대응될 수 있다. 예를 들어, 표시 장치(1)를 통해 1024개의 계조를 표현하고자 하는 경우, 감마 전압들(VG1~VG1024)은 1024개가 형성될 수 있다. 저항 스트링(R1~R1024)은 생성하고자 하는 감마 전압들(VG1~VG1024)의 개수에 대응하여, 그 내부에 배치되는 저항의 개수가 결정될 수 있다. 도시된 실시 예에서는, 1024개의 감마 전압들(VG1~VG1024)이 생성되는 예가 도시되지만, 본 실시 예가 이로써 한정되지 않으며, 더 적거나 더 많은 수의 감마 전압들(VG1~VG1024)이 생성될 수 있다.
상기와 같은 감마 생성부(30)는 전원 공급부(50)로부터 인가되는 구동 전압들(VH, VL)로부터 기준 전압(Vref)을 생성하고, 기준 전압(Vref)을 분압하여 감마 전압들(VG1~VG1024)을 생성한다. 따라서, 도 2에 도시된 2개의 구동 칩들(IC1, IC2)에 각각 마련되는 전원 공급부(50)들이 상이한 구동 전압들(VH, VL)을 생성하면, 2개의 구동 칩들(IC1, IC2)에 마련되는 감마 생성부(30)들에서 상이한 전압값의 기준 전압(Vref)이 생성되고, 결과적으로 상이한 감마 전압들(VG1~VG1024)이 생성된다. 이는, 표시 패널(60) 상에서 블록 딤 현상을 유발할 수 있다.
이를 방지하기 위해, 본 실시 예에서는 구동 칩들(IC1, IC2)이 동일한 감마 전압(VG)을 출력할 수 있게 하는 구조를 제공한다.
구체적으로, 도 5a를 참조하면, 제1 구동 칩(IC1)은 제1 감마 전압 생성부(32-1)를 포함하고, 제2 구동 칩(IC2)은 제2 감마 전압 생성부(32-2)를 포함한다. 감마 전압 생성부들(32-1, 32-2) 각각은 제1 회로부(C1), 제2 회로부(C2) 및 디코더(DCD)를 포함할 수 있다.
제1 회로부(C1)는 제1 저항 스트링(RS1)을 통해 기준 전압 생성부(31)로부터 입력되는 기준 전압(Vref) 분압하여 일부 감마 기준 전압들(GMA1, GMA9)을 생성한다. 제1 회로부(C1)에 의해 선택된 일부 감마 기준 전압들(GMA1, GMA9)은 버퍼(BUF)를 통해 출력될 수 있다.
제2 회로부(C2)는 저항 스트링을 통해 제1 회로부(C1)로부터 출력되는 일부 감마 기준 전압들(GMA1, GMA9)을 분배한다. 제2 회로부(C2)는 분배된 전압들로부터 나머지 감마 기준 전압들(GMA2~ GMA8)을 선택하여, 버퍼(BUF)를 통해 출력할 수 있다.
디코더(DCD)는 제1 및 제2 회로부들(C1, C2)로부터 출력된 감마 기준 전압들(GMA1~GMA9)을 분배하여 감마 전압들(VG1~VG1024)을 출력할 수 있다. 예를 들어, 디코더(DCD)는 도 4에 도시된 것과 같은 저항 스트링(R1~R1024)을 통해 감마 기준 전압들(GMA1~GMA9)을 분압하여 다수의 감마 전압들(VG1~VG1024)을 생성할 수 있다.
본 실시 예에서, 제1 감마 전압 생성부(32-1)와 제2 감마 전압 생성부(32-2)는 동일한 감마 기준 전압을 공유하도록 설계된다. 이를 위해, 제1 구동 칩(IC1)과 제2 구동 칩(IC2) 중 어느 하나, 예를 들어 슬레이브로 동작하는 제2 구동 칩(IC2)의 감마 기준 전압은 오프로 제어된다.
예를 들어, 제2 감마 전압 생성부(32-2)의 제1 회로부(C1)와 제2 회로부(C2)에 마련되는 버퍼(BUF)들은 오프 상태로 제어될 수 있다. 제1 회로부(C1)의 버퍼(BUF)들이 오프 상태로 제어되면, 제2 감마 전압 생성부(32-2)의 제1 회로부(C1)에서 생성되는 일부 감마 기준 전압들(GMA1, GMA9)이 제2 회로부(C2)로 제공되지 않아, 제2 회로부(C2)에서 나머지 감마 기준 전압들(GMA2~GMA8)을 생성하지 못한다. 제2 회로부(C2)에서 더미의 감마 기준 전압들(GMA2~GMA8)이 생성되더라도, 제2 회로부(C2)의 버퍼(BUF)가 오프 상태로 제어되면, 제2 회로부(C2)에서 생성되는 감마 기준 전압들(GMA2~GMA8)이 디코더(DCD)로 인가되지 않는다.
대신에, 제2 감마 전압 생성부(32-2)의 디코더(DCD)에는 제1 감마 전압 생성부(32-1)에서 생성되는 감마 기준 전압들(GMA1~GMA9)이 입력된다. 즉, 제2 감마 전압 생성부(32-2)의 디코더(DCD)의 입력단은, 제1 감마 전압 생성부(32-1)의 제2 회로부(C2)의 출력단과 연결된다. 그에 따라, 제2 감마 전압 생성부(32-2)의 디코더(DCD)는 제1 감마 전압 생성부(32-1)의 제1 회로부(C1) 및 제2 회로부(C2)로부터 출력되는 감마 기준 전압들(GMA1~GMA9)을 입력받는다. 제2 감마 전압 생성부(32-2)의 디코더(DCD)는 제1 감마 전압 생성부(32-1)의 제1 회로부(C1) 및 제2 회로부(C2)로부터 출력되는 감마 기준 전압들(GMA1~GMA9)을 분배하여 감마 전압들(VG1~VG1024)을 출력할 수 있다.
다양한 실시 예에서, 제2 감마 전압 생성부(32-2)의 디코더(DCD)의 입력단과 제1 감마 전압 생성부(32-1)의 제2 회로부(C2)의 출력단 사이에 저항 매칭을 위한 저항(R)들이 더 형성될 수 있다.
상기와 같이, 제1 감마 전압 생성부(32-1)와 제2 감마 전압 생성부(32-2)는, 제1 감마 전압 생성부(32-1)에서 생성되는 감마 기준 전압들(GMA1~GMA9)을 공유하므로, 동일한 감마 전압들(VG1~VG1024)을 생성할 수 있다. 제1 감마 전압 생성부(32-1)와 제2 감마 전압 생성부(32-2)가 동일한 감마 전압들(VG1~VG1024)을 생성하므로, 제1 구동 칩(IC1) 및 제2 구동 칩(IC2)에 의해 각각 제어되는 제1 블록(B1)과 제2 블록(B2) 사이에서 계조 편차가 제거될 수 있고, 결과적으로 블록 딤 현상이 방지될 수 있다.
도 6은 디지털 방식의 감마 생성부의 일 예를 나타낸 도면이다. 도 7은 디지털 방식의 감마 생성부들에 대한 감마 전압 룩-업 테이블의 일 예를 나타낸 도면이다.
일 실시 예에서, 감마 생성부(30)는 도 6에 도시된 것과 같이 디지털 방식으로 설계될 수 있다. 이러한 실시 예에서, 감마 생성부(30)는 프로그래머블 감마 IC로 구성될 수 있다.
도 6을 참조하면, 감마 생성부(30)는 컨트롤 인터페이스(Control Interface, 33), 제1 및 제2 메모리(34A, 34B)들, 레지스터들(Register, 35A, 35B), 디지털-아날로그 변환기(Digital to Analog Converter, 이하 "DAC"라 함)들(36), 및 버퍼(Buffer, 37)들을 포함한다.
감마 생성부(30)에는 호스트(2)로부터 출력된 직렬 클럭(SCL)과, 직렬 클럭(SCL)에 동기되는 직렬 데이터(SDA)가 입력된다. 감마 생성부(30)에는 고전위 구동 전압(VH)과 저전위 구동 전압(VL)이 공급된다. 저전위 구동 전압(VL)은 기저 전압(GND 0V)일 수 있다.
컨트롤 인터페이스(33)는 직렬 데이터(SDA)로 입력되는 제어 데이터를 레지스터들(35A, 35B)에 공급한다. 컨트롤 인터페이스(33)는 제어 데이터를 레지스터들(35A, 35B)에 기입(writing)한다. 호스트(2)로부터 컨트롤 인터페이스(33)를 통해 제어 데이터가 공급되는 경우, 감마 생성부(30)는 호스트(2)의 제어 하에 내부에 설정된 감마 기준 전압을 출력할 수 있다.
제1 및 제2 메모리(34A, 34B)에는 내부에 설정된 감마 기준 전압이 저장될 수 있다. 예를 들어, 제1 메모리(34A)에는 정극성의 감마 기준 전압이 저장되고, 제2 메모리(34B)에는 부극성의 감마 기준 전압이 저장될 수 있다. 제1 및 제2 메모리(34A, 34B)는 비휘발성으로 구현될 수 있다.
제1 및 제2 메모리(34A, 34B)에는 호스트(2) 등으로부터 출력된 선택 신호(SEL)가 입력된다. 이때, 제2 메모리(34B)에는 인버터(Inv)에 의해 인버전된 선택 신호(SEL)가 입력된다. 선택 신호(SEL)에 따라 제1 및 제2 메모리(34A, 34B) 중 어느 하나에 저장된 감마 기준 전압이 레지스터들(35A, 35B)로 출력된다. 예를 들어, 하이 로직 레벨의 선택 신호(SEL)가 입력되는 경우 제1 메모리(34A)에 저장된 감마 기준 전압이 제1 레지스터(35A)로 출력되고, 로우 로직 레벨의 선택 신호(SEL)가 입력되는 제2 메모리(34B)에 저장된 감마 기준 전압이 제2 레지스터(35B)로 출력될 수 있다.
일 실시 예에서, 제1 메모리(34A) 또는 제2 메모리(34B)로부터의 출력은, 한 프레임 주기로 교번될 수 있다. 이때, 컨트롤 인터페이스(33)는 제1 및 제2 메모리(34A, 34B)에 저장된 감마 기준 전압을 레지스터들(35A, 35B)에 공급하기 위한 메모리 리드/라이트(read/write) 클럭을 발생하여 제1 및 제2 메모리(34A, 34B)와 레지스터들(35A, 35B)에 입력한다.
레지스터들(35A, 35B)은 반복 쓰기(re-writable)가 가능한 메모리로 구현된다. 레지스터들(35A, 35B)는 컨트롤 인터페이스(33)의 제어 하에 감마 기준 전압을 일시 저장한 후 DAC(36)들에 공급한다.
다양한 실시 예에서, 레지스터(35A, 35B)은 제1 레지스터(35A) 및 제2 레지스터(35B)를 포함할 수 있다. 제1 레지스터(35A)는 정극성 감마 기준 전압을 출력하고, 제2 레지스터(35B)는 부극성 감마 기준 전압을 출력할 수 있다. 제1 레지스터(35A)와 제2 레지스터(35B)는 반전된 형태로 감마 기준 전압을 출력하는 것을 제외하면 그 구성이 동일할 수 있다.
DAC(36)들 각각에는 감마 기준 전압이 독립적으로 인가된다. 또한, DAC(36)들 각각은 출력 채널 핀들(OUT1~OUTp, p는 2 이상의 자연수) 각각에 1:1로 접속된다. DAC(36)들 중 일부는 공통 전압 출력 핀(Vcom)에 접속되어 공통 전압을 출력하도록 설계될 수도 있다.
DAC(36)들 각각은 레지스터들(35A, 35B)로부터 출력된 디지털 전압 형태의 감마 기준 전압을 분압하고, 아날로그 전압 형태의 감마 전압으로 변환하여 출력한다. DAC(36)들 각각은 감마 기준 전압 값에 대응하여 감마 전압을 출력할 수 있다.
버퍼(37)들은 DAC(36)들의 출력 단자들과 출력 채널 핀들(OUT1~OUTp) 사이에 접속된다. 버퍼(37)들은 감마 생성부(30)의 부하 변동을 고려하여 출력 채널 핀들(OUT1~OUTp)을 통해 출력되는 감마 전압을 안정화한다.
도 3에 도시된 2개의 구동 칩들(IC1, IC2)에 상기와 같은 디지털 방식의 감마 생성부(30)들이 마련될 때, 프로그래머블 감마 IC의 특성 차이에 의해 각 구동 칩(IC1, IC2)의 레지스터들(35A, 35B)로부터 상이한 감마 기준 전압이 출력될 수 있다. 그러면 각 구동 칩들(IC1, IC2)의 DAC(36)들 및 버퍼(37)들에서 상이한 감마 전압들(VG1~VG1024)이 생성되어 표시 패널(60) 상에서 블록 딤 현상을 유발할 수 있다.
이를 방지하기 위해, 본 실시 예에서는 구동 칩들(IC1, IC2)이 동일한 감마 전압(VG)을 출력할 수 있게 하는 구조를 제공한다.
구체적으로, 도 7을 참조하면, 제1 구동 칩(IC1) 및 제2 구동 칩(IC2)의 감마 생성부(30)들을 위한 요구되는 감마 기준 전압들이 룩-업 테이블 형태로 저장될 수 있다. 룩-업 테이블에 저장되는 감마 기준 전압들의 개수는 레지스터들(35A, 35B)로부터 감마 기준 전압이 출력되는 노드의 개수에 대응될 수 있다. 도 7에는 레지스터들(35A, 35B)로부터 감마 기준 전압이 출력되는 노드 수가 35개인 경우가 예로써 도시되지만, 본 실시 예가 이로써 한정되지 않는다.
이러한 룩-업 테이블은 예를 들어, 호스트(2) 등에 마련되는 메모리 및/또는 구동 칩들(IC1, IC2)에 마련되는 메모리(80)들에 저장될 수 있다. 룩-업 테이블에 작성된 요구되는 감마 기준 전압들은 감마 생성부(30)의 레지스터들(35A, 35B)에 직접 적용될 수 있다. 레지스터들(35A, 35B)은 제1 및 제2 메모리(34A, 34B)로부터 출력되는 감마 기준 전압들과 룩-업 테이블로부터 적용된 요구되는 감마 기준 전압들을 비교하고, 비교 결과에 따라 감마 기준 전압들을 보정하여, 보정된 감마 기준 전압들을 출력할 수 있다.
또는, 룩-업 테이블에 저장된 감마 기준 전압들은 DAC(36)들의 입력단에 적용되어, DAC(36)들 각각에 보정된 감마 기준 전압이 인가되게 할 수 있다. 룩-업 테이블에 저장된 감마 기준 전압들의 적용 방식은 상술한 것으로 한정되지 않는다.
제1 구동 칩(IC1)과 제2 구동 칩(IC2)이 동일한 룩-업 테이블을 공유할 때, 제1 구동 칩(IC1)과 제2 구동 칩(IC2)은 동일하게 보정된 감마 기준 전압들에 기초하여 감마 전압들을 생성할 수 있다. 그에 따라, 제1 구동 칩(IC1) 및 제2 구동 칩(IC2)에 의해 각각 제어되는 제1 블록(B1)과 제2 블록(B2) 사이에서 계조 편차가 제거될 수 있고, 결과적으로 블록 딤 현상이 방지될 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 감마 생성부
40: 데이터 구동부
50: 전원 공급부
60: 표시 패널

Claims (17)

  1. 복수의 화소들이 배치되는 표시 패널;
    상기 표시 패널의 제1 영역에 배치되는 화소들의 구동을 제어하고, 복수의 감마 전압들을 출력하는 제1 감마 생성부를 포함하는 제1 구동 칩; 및
    상기 표시 패널의 제2 영역의 배치되는 화소들의 구동을 제어하고, 상기 복수의 감마 전압들을 출력하는 제2 감마 생성부를 포함하는 제2 구동 칩을 포함하되,
    상기 제1 감마 생성부 및 상기 제2 감마 생성부 각각은,
    상기 제1 감마 생성부에서 출력되는 복수의 감마 기준 전압들을 이용하여 상기 복수의 감마 전압들을 생성하는, 표시 장치.
  2. 제1항에 있어서, 상기 제1 구동 칩 및 상기 제2 구동 칩 각각은,
    구동 전압을 생성하는 제1 전원 관리부와 제2 전원 관리부를 포함하는, 표시 장치.
  3. 제2항에 있어서, 상기 제1 감마 생성부 및 상기 제2 감마 생성부 각각은,
    상기 구동 전압으로부터 기준 전압을 생성하는 기준 전압 생성부; 및
    상기 기준 전압을 분압하여 상기 복수의 감마 기준 전압들을 생성하고, 상기 복수의 감마 기준 전압들을 분압하여 복수의 계조들에 각각 대응하는 상기 복수의 감마 전압들을 생성하는 감마 전압 생성부를 포함하는, 표시 장치.
  4. 제3항에 있어서, 상기 감마 전압 생성부는,
    상기 기준 전압을 분압하여 일부 감마 기준 전압들을 생성하고, 제1 버퍼들을 통해 출력하는 제1 회로부;
    상기 일부 감마 기준 전압들을 분압하여 나머지 감마 기준 전압들을 생성하고, 제2 버퍼들을 통해 출력하는 제2 회로부; 및
    상기 제1 회로부 및 상기 제2 회로부에서 출력되는 상기 복수의 감마 기준 전압들을 분압하여 상기 감마 전압들을 생성하는 디코더를 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 제2 감마 생성부의 상기 디코더의 입력단은 상기 제1 감마 생성부의 상기 제2 회로부의 출력단에 연결되는, 표시 장치.
  6. 제5항에 있어서,
    상기 제2 감마 생성부의 상기 제1 버퍼들 및 상기 제2 버퍼들은 오프 상태로 제어되는, 표시 장치.
  7. 제6항에 있어서,
    상기 제2 감마 생성부의 상기 디코더는, 상기 제1 감마 생성부의 상기 제1 회로부 및 상기 제2 회로부에서 출력되는 상기 복수의 감마 기준 전압들을 입력받는, 표시 장치.
  8. 제2항에 있어서, 상기 제1 감마 생성부 및 상기 제2 감마 생성부 각각은,
    외부의 호스트와 통신하는 컨트롤 인터페이스;
    내부에 설정된 감마 기준 전압들을 저장하는 메모리;
    상기 메모리로부터 상기 내부에 설정된 감마 기준 전압들을 로드하여 복수의 노드들로 각각 출력하는 적어도 하나의 레지스터;
    상기 적어도 하나의 레지스터로부터 입력되는 복수의 감마 기준 전압들을 상기 복수의 감마 전압들로 변환하여 출력하는 복수의 디지털-아날로그 변환기들; 및
    상기 복수의 디지털-아날로그 변환기들로부터 출력되는 상기 복수의 감마 전압들을 안정화하여 출력하는 복수의 버퍼들을 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 레지스터의 상기 복수의 노드들에 대응하는 감마 기준 전압들이 포함된 룩-업 테이블을 저장하는 메모리를 더 포함하는, 표시 장치.
  10. 제9항에 있어서, 상기 메모리는,
    상기 제1 구동 칩 및 상기 제2 구동 칩 내에 각각 마련되는, 표시 장치.
  11. 제9항에 있어서, 상기 제1 감마 생성부 및 상기 감마 생성부의 상기 복수의 디지털-아날로그 변환기들은,
    상기 룩-업 테이블에 포함된 상기 감마 기준 전압들을 이용하여 보정된 감마 기준 전압들을 입력받는, 표시 장치.
  12. 제2항에 있어서, 상기 제1 구동 칩 및 상기 제2 구동 칩 각각은,
    외부로부터 인가되는 영상 신호에 기초하여 영상 데이터 및 제어 신호들을 출력하는 타이밍 제어부;
    상기 영상 데이터, 상기 제어 신호들 및 상기 감마 전압들에 기초하여 데이터 신호들을 생성하고, 상기 화소들로 상기 데이터 신호들을 인가하는 데이터 구동부를 더 포함하는, 표시 장치.
  13. 제12항에 있어서, 상기 제1 구동 칩 및 상기 제2 구동 칩 각각은,
    서로 동기 신호를 교환하여 동작 타이밍을 동기시키는 동기화부를 더 포함하는, 표시 장치.
  14. 제1 구동 전원으로부터 복수의 제1 감마 기준 전압들을 생성하고, 상기 복수의 제1 감마 기준 전압들을 분압하여 복수의 계조들에 각각 대응하는 상기 복수의 제1 감마 전압들을 생성하는 제1 감마 전압 생성부; 및
    상기 제1 감마 전압 생성부에서 생성되는 상기 복수의 제1 감마 기준 전압들을 이용하여 복수의 제2 감마 전압들을 생성하는 제2 감마 전압 생성부를 포함하는, 표시 장치.
  15. 제14항에 있어서, 상기 제2 감마 전압 생성부는,
    상기 제1 구동 전원과 상이한 제2 구동 전원으로부터 복수의 제2 감마 기준 전압들을 생성하는, 표시 장치.
  16. 제15항에 있어서, 상기 제1 감마 전압 생성부 및 상기 제2 감마 전압 생성부 각각은,
    상기 기준 전압을 분압하여 일부 감마 기준 전압들을 생성하고, 제1 버퍼들을 통해 출력하는 제1 회로부;
    상기 일부 감마 기준 전압들을 분압하여 나머지 감마 기준 전압들을 생성하고, 제2 버퍼들을 통해 출력하는 제2 회로부; 및
    상기 제1 회로부 및 상기 제2 회로부에서 출력되는 상기 복수의 감마 기준 전압들을 분압하여 상기 감마 전압들을 생성하는 디코더를 포함하는, 표시 장치.
  17. 제16항에 있어서,
    상기 제2 감마 전압 생성부의 상기 디코더의 입력단은 상기 제1 감마 전압 생성부의 상기 제2 회로부의 출력단에 연결되는, 표시 장치.
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