TWI458065B - 半導體裝置、半導體元件以及基板 - Google Patents

半導體裝置、半導體元件以及基板 Download PDF

Info

Publication number
TWI458065B
TWI458065B TW097123182A TW97123182A TWI458065B TW I458065 B TWI458065 B TW I458065B TW 097123182 A TW097123182 A TW 097123182A TW 97123182 A TW97123182 A TW 97123182A TW I458065 B TWI458065 B TW I458065B
Authority
TW
Taiwan
Prior art keywords
electrode
semiconductor device
wiring pattern
gray scale
semiconductor element
Prior art date
Application number
TW097123182A
Other languages
English (en)
Other versions
TW200910565A (en
Inventor
Akira Nakayama
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Publication of TW200910565A publication Critical patent/TW200910565A/zh
Application granted granted Critical
Publication of TWI458065B publication Critical patent/TWI458065B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

半導體裝置、半導體元件以及基板
本發明關於半導體裝置、半導體元件以及基板。
圖12表示應用COF(Chip On Film，覆晶薄膜)法製作的作為顯示裝置用驅動器的先前的半導體裝置100A的構成的一例。
如圖12所示，此半導體裝置100A，具有構成為IC(Integrated Circuit，積體電路)晶片的半導體元件12、及作為基板發揮功能且由薄膜構成的絕緣性膜18，且是藉由將半導體元件12搭載於絕緣性膜18上而構成。
半導體元件12中具備階梯電阻80，該階梯電阻80是由配置於各預先規定的位置上的4個電阻器80a、80b、80c、80d串聯連接而構成，且生成作為自該半導體元件12向顯示裝置輸出的輸出電壓的基準的參考電壓。又，半導體元件12中具備，沿著該半導體元件12的第1邊而形成的5個階梯電阻用電極82a、82b、82c、82d、82e。進而，半導體元件12中具備：半導體元件內部配線86，將階梯電阻用電極82a以及階梯電阻用電極82e與階梯電阻80的上述串聯連接的端部連接；及半導體元件內部配線88，將階梯電阻用電極82b~82d與階梯電阻80的上述串聯連接的中間連接部連接。再者，於階梯電阻用電極82a的表面上設置著Au(金)凸塊84a，於階梯電阻用電極82b的表面上設置著Au凸塊84b，於階梯電阻用電極82c的表面 上設置著Au凸塊84c，於階梯電阻用電極82d的表面上設置著Au凸塊84d，且於階梯電阻用電極82e的表面上設置著Au凸塊84e。
另一方面，於絕緣性膜18上具備輸入側外界引線22以及輸出側外界引線24，該些外界引線設置於該絕緣性膜18上的未搭載半導體元件12的非搭載區域上，且作為外部連接用端子而發揮功能。又，絕緣性膜18上具備：階梯電阻用連接節點21a，形成於絕緣性膜18上的搭載著半導體元件12的搭載區域上，且連接於對應的階梯電阻用電極82a、82b、82c、82d、82e；階梯電阻用連接圖案21，自上述非搭載區域跨至上述搭載區域而形成，且連接輸入側外界引線22與階梯電阻用連接節點21a。
半導體裝置100A中，自輸入側外界引線22輸入信號，於半導體元件12內實施規定的轉換後，自輸出側外界引線24輸出轉換後的信號。再者，圖12中，為避免複雜化，對半導體元件12的內部電路僅圖示階梯電阻80，並省略了其它內部電路(例如邏輯部、位準轉換部、鎖存部、DA(Digital－Analogy，數位類比)轉換部、灰階電壓生成部等)的圖示。
亦如圖12所示，一般而言，階梯電阻是根據半導體元件12的短邊及區域的情況而彎曲配置。又，作為一例，圖12所示的階梯電阻形成為圖13所示的電路構成，但存在如下問題，即，為了不使此電路的特性產生變動，必須使半導體元件內部配線86及半導體元件內部配線88、尤其 是半導體元件內部配線86的阻抗極低，因此必須增大半導體元件內部配線86以及半導體元件內部配線88的配線寬度，結果，必須增大半導體元件12的面積。
作為用來解決上述問題的技術，專利文獻1中為了實現半導體裝置的小型化以及輕量化而揭示了一種半導體裝置，，是於藉由將形成於基板上的配線圖案、與半導體元件上的周邊部中的第1連接端子形成區域內所形成的第1連接端子連接，而將半導體元件安裝於基板上所成的半導體裝置，該半導體裝置的特徵在於：於上述半導體元件上、以及上述第1連接端子形成區域外，具備將信號輸入至上述半導體元件或者自上述半導體元件輸出信號的第2連接端子，且於上述基板上，具備連接上述第2連接端子與上述配線圖案的連接用配線、及/或連接上述第2連接端子與其它第2連接端子的連接用配線。
根據上述技術，亦可利用連接用配線來連接半導體元件電路與配線圖案，因此，可用連接用配線來代替表面或內部所繞設的配線，從而可實現半導體元件的小型化以及輕量化。
【專利文獻1】日本專利特開2006－80167號公報
然而，上述專利文獻1中所揭示的技術中，雖可減少與來自半導體元件電路的輸出相對應的配線，但絲毫未考慮對半導體元件輸入的信號。尤其是，在半導體元件上的周邊部形成第1連接端子之類的既成概念的基礎上，對半 導體元件的小型化並不充.分。
本發明是為了解決上述問題而完成的，其目的在於提供一種能夠使半導體元件更小型化的半導體裝置、該半導體元件以及基板。
為了實現上述目的，申請專利範圍第1項所揭示的半導體裝置是於形成著外部輸入端子及外部輸出端子、以及連接於各上述外部輸入端子與上述外部輸出端子的多個配線圖案的基板上，搭載著矩形半導體元件的半導體裝置，該半導體裝置的特徵在於，上述半導體元件包括：灰階電壓生成部，藉由對基準電壓間進行分壓而生成多個灰階電壓；多個基準電壓用電極，形成於上述灰階電壓生成部的附近；及內部配線，連接上述灰階電壓生成部與上述基準電壓用電極，且上述基板包括連接上述外部輸入端子與上述基準電壓用電極的基準電壓用配線圖案。
再者，所謂上述灰階電壓生成部的附近是指，最近的功能區塊是灰階電壓生成部的位置。
如此，根據申請專利範圍第1項所揭示的半導體裝置，於半導體元件的灰階電壓生成部的附近設置著基準電壓用電極，另一方面，於基板上設置著連接外部輸入端子與基準電壓用電極的基準電壓用配線圖案，因此可使半導體元件更小型化。
另一方面，為了實現上述目的，申請專利範圍第7項所揭示的半導體裝置，是於形成著外部輸入端子及外部輸出端子、以及連接於各上述外部輸入端子與上述外部輸出 端子的多個配線圖案的基板上，搭載著矩形半導體元件的半導體裝置。該半導體裝置的特徵在於，上述半導體元件包括：第1電極，形成於沿著第1邊的多個輸入用電極形成區域內；第2電極，沿著與第1邊相對的邊而形成；灰階電壓生成部，藉由對基準電壓間進行分壓而生成多個灰階電壓；多個基準電壓用電極，形成於上述灰階電壓生成部的附近；輸出部，將由解碼器自上述灰階電壓生成部選擇的灰階電壓輸出至上述第2電極。且上述基板包括：第1配線圖案，連接上述外部輸入端子與上述第1電極；第2配線圖案，連接上述外部輸出端子與上述第2電極；基準電壓用配線圖案，連接上述外部輸出端子與上述基準電壓用電極，且經過上述輸入用電極形成區域間所形成的輸入用電極非形成區域對應的區域。
再者，所謂上述灰階電壓生成部的附近是指，最近的功能區塊是灰階電壓生成部的位置。
如此，根據申請專利範圍第7項所揭示的半導體裝置，於半導體元件的灰階電壓生成部的附近設置著基準電壓用電極，另一方面，於基板上設置著連接外部輸入端子與基準電壓用電極的基準電壓用配線圖案，因此可使半導體元件更小型化。
又，為了實現上述目的，申請專利範圍第10項所揭示的半導體元件，是基板上搭載著形成著外部輸入端子及外部輸出端子、以及連接於各上述外部輸入端子與上述外部輸出端子的多個配線圖案而構成半導體裝置的半導體元 件，該半導體元件的特徵在於包括：灰階電壓生成部，藉由對基準電壓間進行分壓而生成多個灰階電壓；多個基準電壓用電極，形成於上述灰階電壓生成部的附近；及內部配線，連接上述灰階電壓生成部與上述基準電壓用電極。
由此，根據申請專利範圍第10項所揭示的半導體元件，因與申請專利範圍第1項所揭示的半導體元件相同，故而藉由與申請專利範圍第1項所揭示的基板加以組合，而可與申請專利範圍第1項所揭示的發明相同地，使半導體元件更小型化。
進而，為了實現上述目的，申請專利範圍第11項所揭示的基板，是形成著外部輸入端子及外部輸出端子、以及連接於各上述外部輸入端子與上述外部輸出端子的多個配線圖案的基板，且是藉由搭載半導體元件而構成半導體裝置的基板，該半導體元件包括：灰階電壓生成部，藉由對基準電壓間進行分壓而生成多個灰階電壓；多個基準電壓用電極，形成於上述灰階電壓生成部的附近；及內部配線，連接上述灰階電壓生成部與上述基準電壓用電極，該基板的特徵在於：包括連接上述外部輸入端子與上述基準電壓用電極的基準電壓用配線圖案。
由此，根據申請專利範圍第11項所揭示的基板，因與申請專利範圍第1項所揭示的基板相同，故而藉由與申請專利範圍第1項所揭示的半導體元件加以組合，而可與申請專利範圍第1項所揭示的發明相同地，使半導體元件更小型化。
根據本發明的半導體裝置、半導體元件及基板，可獲得能夠使半導體元件更小型化的效果。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式詳細說明如下。
以下，參照圖式對本發明的實施形態加以詳細說明。
[第1實施形態]
圖1以及圖2，表示應用COF(Chip On Film)法製作的作為顯示裝置用驅動器的本實施形態中的半導體裝置10A的構成。再者，圖1是表示半導體裝置10A的構成的平面圖，圖2A是表示與半導體裝置10A的接地配線相關的部分的構成的平面圖，圖2B是表示與半導體裝置10A的電源配線相關的部分的構成的平面圖。
如圖1以及圖2所示，該半導體裝置10A具有：構成為IC(Integrated Circuit，積體電路)晶片的半導體元件12；及絕緣性膜18，作為基板發揮功能且由薄膜(膠帶)構成，該半導體元件12搭載於絕緣性膜18。
大致矩形的半導體元件12，包括：接地端子電極(鋁焊墊)14a，沿著該半導體元件12表面的第1邊而形成，作為接地位準輸入用電極；Au(金)凸塊16a，設置於接地端子電極14a的表面上；電源端子電極(鋁焊墊)14b，沿著該半導體元件12的上述第1邊而形成，作為電源輸入 用電極；Au凸塊16b，設置於電源端子電極14b的表面上。將接地端子電極14a與電源端子電極14b統稱為第1電極14。又，半導體元件12包括：驅動器輸出端子電極(鋁焊墊)25，沿著該半導體元件12的上述第1邊的對邊而形成，作為信號輸出用電極；Au凸塊26，設置於驅動器輸出端子電極25的表面上；半導體元件內部接地配線28a；半導體元件內部電源配線28b；及半導體元件內部輸出部30A~半導體元件內部輸出部30D，沿著上述第1邊的對邊而形成，且輸出各預先規定的使顯示裝置驅動的信號。將半導體元件內部接地配線28a與半導體元件內部電源配線28b統稱為內部電源配線28。又，亦將驅動器輸出端子電極25稱作第2電極25。再者，半導體元件內部接地配線28a以及半導體元件內部電源配線28b，設置於整個半導體元件12上，其中，於半導體元件內部輸出部30附近是沿著上述第1邊的對邊而設置。
另一方面，絕緣性膜18上，定義有搭載著半導體元件12的搭載區域、及形成於搭載區域的外周的非搭載區域。此處，因半導體元件12為矩形，故而此處所定義的搭載區域亦為矩形。尤其是，就驅動器IC而言，大部分為長方形，以下將長邊的方向定義為長度方向。
在絕緣性膜18上的非搭載區域上，形成著輸入側外界引線(外部輸入端子)22與輸出側外界引線(外部輸出端子)24，該輸入側外界引線22輸入有來自對驅動器IC進行控制的控制IC(例如時序控制器等)的信號，以及搭載 向顯示裝置(LCD(Liquid Crystal Display，液晶顯示器)面板等)輸出信號的該輸出側外界引線24。
又，於絕緣性膜18上的搭載區域上，形成著第1連接節點19a、第2連接節點20a、及第3連接節點54a。
此處，第1連接節點19a是沿著矩形搭載區域所形成的第1邊而設置的。又，第2連接節點20a是沿著上述第1邊的對邊而設置的。進而，第3連接節點54a，設置於於搭載區域中、第1連接節點19a及第2連接節點20a的內側。本實施形態中，亦可表現為，第3連接節點54a形成於第2連接節點20a附近。
進而，於絕緣性膜18上，形成著金屬配線圖案(第1~第3連接圖案)19、20、54。金屬配線圖案19連接第1連接節點19a與輸入側外界引線22。金屬配線圖案20連接第2連接節點20a與輸出側外界引線24。金屬配線圖案54連接第1連接節點19a與第3連接節點54a。再者，各外界引線、金屬配線圖案以及連接節點，可根據需要而形成為一體。
此處，Au凸塊16a、16b、26，設置於沿著半導體元件12的外周而設的電極14a、14b、25上，於半導體元件12搭載於絕緣性膜18上的狀態下，經由金屬配線圖案19、20以及設置於該金屬配線圖案19、20的一部分上的第1連接節點19a或者第2連接節點20a，使Au凸塊16a、16b電連接於輸入側外界引線22，且使Au凸塊26電連接於輸出側外界引線24。如此，第1連接節點19a電連接於半導 體元件12上所設的Au凸塊以及設置著該Au凸塊的端子電極，因此，第1連接節點19a形成於上述搭載區域內，且與半導體元件內部接地配線28a或半導體元件內部電源配線28b電連接。
又，半導體元件12中，設於各Au凸塊下側的端子電極、與半導體元件12的內部電路，是藉由該半導體元件12的內部配線而電連接。
又，接地端子電極14a電連接於半導體元件內部接地配線28a，電源端子電極14b電連接於半導體元件內部電源配線28b。藉此，半導體元件內部接地配線28a以及半導體元件內部電源配線28b，經由第1連接節點20a以及金屬配線圖案20而電連接於輸入側外界引線22。
半導體裝置10A中，自輸入側外界引線22輸入信號，於半導體元件12內實施規定的轉換後，自輸出側外界引線24輸出轉換後的信號。再者，圖1以及圖2中，為了避免複雜化，對半導體元件12的內部電路(各功能區塊)僅圖示半導體元件內部輸出部30A~半導體元件內部輸出部30D，而省略了其它內部電路(例如邏輯部、位準轉換部、鎖存部、DA轉換部、灰階電壓生成部等)的圖示。
又，半導體元件內部輸出部30A~半導體元件內部輸出部30D的構成，通常是以運算放大器為主要構成要素。以下，將輸出部統稱為半導體元件內部輸出部30，對該半導體元件內部輸出部30進行說明。
一般而言，半導體元件內部輸出部30中，設置著與對 應的驅動器輸出端子電極25的數量相等或大於該數量的運算放大器。因驅動器輸出端子電極25的數量非常多，故而於設計方面，如半導體元件內部輸出部30A~30D那樣的劃分成若干區塊。就具有720個通道的輸出的驅動器IC而言，劃分為4部分之後，半導體元件內部輸出部30A設置著相當於180個通道的運算放大器。再者，當利用不同的運算放大器對正極以及負極進行驅動時，亦有時會形成通道數的數倍的運算放大器。此處，將上述運算放大器的集合體表示為一個輸出部。半導體元件內部輸出部30，設置於驅動器輸出端子電極25的附近。
再者，圖式上，確保半導體元件內部輸出部30B與半導體元件內部輸出部30C之間的空間，較其他半導體元件內部輸出部30之間的空間更大，於此，配置著灰階電壓生成電路等各種功能區塊。
此處，於本實施形態的半導體元件12的表面、且在半導體元件內部輸出部30A~30D的附近，形成著接地端子電極52a及電源端子電極52b。此處·於接地端子電極52a上形成著接地用半導體元件表面Au凸塊50a，且於電源端子電極52b上形成著電源用半導體元件表面Au凸塊50b。再者，以下，將接地端子電極52a以及電源端子電極52b統稱為第3電極52。再者，所謂上述半導體元件內部輸出部的附近是指，最近的功能區塊為半導體元件內部輸出部的位置，或位於半導體內部輸出部外周。
此處，亦可表現為，第3電極52設置於驅動器輸出端 子電極25的附近。換而言之，第3電極52設置於半導體元件內部輸出部30的外周。又，根據情況，有時亦會設置於半導體元件內部輸出部30A與半導體元件內部輸出部30B的區塊間。此處，理想的是設置多個第3電極52。多個第3電極52，分別藉由金屬配線圖案54而共通連接於接地端子電極52a間或者電源端子電極52b間。作為設置著多個第3電極52的位置，為半導體元件12的中央部、輸出部30的區塊間、以及相當於半導體元件12表面的短邊的側邊附近等。也可以，於半導體元件12的長度方向的左右分別設置著第3電極52。
此處，上述共通連接的金屬配線圖案54，具有沿長度方向呈直線配置的部分。又，共通連接於接地端子電極52a間的金屬配線圖案54、與共通連接於電源端子電極52b間的金屬配線圖案54，夾著半導體元件內部輸出部30而配置著。換而言之，輸出部30位於共通連接於接地端子電極52a間的金屬配線圖案54、與共通連接於電源端子電極52b間的金屬配線圖案54之間。進而，共通連接的金屬配線圖案54，配置於半導體元件內部接地配線28a以及半導體元件內部電源配線28b的附近。再者，半導體元件內部接地配線28a以及半導體元件內部電源配線28b亦沿著長度方向延伸設置。
作為第1電極的接地端子電極14a以及電源端子電極14b，沿著半導體元件12的上述第1邊而設有多個。換而言之，在長度方向上，於將上述第1邊劃分為兩部分而成 的左右部分上分別設置著接地端子電極14a以及電源端子電極14b。此處，電源端子電極14b，配置於較接地端子電極14a而更靠近中央的位置。又，與電源端子電極14b連接的金屬配線圖案54，經過半導體元件12的中央附近，與共通連接於電源端子電極52b間的金屬配線圖案54相連接。
進而，接地端子電極14a與接地端子電極52a藉由半導體元件內部接地配線28a而連接著，而電源端子電極14b與電源端子電極52b藉由半導體元件內部電源配線28b而連接著。
另一方面，於絕緣性膜18上，於搭載著半導體元件12的狀態下，形成著金屬配線圖案54，使該半導體元件12的Au凸塊16a與接地用半導體元件表面Au凸塊50a之間電連接，且使Au凸塊16b與電源用半導體元件表面Au凸塊50b之間電連接。由此，於半導體元件12搭載於絕緣性膜18上的狀態下，設置於金屬配線圖案54的一部分上的第3連接節點54a與接地端子電極52a或電源端子電極52b電連接，從而使得接地端子電極14a與接地端子電極52a電連接，且使得電源端子電極14b與電源端子電極52b電連接。再者，一般而言，金屬配線圖案54是由Cu(銅)等導電率比較高的導電性物質形成的，因此，該金屬配線圖案54的電阻較之形成於半導體元件內部的鋁的電阻非常低。
再者，本實施形態的半導體裝置10A的製造，可例如 藉由專利文獻1中所揭示的技術等先前已知的技術實現，故而此處省略說明。
如此，根據本實施形態，於半導體元件12的功能區塊附近配置第3電極52，且在作為基板的絕緣性膜18上設置與輸入側外界引線22連接的金屬配線圖案19以及金屬配線圖案54，使金屬配線圖案54與第3電極52連接，藉此，能將電源均勻地供給到功能區塊。尤其是，於對精度有要求的半導體元件內部輸出部30附近配置第3電極52，使第3電極52與內部電源配線28連接，藉此，可確保自第1電極14經過內部電源配線28向輸出部30供給電源的路徑、與自第3電極52經過內部電源配線28向輸出部30供給電源的路徑，即便減少內部電源配線28的區域，亦可使電阻值實質上相等或降低。由此，可藉由內部電源配線28的減少而縮小半導體元件12的面積，從而維持半導體元件12的性能。又，可藉由實質上降低內部電源配線28的電阻值而減少發熱量。
又，此時，不除去半導體元件12內的電源配線便加以使用，可抑制顯示裝置用驅動器的特性產生變化，因此無須對應於該特性的變化而進行各種調整，從而可高效地進行設計。
又，將與電源端子電極52b連接的金屬配線圖案54，配置於驅動器輸出端子電極25的附近以及半導體元件內部輸出部30的附近，由此可更有效地抑制電源電壓的變動。於半導體元件12的左右分別設置上述構成，進而進行 共通連接，由此，可更進一步降低內部電源配線28的電阻值，可均勻地供給電源的效果得到進一步增強。藉由使金屬配線圖案54經過半導體元件12的中央部，可實現本實施形態。進而，藉由於半導體元件內部輸出部30附近設置第3電極52，且以金屬配線圖案54進行連接，尤其可具有傳導發熱量高的半導體元件內部輸出部30的熱的作用。
再者，可使用具有本實施形態的構成的絕緣性膜18而實現高效的設計。
〔第2實施形態]
圖3以及圖4表示應用COF法製作的作為顯示裝置用驅動器的本實施形態的半導體裝置10B的構成。再者，圖3是表示半導體裝置10B的構成的平面圖，圖4A是表示與半導體裝置10B的接地配線相關的部分的構成的平面圖，圖4B是表示與半導體裝置10B的電源配線相關的部分的構成的平面圖。再者，對圖3以及圖4中與圖1以及圖2相同的構成要素，使用與圖1以及圖2相同的符號，並省略其說明。
半導體裝置10B，包括：沿著該半導體元件12的上述第1邊而形成的、作為信號輸入用電極的第1連接端子62a以及第2連接端子62b；設置於第1連接端子62a的表面上的Au(金)凸塊60a、以及設置於第2連接端子62b的表面上的Au(金)凸塊60b。再者，第1連接端子62a以及第2連接端子62b設置於電源端子電極14b的附近。
另一方面，於絕緣性膜18上的搭載區域上，形成著信 號輸入用連接節點54b。信號輸入用連接節點54b沿著上述第1邊而設置。
進而，於絕緣性膜18上，形成著連接信號輸入用連接節點54b與輸入用外界引線22的金屬配線圖案19以及金屬配線圖案54。再者，輸入外界引線22、各金屬配線圖案以及信號輸入用連接節點54b，可根據需要而形成為一體。
此處，Au凸塊60a以及Au凸塊60b，設置於沿著半導體元件12的外周而設的第1連接端子62a上以及第2連接端子62b上，於半導體元件12搭載於絕緣性膜18上的狀態下，經由金屬配線圖案19、金屬配線圖案54、以及設置於該金屬配線圖案54的一部分上的信號輸入用連接節點54b，與輸入側外界引線22電連接。如此，信號輸入用連接節點54b，與設置於半導體元件12上的Au凸塊60a、60b以及設置著該Au凸塊的第1連接端子62a以及第2連接端子62b電連接，因此形成於上述搭載區域內。
再者，半導體元件12中，設置於各Au凸塊60a、60b之下的第1連接端子62a以及第2連接端子62b、與半導體元件12的內部電路，是藉由該半導體元件12的內部配線而電連接。
又，半導體裝置10B中，於半導體元件的長度方向中央部的左側，配置著連接信號輸入用連接節點54b與輸入用外界引線22的金屬配線圖案19以及金屬配線圖案54(以下稱作「左側輸入信號配線圖案」)、第1連接端子62a、接地端子電極52a以及電源端子電極52b，且於長度 方向中央部的右側，配置著連接信號輸入用連接節點54b與輸入用外界引線22的金屬配線圖案19以及金屬配線圖案54(以下稱作「右側輸入信號配線圖案」)、第2連接端子62b、接地端子電極52a以及電源端子電極52b。
此處，絕緣性膜18上，並排配置著左側輸入信號配線圖案、及將輸入外界引線22與長度方向左側的接地端子電極14a以及電源端子電極14b連接的金屬配線圖案，且左側輸入信號配線圖案配置於將輸入外界引線22與長度方向左側的接地端子電極14a以及電源端子電極14b連接的金屬配線圖案的外側(左側)。又，並排配置著右側輸入信號配線圖案、以及將輸入外界引線22與長度方向右側的接地端子電極14a及電源端子電極14b連接的金屬配線圖案，且右側輸入信號配線圖案配置於將輸入外界引線22與長度方向右側的接地端子電極14a以及電源端子電極14b連接的金屬配線圖案的外側(右側)。
又，第1連接端子62a以及第2連接端子62b，均較之接地端子電極14a以及電源端子電極14b而更配置於上述第1邊的中央部側，左側輸入信號配線圖案，自上述第1邊觀察時，較長度方向左側的接地端子電極14a以及電源端子電極14b而更配置於外側(左側)，右側輸入信號配線圖案，自上述第1邊觀察時，較長度方向右側的接地端子電極14a以及電源端子電極14b而更配置於外側(右側)。
此處，絕緣性膜18上，將長度方向左側的接地端子電極14a與接地端子電極52a連接的金屬配線圖案(以下稱 作「左側接地配線圖案」)、以及將長度方向左側的電源端子電極14b與電源端子電極52b連接的金屬配線圖案(以下稱作「左側電源配線圖案」)，以繞過左側輸入信號配線圖案的方式而配置，另一方面，將長度方向右側的接地端子電極14a與接地端子電極52a連接的金屬配線圖案(以下稱作「右側接地配線圖案」)、以及將長度方向右側的電源端子電極14b與電源端子電極52b連接的金屬配線圖案(以下稱作「右側電源配線圖案」)，以繞過右側輸入信號配線圖案的方式而配置。
又，將絕緣性膜18上的左側接地配線圖案以及左側電源配線圖案上的阻抗調整為，與右側接地配線圖案以及右側電源配線圖案上的阻抗相等。
再者，如圖3以及圖4B所示，構成左側電源配線圖案的金屬配線圖案19與金屬配線圖案54、以及構成右側電源配線圖案的金屬配線圖案19與金屬配線圖案54，於局部形成為一體，且經由上述非搭載區域而與電源端子電極52b連接。
如此，採用本實施形態的構成，除了具有第1實施形態的效果以外，即便是在現有的驅動器IC的接腳(pin)配置與搭載面板側的接腳配置不同的情形下，亦可僅藉由基板的設計而應對。換而言之，與先前的半導體元件12的佈局設計等耗費的時間相比較，可使設計所耗費的時間明顯縮短。尤其是，左側接地配線圖案以及左側電源配線圖案繞過第1連接端子62a以及左側輸入信號配線圖案， 右側接地配線圖案以及右側電源配線圖案繞過第2連接端子62b以及右側輸入信號配線圖案，由此能使接地端子電極52a以及電源端子電極52b相連接。又，使半導體元件12左右的左側接地配線圖案以及左側電源配線圖案上的阻抗、與右側接地配線圖案以及右側電源配線圖案上的阻抗相一致，由此，可於左右均勻地供給電源，從而可更進一步降低接腳間的不均。
[第3實施形態]
圖5以及圖6，表示應用COF法製作的作為顯示裝置用驅動器的本實施形態的半導體裝置10C的構成。再者，圖5是表示半導體裝置10C的構成的平面圖，圖6A是表示與半導體裝置10C的接地配線相關的部分的構成的平面圖，圖6B是表示與半導體裝置10C的電源配線相關的部分的構成的平面圖。再者，對圖5以及圖6中與圖1以及圖2相同的構成要素，使用與圖1以及圖2相同的符號，並省略其說明。
本實施形態的半導體裝置10C中，接地端子電極14a以及電源端子電極14b，沿著上述第1邊而交替配置。詳細情況是，接地端子電極14a與電源端子電極14b，以兩者相鄰的方式而配置。若將相鄰配置的接地端子電極14a與電源端子電極14b作為一組電源電極對15，則自第1邊的中央部而於左右分別配置著兩組電源電極對15。一組接地端子電極14a與電源端子電極14b中，電源端子電極14b較之接地端子電極14a配置於更靠近第1邊的中央部。左 右的各兩組電源電極對15間亦可形成著其.它電極。上述電極例如為輸入基準電壓的電極等。
此處，本實施形態的絕緣性膜18上，將接地端子電極14a與接地端子電極52a連接的金屬配線圖案，是以圍繞半導體內部輸出部30外周的方式而配置著，而且將電源端子電極14b與電源端子電極52b連接的金屬配線圖案，是以圍繞半導體內部輸出部30外周的方式而配置著。詳細而言，於半導體元件12的長度方向的左右，金屬配線圖案分別由3個部分構成。例如，以半導體元件12的左側部分為例進行說明。金屬配線圖案是由如下3個部分構成，即，金屬配線圖案54的第1部分31，形成於第2電極25與第3電極52間、且沿長度方向呈直線狀形成於第2電極25附近；第2部分32，經過配置於半導體元件12的長度方向的左側的兩組電源電極對15中、靠近第1邊的中央部17的接地端子電極14a與半導體元件12的中央部17，而與第1部分31連接；第3部分33，配置於半導體元件12的長度方向的左側的兩組電源電極對15中的另一接地端子電極14a自搭載區域經過非搭載區域而與第1部分31連接。上述的第1~3部分總體上是以圍繞輸出部30外周的方式而配置著。再者，半導體元件12的右側部分亦同樣由3個部分構成，左右的第1部分31共通連接著。
如此，採用本實施形態，即便是在半導體元件12的左右分別具有兩組電源電極對的接腳配置下，亦可獲得第1實施形態的效果。又，將接地端子電極14a與接地端子電 極52a連接的金屬配線圖案，以包圍半導體內部輸出部30外周的方式而配置，且將電源端子電極14b與電源端子電極52b連接的金屬配線圖案，以包圍半導體內部輸出部30外周的方式配置，因此可均勻地供給電源，從而可更近一步減小接腳間的不均。
[第4實施形態]
圖7表示應用COF法製作的作為顯示裝置用驅動器的本實施形態的半導體裝置10D的概略構成。再者，對圖7中與圖1相同的構成要素，使用與圖1相同的符號，並省略其說明。
如圖7所示，本實施形態的半導體裝置10D中，於半導體元件12的長度方向的大致中央部設置著電壓生成部90。
此電壓生成部90，，是將經由輸入側外界引線22、階梯電阻用連接圖案21以及金屬圖案54而施加的基準電壓利用階梯電阻對基準電壓間進行分壓而生成多個灰階電壓。
此處，本實施形態的半導體裝置10D中，未於半導體元件12的周邊部設置階梯電阻用的端子電極，而是於階梯電阻的附近設置端子電極，另一方面，於絕緣性膜18上，該端子電極與輸入側外界引線22經由階梯電阻用連接圖案21以及金屬圖案54而直接連接。因此，較之於半導體元件12的周邊部設置階梯電阻用的端子電極的情形，可進一步使半導體元件12小型化。
再者，圖7中的解碼器31A~31D，與各半導體元件內部輸出部30A~半導體元件內部輸出部30D中的任一者一一對應著，利用電壓生成部90所生成的灰階電壓，來生成對應的半導體元件內部輸出部中所適用的信號。
圖8表示電壓生成部90的詳細構成。再者，對圖8中與圖1相同的構成要素，使用與圖1相同的符號，並省略其說明。
如圖8所示，電壓生成部90中包括階梯電阻80，此階梯電阻80是由各個配置於預先規定的位置上的4個電阻器80a、80b、80c、80d串聯連接而構成的，且生成灰階電壓作為自該半導體元件12向顯示裝置輸出的輸出電壓的基準。
此處，電壓生成部90中包括形成於階梯電阻80附近的5個階梯電阻用電極82a、82b、82c、82d、82e。又，電壓生成部90中包括：半導體元件內部配線86，其將階梯電阻用電極82a以及階梯電阻用電極82e與階梯電阻80的上述串聯連接的端部連接；及半導體元件內部配線88，將階梯電阻用電極82b~82d與階梯電阻80的上述串聯連接的中間連接部連接。再者，於階梯電阻用電極82a的表面上設置著Au(金)凸塊84a，於階梯電阻用電極82b的表面上設置著Au凸塊84b，於階梯電阻用電極82c的表面上設置著Au凸塊84c，於階梯電阻用電極82d的表面上設置著Au凸塊84d，且於階梯電阻用電極82e的表面上設置著Au凸塊84e，
另一方面，絕緣性膜18上包括：形成於上述搭載區域上、與所對應的階梯電阻用電極82a、82b、82c、82d、82e連接的階梯電阻用連接節點21a；以及，自上述非搭載區域跨至上述搭載區域而形成的、將輸入側外界引線22與階梯電阻用連接節點27a連接的階梯電阻用連接圖案21以及金屬配線圖案54。
半導體裝置10D中，自輸入側外界引線22輸入信號，於半導體元件12內實施規定的轉換後，自輸出側外界引線24輸出轉換後的信號。再者，圖8中，為了避免複雜化，對半導體元件12的內部電路僅圖示階梯電阻80，而省略了其它內部電路(例如邏輯部、位準轉換部、鎖存部、DA轉換部、灰階電壓生成部等)的圖示。
如此，根據本實施形態，將Au凸塊84a~84e、以及分別設置於其等下側的階梯電阻用電極82a~82e，配置於各自所連接的階梯電阻80的附近，以不改變輸入側外界引線22與Au凸塊84a~84e的連接狀態的方式，繞過半導體元件上金屬配線圖案54而進行配線，因此可縮短階梯電阻80與Au凸塊84a~84e的物理距離，且降低半導體元件內部配線86以及半導體元件內部配線88的阻抗，從而，可縮小半導體元件內部配線86以及半導體元件內部配線88的配線區域。總而言之，可縮小半導體元件12的面積。換而言之，可進一步以無變動的方式來供給基準電壓，此基準電壓輸入至電壓生成部90，該電壓生成部90生成作為自半導體元件內部輸出部30輸出的電壓的基準的電 壓，進而，可有助於縮小半導體元件內部的配線區域，從而縮小半導體元件的面積。
以上，使用本發明實施形態進行了說明，但本發明的技術範圍並不限定於上述實施形態所揭示的範圍。可於不脫離發明主旨的範圍內對上述實施形態進行多種變更或者改良，經過該變更或者改良的形態亦包含於本發明的技術範圍內。
又，上述的實施形態，並未限定申請專利範圍(claim)中所揭示的發明，又，並非實施形態中所說明的特徵的全部組合都是發明的解決手段所必需的。上述實施形態中包含各段階的發明，可藉由所揭示的多個構成要件的適當組合而提取出各種發明。只要可獲得效果，即便自實施形態所示的所有構成要件中除去幾個構成要件，該除去該幾個構成要件後的構成亦可作為發明而提取。
例如，上述第4實施形態中，作為本發明的半導體裝置的一例而說明了採用圖8所示的半導體裝置10D的情形，但本發明並不限定於此，例如，亦可採用圖9所示的半導體裝置10E、或圖10所示的半導體裝置10F。圖10中，與圖8或圖9不同，設置著基準電壓輸入電極83。較理想的是不設置基準電壓輸入電極83，這樣就無須確保用於設置基準電壓輸入電極83的區域，從而可縮小面積，但並不排除根據需要而設置基準電壓輸入電極83的情況。再者，圖9以及圖10中，對具有與圖8所示內容相同作用的部分，使用與圖8相同的符號。此情形時，亦可實現與上 述第4實施形態相同的效果。
又，當然，可組合應用上述第1實施形態~第4實施形態。
圖11中表示將上述第3實施形態與上述第4實施形態加以組合時的半導體裝置的構成例。圖11中，雖未圖示膠帶基板，但圖中所記載的配線全部形成於膠帶基板上。
如圖11所示，此構成例中，作為電壓生成部90，設著電壓生成部90A以及電壓生成部90B此兩個電壓生成部。電壓生成部90的詳情如圖8~10所示。電壓生成部90A與電壓生成部90B之間的區域92，是配置著輸出部30或電壓生成部90之外的其它功能區塊的區域。
此處，半導體元件內部輸出部30A~30D輸出分別由P通道MOS－FET(Metal－oxide semiconductor－Field Effect Transistor，金屬氧化物半導體－場效應晶體管)構成的P解碼器、與由N通道MOS－FET構成的N解碼器中的任一者所選擇的灰階電壓。而且，電壓生成部90A生成輸入至由上述P通道MOS－FET構成的解碼器的灰階電壓，電壓生成部90B生成輸入至由上述P通道MOS－FET構成的解碼器的灰階電壓。
一般而言，若為可進行8位元(256灰階)顯示的驅動器，則電壓生成部90A以及電壓生成部90B分別生成與256灰階相應的電壓，且對各電壓生成部供給9個或11個左右的基準電壓。
又，此半導體元件12中，沿著第1邊而設置著輸出用 電極形成區域98A、輸入用電極形成區域98B、以及輸入用電極非形成區域98C此3個區域。輸入用電極非形成區域98C，設置於輸入用電極形成區域98B間。尤其是於設於輸入用電極形成區域98B的第1電極(接地端子電極或電源端子電極)間，設置著輸入用電極非形成區域98C。此情形時，經由與輸入用電極非形成區域98C對應的基板上的區域，由金屬配線圖案54(VGMA)連接輸入側外界引線與階梯電阻用電極82。
又，圖11所示的金屬配線圖案54具有特徵性的形狀。以下，尤其對連接電源端子電極14a與電源端子電極52的金屬配線圖案54(Vdd)的構造加以說明。金屬配線圖案54(Vdd)，包括：共通連接部94，使配置於輸出部30附近的電源端子電極52分別共通連接；及阻抗調整部96，其連接電源端子電極14a與共通連接部94，且對內部電源配線的阻抗進行調整。阻抗調整部96，以最短距離而與共通連接部94連接，且是以靠近距離半導體元件12的角部最近的電源端子電極52a的方式而與共通連接部94連接。換而言之，以靠近輸出部30中半導體元件12的長度方向上的端部的輸出部30D(或者半導體元件12的左側的情形時為輸出部30A)的方式與共通連接部94連接。通過採用本構成，可使輸出部30C與輸出部30D的電源保持更高的均勻性。
再者，當如圖11所示將第1實施形態與第4實施形態組合時，可藉由使用分別配置於半導體元件12左右的兩個 電源電極對中的任一者，來配置相當於第1實施形態的配線圖案54而實現。
同樣，亦可將上述第1實施形態~第3實施形態該些多個實施形態加以組合而應用。此等情形時，可獲得藉由組合而成的實施形態所實現的全部效果。
又，上述各實施形態中的各種Au凸塊的數量僅為一例，當然可設為其它數量。此情形時，亦可獲得與上述各實施形態相同的效果。
又，上述各實施形態中，並未特別限定作為對象的顯示裝置，作為該顯示裝置，可應用於液晶顯示器裝置、電漿．顯示器裝置、有機EL(Electro Luminescence，電致)顯示器裝置等各種顯示器裝置中。
又，上述各實施形態中，對應用Au作為凸塊的材質的情形進行了說明，但當然可應用其它金屬。
又，上述第1~第3實施形態中，對將半導體元件內部輸出部劃分為半導體元件內部輸出部30A~30D此4個區塊的情形進行了說明，但本發明並不限定於此，當然可設為劃分成其它數量的區塊的形態。此情形時，亦可實現與上述各實施形態相同的效果。
又，上述第4實施形態中，對將階梯電阻劃分為4個區塊的情形進行了說明，但本發明並未限定於此，當然可設為劃分成其它數量的區塊的形態。此情形時，可實現與上述第4實施形態相同的效果。
雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10A~10G‧‧‧半導體裝置
12‧‧‧半導體元件
14a‧‧‧接地端子電極(第1電極、第1接地電極)
14b‧‧‧電源端子電極(第1電極、第1電源電極)
16a‧‧‧Au凸塊
16b‧‧‧Au凸塊
18‧‧‧絕緣性膜(基板)
19‧‧‧金屬配線圖案(第1配線圖案)
19a‧‧‧第1連接節點
20‧‧‧金屬配線圖案(第2連接圖案)
20a‧‧‧第2連接節點
21‧‧‧階梯電阻用連接圖案(基準電壓用配線圖案)
21a‧‧‧階梯電阻用連接節點
22‧‧‧輸入側外界引線(外部輸入端子)
24‧‧‧輸出側外界引線(外部輸出端子)
25‧‧‧驅動器輸出端子電極(第2電極)
26‧‧‧Au凸塊
28a‧‧‧半導體元件內部接地配線(接地配線)
28b‧‧‧半導體元件內部電源配線(電源配線)
30A~30D‧‧‧半導體元件內部輸出部(輸出部)
50a‧‧‧接地用半導體元件表面Au凸塊
50b‧‧‧電源用半導體元件表面Au凸塊
52a‧‧‧接地端子電極(第3電極、第2接地電極)
52b‧‧‧電源端子電極(第3電極、第2電源電極)
54‧‧‧金屬配線圖案(第3配線圖案、輸入信號配線圖案)
54a‧‧‧第3連接節點
54b‧‧‧信號輸入用連接節點(信號輸入節點)
62a‧‧‧第1連接端子(信號輸入電極)
62b‧‧‧第2連接端子(信號輸入電極)
80‧‧‧階梯電阻
80a~80d‧‧‧電阻器
82a~82e‧‧‧階梯電阻用電極
84a~84e‧‧‧Au凸塊
86‧‧‧半導體元件內部配線(端部用連接配線)
88‧‧‧半導體元件內部配線(中間部用連接配線)
100A‧‧‧半導體裝置
圖1是表示第1實施形態的半導體裝置的整體構成的平面圖。
圖2A是表示與第1實施形態的半導體裝置的接地配線相關的部分的構成的平面圖，圖2B是表示與第1實施形態的半導體裝置的電源配線相關的部分的構成的平面圖。
圖3是表示第2實施形態的半導體裝置的整體構成的平面圖。
圖4A是表示與第2實施形態的半導體裝置的接地配線相關的部分的構成的平面圖，圖4B是表示與第2實施形態的半導體裝置的電源配線相關的部分的構成的平面圖。
圖5是表示第3實施形態的半導體裝置的整體構成的平面圖。
圖6A是表示與第3實施形態的半導體裝置的接地配線相關的部分的構成的平面圖，圖6B是表示與第3實施形態的半導體裝置的電源配線相關的部分的構成的平面圖。
圖7是表示第4實施形態的半導體裝置的概略構成的平面圖。
圖8是表示第4實施形態的半導體裝置的詳細構成的平面圖。
圖9是表示第4實施形態的半導體裝置的變形例的平面圖。
圖10是表示第4實施形態的半導體裝置的變形例的平面圖。
圖11是表示將實施形態的多個半導體裝置加以組合的情形時的整體構成的平面圖。
圖12是表示先前的半導體裝置的一例的平面圖。
圖13是表示先前的階梯電阻的電路構成的電路圖。
10D‧‧‧半導體裝置
12‧‧‧半導體元件
18‧‧‧絕緣性膜(基板)
21‧‧‧階梯電阻用連接圖案(基準電壓用配線圖案)
21a‧‧‧階梯電阻用連接節點
22‧‧‧輸入側外界引線(外部輸入端子)
24‧‧‧輸出側外界引線(外部輸出端子)
25‧‧‧驅動器輸出端子電極(第2電極)
26‧‧‧Au凸塊
80‧‧‧階梯電阻
80a~80d‧‧‧電阻器
82a~82e‧‧‧階梯電阻用電極
84a~84e‧‧‧Au凸塊

Claims (11)

  1. 一種半導體裝置，是於形成著外部輸入端子及外部輸出端子、以及連接於各上述外部輸入端子與上述外部輸出端子的多個配線圖案的基板上，搭載矩形半導體元件的半導體裝置，該半導體裝置的特徵在於，上述半導體元件包括：灰階電壓生成部，藉由對基準電壓間進行分壓而生成多個灰階電壓；多個基準電壓用電極，形成於上述灰階電壓生成部的附近；及內部配線，連接上述灰階電壓生成部與上述基準電壓用電極，且上述基板包括連接上述外部輸入端子與上述基準電壓用電極的基準電壓用配線圖案。
  2. 如申請專利範圍第1項之半導體裝置，其中上述灰階電壓生成部，是由配置於各預先規定的位置上的多個電阻器串聯連接而構成的，上述內部配線包括：端部用連接配線，連接上述基準電壓用電極與上述灰階電壓生成部的上述串聯連接的端部；及中間連接部用連接配線，連接上述基準電壓用電極與上述灰階電壓生成部的上述串聯連接的中間連接部。
  3. 如申請專利範圍第1項之半導體裝置，其中上述半導體元件更包括：沿著第1邊而形成的多個第1電極； 沿著與上述第1邊相對的邊而形成的多個第2電極；形成於功能區塊附近的多個第3電極；及連接上述第1電極與上述第3電極的內部配線，且上述基板包括：第1配線圖案，連接上述外部輸入端子與上述第1電極；第2配線圖案，連接上述外部輸出端子與上述第2電極；及第3配線圖案，連接上述第1電極與上述第3電極。
  4. 如申請專利範圍第3項之半導體裝置，其中上述多個第1電極，由第1電源電極與第1接地電極構成，上述多個第3電極，由第2電源電極與第2接地電極構成，上述功能區塊是形成著運算放大器的輸出部。
  5. 如申請專利範圍第3項或第4項之半導體裝置，其特徵為：上述半導體元件更包括信號輸入電極，該信號輸入電極位於上述第1電極附近且沿著上述第1邊而形成，上述基板更包括輸入信號配線圖案，該輸入信號配線圖案連接上述信號輸入電極與上述外部輸入端子，上述第1配線圖案與上述輸入信號配線圖案並排配置著，且於上述第1配線圖案的外側配置著上述輸入信號配線圖案， 上述信號輸入電極，較之上述第1電極而更配置於上述第1邊的中央部側，上述輸入信號配線圖案，自上述第1邊觀察時經由上述第1電極的外側與上述信號輸入電極連接，上述第3配線圖案，繞過上述輸入信號配線圖案而與上述第3電極連接。
  6. 如申請專利範圍第3項或第4項之半導體裝置，其中上述多個第1電極，由第1電源電極與第1接地電極構成，且上述第1電源電極與上述第1接地電極中的至少任一者由多個構成，且上述第1電源電極與上述第1接地電極交替配置著，上述第3配線圖案，連接上述由多個構成的一方電極與上述第3電極，且以圍繞上述功能區塊外周的方式配置。
  7. 一種半導體裝置，是於形成著外部輸入端子及外部輸出端子、以及連接於各上述外部輸入端子與上述外部輸出端子的多個配線圖案的基板上，搭載矩形半導體元件的半導體裝置，該半導體裝置的特徵在於，上述半導體元件包括：第1電極，沿著第1邊而形成於多個輸入用電極形成區域內；第2電極，沿著與第1邊相對的邊而形成；灰階電壓生成部，藉由對基準電壓間進行分壓而生成多個灰階電壓； 多個基準電壓用電極，形成於上述灰階電壓生成部的附近；以及輸出部，將藉由解碼器而自上述灰階電壓生成部選擇的灰階電壓向上述第2電極輸出，且上述基板包括：第1配線圖案，連接上述外部輸入端子與上述第1電極；第2配線圖案，連接上述外部輸出端子與上述第2電極；基準電壓用配線圖案，連接上述外部輸出端子與上述基準電壓用電極，且經過於上述輸入用電極形成區域間規定的輸入用電極非形成區域所對應的區域。
  8. 如申請專利範圍第7項之半導體裝置，其中上述灰階電壓生成部是由多個構成，且包含以規定的電位為基準而生成正極灰階電壓的第1生成部、及以上述規定的電位為基準而生成負極灰階電壓的第2生成部。
  9. 如申請專利範圍第7項之半導體裝置，其中所謂上述灰階電壓生成部的附近是指，上述基準電壓用電極與上述灰階電壓生成部的距離，短於上述第1電極與上述灰階電壓生成部的距離的位置。
  10. 一種半導體元件，是搭載於形成著外部輸入端子及外部輸出端子、以及連接於各上述外都輸入端子與上述外部輸出端子的多個配線圖案的基板上而構成半導體裝置的半導體元件，該半導體元件的特徵在於包括： 灰階電壓生成部，藉由對基準電壓間進行分壓而生成多個灰階電壓；多個基準電壓用電極，形成於上述灰階電壓生成部的附近；內部配線，連接上述灰階電壓生成部與上述基準電壓用電極。
  11. 一種基板，是形成著外部輸入端子及外部輸出端子、以及連接於各上述外部輸入端子與上述外部輸出端子的多個配線圖案的基板，且是藉由搭載半導體元件而構成半導體裝置的基板，該半導體元件包括：灰階電壓生成部，對基準電壓間進行分壓而生成多個灰階電壓；多個基準電壓用電極，形成於上述灰階電壓生成部的附近；內部配線，連接上述灰階電壓生成部與上述基準電壓用電極，該基板的特徵在於：包括基準電壓用配線圖案，其連接上述外部輸入端子與上述基準電壓用電極。
TW097123182A 2007-08-31 2008-06-20 半導體裝置、半導體元件以及基板 TWI458065B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007226811A JP4472737B2 (ja) 2007-08-31 2007-08-31 半導体装置、半導体素子及び基板

Publications (2)

Publication Number Publication Date
TW200910565A TW200910565A (en) 2009-03-01
TWI458065B true TWI458065B (zh) 2014-10-21

Family

ID=40406079

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097123182A TWI458065B (zh) 2007-08-31 2008-06-20 半導體裝置、半導體元件以及基板

Country Status (5)

Country Link
US (2) US7902645B2 (zh)
JP (1) JP4472737B2 (zh)
KR (1) KR101508114B1 (zh)
CN (1) CN101378042B (zh)
TW (1) TWI458065B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11451275B2 (en) 2004-04-02 2022-09-20 Rearden, Llc System and method for distributed antenna wireless communications
JP4540697B2 (ja) 2007-08-31 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4472737B2 (ja) * 2007-08-31 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置、半導体素子及び基板
JP5270497B2 (ja) 2009-09-02 2013-08-21 シャープ株式会社 半導体装置およびその電力供給方法
KR101113031B1 (ko) * 2009-09-25 2012-02-27 주식회사 실리콘웍스 드라이버 집적회로 칩의 패드 배치 구조
JP5405283B2 (ja) * 2009-12-10 2014-02-05 シャープ株式会社 半導体装置およびその電力供給方法
KR101298156B1 (ko) * 2010-04-13 2013-08-20 주식회사 실리콘웍스 드라이버 집적회로 칩
KR20130026208A (ko) * 2011-09-05 2013-03-13 삼성전자주식회사 디스플레이 구동 회로 및 이를 포함하는 디스플레이 장치
US10194346B2 (en) 2012-11-26 2019-01-29 Rearden, Llc Systems and methods for exploiting inter-cell multiplexing gain in wireless cellular systems via distributed input distributed output technology
US20180136778A1 (en) * 2015-06-04 2018-05-17 Silicon Works Co., Ltd. Technology for driving a panel
KR102322539B1 (ko) * 2018-02-07 2021-11-04 삼성전자주식회사 반도체 패키지 및 이를 포함하는 디스플레이 장치
KR20210085343A (ko) * 2019-12-30 2021-07-08 엘지디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854627A (en) * 1994-11-11 1998-12-29 Hitachi, Ltd. TFT liquid crystal display device having a grayscale voltage generation circuit comprising the lowest power consumption resistive strings
US20030151578A1 (en) * 2002-02-08 2003-08-14 Seiko Epson Corporation Reference voltage generation circuit, display driver circuit, display device, and method of generating reference voltage
US20030160749A1 (en) * 2002-02-25 2003-08-28 Nec Corporation Differential circuit, amplifier circuit, driver circuit and display device using those circuits
US6867490B2 (en) * 2002-12-09 2005-03-15 Sharp Kabushiki Kaisha Semiconductor device
US20050264548A1 (en) * 2004-05-27 2005-12-01 Renesas Technology Corp. Liquid crystal display driver device and liquid crystal display system

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2567961B2 (ja) 1989-12-01 1996-12-25 株式会社日立製作所 半導体装置及びリ−ドフレ−ム
JP2518569B2 (ja) * 1991-09-19 1996-07-24 三菱電機株式会社 半導体装置
JP2509422B2 (ja) 1991-10-30 1996-06-19 三菱電機株式会社 半導体装置及びその製造方法
JP3577913B2 (ja) 1997-02-27 2004-10-20 セイコーエプソン株式会社 半導体装置、およびこれを具備する電子機器
JP3648596B2 (ja) 2000-10-17 2005-05-18 カシオ計算機株式会社 半導体チップの接合構造およびその構造を備えた表示装置
JP3696512B2 (ja) 2001-02-13 2005-09-21 シャープ株式会社 表示素子駆動装置およびそれを用いた表示装置
US7173322B2 (en) * 2002-03-13 2007-02-06 Mitsui Mining & Smelting Co., Ltd. COF flexible printed wiring board and method of producing the wiring board
JP4233967B2 (ja) 2003-09-30 2009-03-04 シャープ株式会社 表示パネル駆動装置および表示装置
JP4252518B2 (ja) 2004-09-07 2009-04-08 シャープ株式会社 半導体装置
JP4806313B2 (ja) * 2006-08-18 2011-11-02 Ｎｅｃ液晶テクノロジー株式会社 テープキャリア、液晶表示装置用テープキャリア、及び液晶表示装置
JP4540697B2 (ja) 2007-08-31 2010-09-08 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP4472737B2 (ja) 2007-08-31 2010-06-02 Ｏｋｉセミコンダクタ株式会社 半導体装置、半導体素子及び基板
JP4588748B2 (ja) 2007-09-25 2010-12-01 Ｏｋｉセミコンダクタ株式会社 Ｃｏｆパッケージ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854627A (en) * 1994-11-11 1998-12-29 Hitachi, Ltd. TFT liquid crystal display device having a grayscale voltage generation circuit comprising the lowest power consumption resistive strings
US20030151578A1 (en) * 2002-02-08 2003-08-14 Seiko Epson Corporation Reference voltage generation circuit, display driver circuit, display device, and method of generating reference voltage
US20030160749A1 (en) * 2002-02-25 2003-08-28 Nec Corporation Differential circuit, amplifier circuit, driver circuit and display device using those circuits
US6867490B2 (en) * 2002-12-09 2005-03-15 Sharp Kabushiki Kaisha Semiconductor device
US20050264548A1 (en) * 2004-05-27 2005-12-01 Renesas Technology Corp. Liquid crystal display driver device and liquid crystal display system

Also Published As

Publication number Publication date
KR101508114B1 (ko) 2015-04-03
JP2009059956A (ja) 2009-03-19
US7902645B2 (en) 2011-03-08
US8188580B2 (en) 2012-05-29
CN101378042B (zh) 2012-05-16
CN101378042A (zh) 2009-03-04
JP4472737B2 (ja) 2010-06-02
US20110090005A1 (en) 2011-04-21
TW200910565A (en) 2009-03-01
US20090057808A1 (en) 2009-03-05
KR20090023023A (ko) 2009-03-04

Similar Documents

Publication Publication Date Title
TWI458065B (zh) 半導體裝置、半導體元件以及基板
US9502352B2 (en) Semiconductor wiring patterns
US11152332B2 (en) Modular voltage regulators
US7825768B2 (en) Resistor circuit and oscillation circuit
JP6018660B2 (ja) 半導体装置
JP5139407B2 (ja) 半導体装置
JP5711198B2 (ja) 半導体装置
KR100902084B1 (ko) 전압 레귤레이터 및 그 제조 방법
JP5554137B2 (ja) テープ基板
US20100194730A1 (en) Display driving semiconductor device
JP2005327903A (ja) 半導体装置
US20230317643A1 (en) Semiconductor device
JP5117817B2 (ja) マルチレベル電圧発生器、データドライバ、及び液晶表示装置
US7855447B2 (en) Semiconductor integrated circuit device, PDP driver, and plasma display panel
JP2010087128A (ja) 回路装置
JPH11225037A (ja) 定電圧発生回路とその製造方法，及び出力電圧調整方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent