JP2009044065A - 基板配線用導電性組成物、回路基板及び電子デバイス - Google Patents
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Abstract
【解決手段】50wt%以上のビスマス(Bi)と、30wt%以下のインジウム(In)と、30wt%以下の錫(Sn)と、1〜5wt%の範囲で選択された銅(Cu)とを含有する導電性組成物によって、貫通電極3及び回路パターン2を形成する。Biの体積膨張特性を利用することにより、課題を解決することができる。
【選択図】図1
Description
まず、本発明に係る基板配線用導電性組成物は、50wt%以上のビスマス(Bi)と、30wt%以下のインジウム(In)と、30wt%以下の錫(Sn)と、1〜5wt%の範囲で選択された銅(Cu)とを含有する。
本発明に係る回路基板は、貫通電極を有しており、貫通電極は、上述した本発明に係る基板配線用導電性組成物を用いて構成される。本発明に係る回路基板は、貫通電極と共に、回路パターンを有していてもよい。回路パターンは、基板の少なくとも一面上に設けられており、貫通電極と同一の導電性組成物で基板の少なくとも一面上に連続して形成される。
貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生する不具合も解消できる。
本発明に係る電子デバイスは、回路基板と、回路機能部とを有する。前記回路基板は、本発明に係る回路基板である。前記回路機能部は、前記回路基板と組み合わされている。
(a)貫通電極又は回路パターンの凝固収縮に起因する問題を解決しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することができる。
(b)回路パターンの膜厚を一定の設計値に維持しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することができる。
(c)基板に設けられた貫通孔の内壁面と、この貫通孔内に充填された貫通電極との間に隙間が発生するのを抑制しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することができる。
(d)貫通電極の内部に空洞部が生じるのを回避し得る基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
(e)貫通電極と回路パターンとの間の接続部分に亀裂や剥離が発生するのを回避しえる基板配線用導電性組成物、回路基板、及び、電子デバイスを提供することである。
図1は、本発明に係る回路基板の構造を概略的に示す断面図である。図1は、簡単な構成を示すのみであるが、実際には、上述した回路基板の種類に応じた機能、及び、構造を満たすべく、より複雑な構造がとられる。
本発明に係る電子デバイスには、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、MOS FET、CMOS FET、メモリーセル、FC(Field Complementary)のチップ、もしくは、それらの集積回路部品(IC)、又は各種スケールのLSI等、凡そ、電子回路を機能要素とするほとんどのものが含まれ得る。特に、本発明に係る回路基板を、インターポーザとして用いた集積回路LSIが、その代表例として、好適である。本発明において、集積回路LSIと称する場合、小規模集積回路、中規模集積回路、大規模集積回路、超大規模集積回路VLSI、ULSI等の全てを含む。
次に、図5〜図10を参照し、本発明に係る回路基板の製造方法を説明する。本発明に係る回路基板の製造方法に当たっては、まず、図5に示すように、基板1(ウエハ)1の一面上にレジストマスク7を形成する。レジストマスク7は、周知のフをトリソグラフィ工程を実行することによって得ることができる。
次に実験データを参照して、本発明の効果を更に具体的に説明する。
本発明に係る導電性組成物を用い、上述した回路基板の製造工程にしたがって、サンプルS1〜S4の4種の回路基板を製造し、その回路パターン2の膜厚を測定した。サンプルS1〜S4の詳細は次のとおりである。
サンプルS1の製造に当たり、次の組成の導電性組成物を用いた。
Bi;50wt%
In;22wt%
Sn;25wt%
Cu; 3wt%
上述した組成比の導電性組成物であって、酸素含有量300ppm以下の粉末を製造し、この粉末を貫通電極3及び回路パターン2の材料として準備した。具体的には、上述した組成比のBi、In、Sn、Cuを含有するナノマイズ合金粉末を用いた。
サンプルS2の製造に当たり、次の組成の導電性組成物を用いた。
Bi;60wt%
In;15wt%
Sn;22wt%
Cu; 3wt%
上述した組成比の導電性組成物を用いて、サンプルS1と同じ製造工程で、貫通電極3及び回路パターン2を一括一体化した三次元回路パターン2を得た。
サンプルS3の製造に当たり、次の組成の導電性組成物を用いた。
Bi;45wt%
In;25wt%
Sn;27wt%
Cu; 3wt%
上述した組成比の導電性組成物を用いて、サンプルS1と同じ製造工程で、貫通電極3及び回路パターン2を一括一体化した三次元回路パターン2を得た。
サンプルS3の製造に当たり、次の組成の導電性組成物を用いた。
Bi;30wt%
In;25wt%
Sn;42wt%
Cu; 3wt%
上述した組成比の導電性組成物を用いて、サンプルS1と同じ製造工程で、貫通電極3及び回路パターン2を一括一体化した三次元回路パターン2を得た。
Biの体積膨張は、貫通電極3の内部に空洞部が生じるのを回避すると共に、貫通電極3と回路パターン2との間の接続部分に亀裂や剥離が発生するのを阻止する作用をも生じる。次に、この点について、実施例1及び比較例の実験データである表2を参照して説明する。
実施例1は、上述したサンプルS1である。
特許文献3(特開2002−158191号公報)に記載された方法により、三次元回路パターン2を製造した。
特許文献4(特開2003−257891号公報)に記載された方法により、三次元回路パターン2を製造した。
特許文献5(特開2006−111896号公報)に記載された方法により、三次元回路パターン2を製造した。
2 回路パターン
3 貫通電極
Claims (6)
- 50wt%以上のビスマス(Bi)と、30wt%以下のインジウム(In)と、30wt%以下の錫(Sn)と、1〜5wt%の範囲で選択された銅(Cu)とを含有する、基板配線用導電性組成物。
- 貫通電極を有する回路基板であって、
前記貫通電極は、50wt%以上のビスマス(Bi)と、30wt%以下のインジウム(In)と、30wt%以下の錫(Sn)と、1〜5wt%の範囲で選択された銅(Cu)とを含有する、
回路基板。 - 請求項2に記載された回路基板であって、更に、回路パターンを有しており、前記回路パターンは、前記貫通電極と同一の導電性組成物で前記基板の少なくとも一面上に連続して形成された導体である、回路基板。
- 請求項2又は3に記載された回路基板であって、前記基板は複数で、それぞれの基板は順次に積層されており、そのうちの少なくとも1層は、前記回路パターン及び前記貫通電極を含んでいる、回路基板。
- 回路基板と、回路機能部とを有する電子デバイスであって、
前記回路基板は、請求項2乃至4の何れかに記載されたものであり、
前記回路機能部は、前記回路基板と組み合わされている、
電子デバイス。 - 請求項5に記載された回路基板であって、センサーモジュル、光電気モジュール、FET、MOS−FET、CMOS−FET、メモリーセル、FC(Field Complementary)もしくは集積回路素子又はこれらのチップである、電子デバイス。
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