CN102577637A - 器件安装结构以及器件安装方法 - Google Patents

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Abstract

一种器件安装结构，其具备：贯通布线基板，其具有基板和从该基板的一主面即第一主面向另一主面即第二主面贯通所述基板的多个贯通孔的内部所形成的多个贯通布线；第一器件，其具有多个电极并且按照与所述第一主面相面对的方式配置这些电极；和第二器件，其具有配置与该第一器件的各电极的配置不同的多个电极并且按照与所述第二主面相面对的方式配置这些电极，其中，各所述贯通布线具有：在所述第一主面的与所述第一器件的电极对应的位置设置的第一导通部和在所述第二主面的与所述第二器件的电极对应的位置设置的第二导通部，所述第一器件的各电极与所述第一导通部电连接，所述第二器件的各电极与所述第二导通部电连接，各所述贯通布线具有由所述第一主面以及所述第二主面中的至少一方垂直延伸的直线部。

Description

器件安装结构以及器件安装方法
技术领域
本发明涉及用于在具有贯通基板的贯通布线的贯通布线基板的两面安装器件的器件安装结构以及器件安装方法。
本申请基于2009年10月23日向日本国提出的特愿2009-244395号主张优先权，并将其内容援引至此。
背景技术
以往，常使用设置贯通基板的贯通布线的方法作为电连接在基板的两面分别安装的器件彼此的方法。
对于具备在与基板的主面垂直的方向上形成的以往的贯通布线的贯通布线基板，当层叠配置多个基板时，有可能由于接合外力的损伤产生贯通布线电极的缺失、界面的剥离。
为解决该问题，在专利文献1中公开了具备相对于与基板的主面垂直的方向倾斜地形成的贯通布线的贯通布线基板。
另外，当安装在基板的两面的器件的种类相互不同时，每个器件所需要的电极的配置不同。因此，有可能要使用消除该差异用的表面布线。但是，当在基板的主面上设置表面布线时，主面上的表面布线的占有面积增大。另外，为了避免布线彼此短路或者在布线中流动的电信号干扰，需要在布线彼此间设置规定的间隔(空间)。其结果，存在基板上的器件配置的设计自由度小的问题。另外，若布线长度长，则也存在会出现发生信号延迟、或者高频率特性劣化的情况等问题。
此外，当各器件与基板相面对的面上具有的电极数多时，仅通过上述那样的表面布线难以应对。该情况需要采用将布线层形成为多层，用层间通孔连接各层的多层布线结构。因此，会产生采用多层布线引起的布线长度的增大以及随之产生的高频率特性的劣化等问题，另外，基板制作过程也变得繁杂。
专利文献1：日本国专利第3896038号公报
当在贯通布线基板的两主面上安装的器件是具有相互不同的电极配置的器件，且电极被配置成高密度时，配置于该贯通布线基板中的贯通布线在两主面上具有的开口部需要以高位置精度被设置。
但是，对于具备相对于与基板的主面垂直的方向倾斜地形成的贯通布线的贯通布线基板，以高位置精度设置所述开口部存在困难。例如，如图17所示，当用于贯通布线基板的制造的基板的原来的厚度存在偏差时、产生了该基板的研磨工序中的加工精度引起的厚度的偏差时，有可能贯通布线基板的厚度不是当初设计的厚度T1，而成为厚度T2或者厚度T3。这时，该贯通布线的基板的宽度方向的长度不是当初设计的长度L1，而会成为长度L2或者长度L3。在该情况下，在图17所示的主面112上，多个贯通布线的多个开口部115的相对的位置关系也会错开。其结果，要安装在该主面112上的器件的电极配置与要与其连接的设置在该主面112上的开口部115的配置有可能偏离至容许范围以上。
发明内容
本发明鉴于上述情况而提出，课题在于提供对电极为高密度且以不同的布局配置的器件，不采用多层布线结构，能够自由自在地精度良好地连接在贯通布线基板的两面安装的器件的电极彼此的器件安装结构。另外，本发明的课题在于提供当用于该贯通布线基板的制造的基板的原来的厚度存在偏差时、产生了该基板的研磨工序中的加工精度引起的厚度的偏差时，也可以自由自在、精度良好且成品率良好地实施该连接的器件安装方法。
为了解决所述课题，本发明采用以下方面。即本发明的第一方式的器件安装结构具备：贯通布线基板，其具有基板和形成在多个贯通孔的内部的多个贯通布线，所述多个贯通孔由该基板的一主面即第一主面向另一主面即第二主面贯通所述基板；第一器件，其具有多个电极且按照与所述第一主面相面对的方式配置这些电极；和第二器件，其具有与该第一器件的各电极的配置不同配置的多个电极，并且按照与所述第二主面相面对的方式配置这些电极，其中，各所述贯通布线具有：设置在所述第一主面的与所述第一器件的电极对应的位置上的第一导通部和设置在所述第二主面的与所述第二器件的电极对应的位置上的第二导通部，所述第一器件的各电极与所述第一导通部电连接，所述第二器件的各电极与所述第二导通部电连接，各所述贯通布线具有由所述第一主面以及所述第二主面中的至少一方垂直延伸的直线部。
也可以在所述基板的内部设置流路。
另外，本发明的第二方式的器件安装方法为：经由具有基板和形成在多个贯通孔的内部的多个贯通布线的贯通布线基板，将具有多个电极的第一器件和具有与该第一器件的各电极的配置不同配置的多个电极的第二器件电连接，所述多个贯通孔从该基板的一主面亦即第一主面向另一主面亦即第二主面贯通所述基板，该器件安装方法具有：工序A1，其形成多个改性部，该改性部具有在所述第一主面的与所述第一器件的各电极对应的位置露出的一端和在所述第二主面的与所述第二器件的各电极对应的位置露出的另一端；工序A2，其在形成了所述多个改性部的区域形成所述多个贯通孔；工序A3，其通过向各所述贯通孔内填充导体或者将导体成膜，形成具有在所述第一主面侧露出的第一导通部与在所述第二主面侧露出的第二导通部的多个贯通布线；和工序A4，其按照与所述基板的所述第一主面相面对的方式配置所述第一器件来将该第一器件的各电极与对应的所述第一导通部接合，并且按照与所述基板的所述第二主面相面对的方式配置所述第二器件来将该第二器件的各电极与对应的所述第二导通部接合，其中，所述工序A1包括：设置由所述第一主面以及所述第二主面中的至少一方垂直延伸的直线部的步骤；和设置与该直线部连结并且相对于所述第一主面以及所述第二主面的双方倾斜地延伸的部分的步骤。
也可以进一步具有通过使用物理的方法或者化学的方法研磨设置了所述直线部的主面来减小所述基板的厚度的工序。
也可以进一步具有在所述基板的内部形成流路的工序A5。
根据本发明的器件安装结构，在贯通布线基板的两面安装的器件的电极彼此不经由表面布线地电连接，因此电极被配置成高密度的小型的器件也可以自由自在地被连接。另外，当在贯通布线基板的两面安装的器件的被配置成高密度的电极彼此自由自在地连接之时，在用于该贯通布线基板的制造的基板的原来的厚度存在偏差的情况下、或产生了该基板的研磨工序中的加工精度引起的厚度的偏差的情况下，设置在该贯通布线基板的主面上的开口部的位置也不变化。其结果可以精度良好地可靠地执行该连接。
根据本发明的器件安装方法，在贯通布线基板的两面上安装的器件的电极彼此能够不经由表面布线地电连接，因此电极被配置成高密度的小型的器件也可以自由自在地连接。另外，当自由自在地连接在贯通布线基板的两面上安装的器件的被配置成高密度的电极彼此之时，在用于该贯通布线基板的制造的基板的原来的厚度存在偏差的情况下、或产生了该基板的研磨工序中的加工精度引起的厚度的偏差的情况下，设置在该贯通布线基板的主面上的开口部的位置也不变化。其结果可以精度良好且成品率良好地实施该连接。
另外，对于本发明的器件安装方法，在所述工序A1、A2或者A3之后，使用物理的方法或者化学的方法削减设置了所述直线部侧的主面，减小所述基板的厚度，从而能够适当调整被制造的贯通布线基板的厚度。这里，当在所述工序A1之后进行了削减时，能够缩短之后的所述工序A2中的蚀刻处理等的时间与所述工序A3中的导体的成膜或者填充等处理时间。此外，能够减少所述工序A3中的导体的使用量。当在所述工序A2之后进行了削减时，能够缩短之后的所述工序A3中的导体的成膜或者填充等处理时间。此外，能够减少所述工序A3中的导体的使用量。当在所述工序A3之后进行了削减时，能够与该主面一起平坦化在该主面上露出的形成贯通布线的导体。
另外，对于本发明的器件安装方法，还能够通过具有所述工序A5在该贯通孔中形成流路。
附图说明
图1A是表示本发明的一方式例的器件安装结构的俯视图。
图1B是沿着图1A的A-A线的剖视图。
图2A是图1A以及1B所示的器件安装结构中使用的贯通布线基板的俯视图。
图2B是沿着图2A的B-B线的剖视图。
图3是图2A以及2B所示的贯通布线基板的立体图。
图4A是表示在基板中形成贯通孔以及贯通布线的工序的最初阶段的剖视图。
图4B是表示继图4A的阶段的剖视图。
图4C是表示继图4B的阶段的剖视图。
图4D是表示继图4C的阶段的剖视图。
图5A是表示该方式例的第1变形例的器件安装结构的俯视图。
图5B是沿着图5A的A-A线的剖视图。
图6A是表示该方式例的第2变形例的器件安装结构的俯视图。
图6B是沿着图6A的C-C线的剖视图。
图7A是表示该方式例的第3变形例的器件安装结构的俯视图。
图7B是沿着图7A的D-D线的剖视图。
图8A是表示该方式例的第4变形例的器件安装结构的俯视图。
图8B是沿着图8A的E-E线的剖视图。
图9是示意地表示图8A以及8B所示的器件安装结构的左下四分之一部分中的电极的连接关系的局部俯视图。
图10是表示在本发明的器件安装结构中设置了凸块的一例的剖视图。
图11是表示在本发明的器件安装结构中设置了模具树脂层的一例的剖视图。
图12是表示在本发明的器件安装结构中设置了带腔体的保护部件的一例的剖视图。
图13A是表示具有流路的贯通布线基板的第一例的俯视图。
图13B是沿着图13A的I-I线的剖视图。
图13C是沿着图13A的J-J线的剖视图。
图14A是表示具有流路的贯通布线基板的第二例的俯视图。
图14B是沿着图14A的K-K线的剖视图。
图14C是沿着图14A的L-L线的剖视图。
图15A是表示具有流路的贯通布线基板的第三例的俯视图。
图15B是沿着图15A的M-M线的剖视图。
图15C是沿着图15A的N-N线的剖视图。
图16A是表示具有作为流路使用的贯通孔的贯通布线基板的制造方法的最初阶段的剖视图。
图16B是表示继图16A的阶段的剖视图。
图16C是表示继图16B的阶段的剖视图。
图16D是表示继图16C的阶段的剖视图。
图16E是表示继图16D的阶段的剖视图。
图16F是表示继图16E的阶段的剖视图。
图17是以往的贯通布线基板中的贯通布线的剖视图。
具体实施方式
以下，参照附图说明本发明的优选的实施方式。
图1A～3表示本发明的一方式例的器件安装结构。该器件安装结构具备：贯通布线基板19，其具有基板10和形成在多个贯通孔13的内部的贯通布线16，该多个贯通孔13从该基板10的一主面(以下称为“第一主面”)11向另一主面(以下称为“第二主面”)12地贯通基板10；第一器件1，其具有多个电极3并且按照与第一主面11相面对的方式配置这些电极3；和第二器件2，其具有与第一器件1的各电极3的配置不同配置的多个电极4，并且按照与第二主面相面对的方式配置这些电极4，其中，各贯通孔13具有设置在第一主面11的与第一器件1的电极3对应的位置上的第一导通部214和设置在第二主面12的与第二器件2的电极4相面对的位置上的第二导通部215，第一器件1的各电极3与第一导通部214电连接，第二器件2的各电极4与第二导通部215电连接。
另外，要形成贯通布线16的贯通孔13具有弯曲部41，并且由从开口部15延伸至弯曲部41的直线部分41a和从弯曲部41延伸至开口部14的相对于第一主面11以及第二主面12倾斜地延伸的部分构成。直线部分41a向与第二主面12垂直的方向、即基板10的厚度方向延伸。另外，弯曲部41位于距第二主面12起t1’的深度。即，直线部分41a的长度为t1’。
通过贯通布线基板19，第一器件1的多个电极3与第二器件2的多个电极4经由多个贯通布线16被电连接。为了通过贯通布线16尽可能短地连结这些电极3、4之间，优选t1’尽可能地短。进而，优选弯曲部41与开口部14之间(相对于第一主面11以及第二主面12倾斜地延伸的部分)具有直线形成。
弯曲部41的形状可以是沿着基板的厚度方向的剖面的形状为具有棱角的形状，也可以是没有棱角的大致圆弧状的形状。
如上所述，优选t1’的长度尽可能地短。t1’的长度考虑到可以逐批产生的原来的基板厚度的偏差、可以在贯通布线基板19的制造工序中产生的基板10的厚度的加工偏差，按照必须设置直线部分41a的方式被适当地设计。
进而，参照图4A～5B来说明。图4A～4D是表示在基板10形成贯通布线16的方法的一例的剖视图。
首先，如图4A所示，通过后述的激光法等，在之后要形成贯通孔13的区域形成改性部46(工序A1)。改性部46的一端之后成为贯通孔13的开口部14。改性部46的另一端之后成为贯通孔13的开口部15。改性部46具有弯曲部41，并且由从该另一端延伸至弯曲部41的直线部分41a和从弯曲部41延伸至该一端的相对于第一主面11以及第二主面12倾斜地延伸的部分构成。直线部分41a向与第二主面12垂直的方向、即基板10的厚度方向延伸。另外，弯曲部41位于距第二主面12起t1的深度。即，直线部分41a的长度为t1。
接下来，将形成了改性部46的基板10浸泡于蚀刻液(药液)中，通过蚀刻(湿式蚀刻)从基板10中除去改性部46。其结果如图4B所示，改性部46存在过的部分形成贯通孔13(工序A2)。
接着，通过后述的镀敷法等，向贯通孔13填充导体或者将导体成膜，如图4C所示，形成具有在第一主面11侧露出的第一导通部114和在所述2主面12侧露出的第二导通部115的贯通布线16(工序A3)。
然后，例如通过机械的研磨法等，从形成了直线部分41a侧的主面亦即第二主面12侧研磨基板10，使基板10成为希望的厚度(工序A5)。这时，在开口部15露出于第二主面12的所述导体通过研磨与该第二主面12一起被平坦化。另外，直线部分41a的长度t1由于研磨变短，成为t1’。其结果可得到图4D所示的贯通布线基板19。
这里，当基板10有厚度的变化时，例如当基板10的原来的厚度比设想的厚度薄时、或者基板10的研磨比设想的进展过多时，有时制造出的贯通布线基板19的厚度不是设想的厚度T1，而成为T2(参照图4D)。即使在该情况下，由于贯通布线基板19中存在直线部分41，因此第二主面12上的开口部15的位置也不变化。因此，在后述的工序A4中，能够精度良好、可靠且成品率良好地进行第二器件2的电极4与该导通部215的连接。
另外，作为基板10产生了厚度的变化的其他的情况，例如当基板10的原来的厚度比设想的厚度厚时、或者基板10的研磨未如设想那样进展时，有时制造出的贯通布线基板19的厚度不是设想的厚度T1，而成为T3(参照图4D)。即使在该情况下，由于贯通布线基板19中存在直线部分41，因此第二主面12上的开口部15的位置也不变化。因此，在后述的工序A4中，能够精度良好、可靠且成品率良好地进行第二器件2的电极4与该导通部215的连接。
在上述的例子中，在贯通布线16形成的工序A3之后，进行了研磨基板10的第二主面12的工序A5，但也可以在形成改性部43的工序A1或者形成贯通孔13的工序A2之后进行该工序A5。在任意一种情况下，都能够使所制造的贯通布线基板19成为希望的厚度。
在工序A3之后进行了工序A5的情况下，在开口部15露出于第二主面12的所述导体通过研磨与该第二主面12一起被平坦化，因而优选。
另外，在工序A1之后进行了工序A5的情况下，能够缩短其后的工序A2中的蚀刻处理等的时间与工序A3中的导体的成膜或者填充等的处理时间。进而，能够减少工序A3中的导体的使用量。
另外，在工序A2之后进行了工序A5的情况下，能够缩短其后的工序A3中的导体的成膜或者填充等的处理时间。进而，能够减少工序A3中的导体的使用量。
另外，在上述的例子中，说明了研磨第二主面12的情况，也可以在第一主面11侧设置直线部分42a(参照图5B)，通过研磨该第一主面11，从而使基板10的厚度成为希望的厚度。在该情况下也可以得到与研磨上述的第二主面12的情况同样的效果。
此外，在图5B中，直线部分42a向与第一主面11垂直的方向、即基板10的厚度方向延伸。另外，弯曲部42位于距第一主面11起t2’的深度。即，直线部分42a的长度为t2’。
当发生了前述那样的基板10的厚度的非意图的变化时，该变化的大小通常也处于1μm～50μm的范围内。因此，在工序A1中形成的改性部43具有的直线部分41a或者42a的长度比预料的变化的大小长即可。此外，当贯通布线16变长时，有时会产生器件间的信号延迟、高频特性的劣化，因此所述长度t1’以及t2’越短越优选。
单一的贯通布线16中的长度t1’与t2’可以相同也可以不同。
另外，贯通布线基板19具有的多个贯通布线16中的各个贯通布线的所述t1’彼此以及t2’彼此的长度可以相同也可以不同。
在上述那样制造出的本发明的贯通布线基板19中，要形成多个贯通布线16的各个贯通孔13具有对齐第一主面11以及第二主面12中的至少单方的同一主面侧垂直地开口的直线部分41a以及/或者直线部分42a。
另外，在本发明的贯通布线基板19中，优选要形成该多个贯通布线16的各个贯通孔13具有对齐第一主面11以及第二主面12中的至少单方的同一主面侧垂直地开口的、相同长度的直线部分41a以及/或者直线部分42a。该情况下，所有的贯通孔在同一主面侧具有相同长度的直线部分，因此即使基板10的厚度产生了变化，具有该直线部分的贯通孔与没有该直线部分的贯通孔在该贯通布线基板19中也不会混在一起。因此，可以精度良好、可靠地进行连接。
在本发明中，器件的电极配置(布局)意味在与该器件的贯通布线基板的主面相面对的面内与贯通布线连接的电极的二维配置。即，仅使器件整体平行移动而将所有的电极的位置向相同方向错开相同距离，该器件的电极配置不变化。在2个器件间，当对应的2个电极间的距离、对应的3个电极间的角度等至少在1个位置不同时，这2个器件的电极配置相互不同。例如，当2个器件的电极配置处于仅电极间间距不同的相似的关系时，这2个器件的电极配置也相互不同。另外，即使在2个器件的电极由具有完全相同布局的多个模块构成时，在这些模块的位置在2个器件间不同的情况下，2个器件的电极配置也相互不同。进而，在该电极配置中，不与贯通布线连接的电极即使存在也被除外，仅考虑与贯通布线连接的电极。
若安装在两面上的器件的电极配置相同，则与基板的主面垂直地形成所有的贯通布线，或者若即使倾斜也在相同方向上(平行地)形成所有的贯通布线，这样的话，能够经由这些贯通布线以一对一的对应关系连接两器件的电极彼此。但是，在本发明中，两器件的电极配置相互不同。因此，当所有的贯通布线与基板的主面垂直地形成，或者形成为即使倾斜也相互平行时，至少一个器件的电极与导通部的位置不一致，会需要表面布线。在本发明中，为了省去用于器件间的连接的表面布线，使第一主面11上的第一导通部214(第一开口部14)的配置与第一器件1的电极配置一致，并且使第二主面12上的第二导通部215(第二开口部15)的配置与第二器件2的电极配置一致。由此，能够不在贯通布线基板19上设置表面布线地来连接器件1、2间。
在图1A～3、5A、5B所示的例子中，两器件1、2的电极配置是电极3、4排列在器件1、2的周缘部的外围配置。而且，两器件1、2的尺寸(沿着基板10的主面11、12的方向上的长度、面积等)相互不同。贯通布线基板19的贯通布线16从尺寸小的器件1的电极3朝向尺寸大的器件2的电极4地形成。即，第一导电部214位于基板10的第一主面11的中心部，第二导电部215靠基板10的第二主面12的外周，贯通布线16大致放射状地延伸。
这样，在本方式例的贯通布线基板19中，要设置贯通布线16的贯通孔13都是不平行的(除了直线部分41a以及直线部分42a)。因此，贯通孔13的形成方法如后述那样，采用可以向任意的朝向形成贯通孔13的方法。
此外，贯通孔13的朝向不是从垂直于基板10的主面11、12的方向来观察的俯视时的朝向，而要包含基板10的厚度方向地以三维方式理解。例如图2A中相对于基板10的中心面对的贯通孔13彼此在俯视时的朝向相同，但如图3所示，三维上由第一主面11侧向第二主面12侧的朝向不同，相互是不平行的。
基板10的材料可以举出玻璃、塑料、陶瓷等绝缘体、硅(Si)等半导体。在半导体基板的情况下，优选在贯通孔13的内壁、主面11、12等上形成绝缘层。在绝缘性基板的情况下，不需要再在贯通孔13的内壁上形成绝缘层。
此外，当电子器件的基材与安装电子器件的基板之间的线膨胀系数差大时，根据安装时的温度，两者的伸展量差异大，因此在电子器件的电极与连接该电极的基板上的导电部之间易产生位置偏差。其结果，存在难以实现两者间的精度高的连接，或者两者间的连接本身就很困难的情况。
与此相对，根据本发明，能够使用硅、玻璃作为基板10的材料。因此，例如当在基板10的两主面上安装使用了硅基材的电子器件1、2时，能够减小上述的线膨胀系数差。其结果能够抑制电子器件1、2的电极与基板10上的导通部的位置偏差，能够位置精度良好地连接两者。
贯通布线16通过如上述那样，通过向贯通孔13填充导体或者将导体成膜来设置，该贯通孔13具有在基板10的第一主面11的与第一器件1的电极3相面对的位置开口的第一开口部14、和在基板10的第二主面12的与第二器件2的电极4相面对的位置开口的第二开口部15。
为了贯通孔13的形成，能够使用特别适于石英玻璃制的基板的方法亦即并用基于飞秒激光的改性和湿式蚀刻的方法、或者再并用NC钻孔等机械的手法的方法。当使用飞秒激光进行改性时，照射了激光的部分的基板材质发生变化，与未照射激光的部分相比，对蚀刻剂的耐性降低，因此能够容易形成孔。
作为用于贯通布线16的导体，可以举出铜(Cu)、钨(W)等金属、金锡(Au-Sn)等合金、多晶硅等非金属的导体。制作方法能够适当使用镀敷法、溅射法、熔融金属填充法、CVD、超临界成膜法、或者将它们组合而成的手法等。
此外，优选贯通布线16通过在贯通孔13内部完全地填充导体而成。
在本发明的器件安装结构中，按照与要成为贯通布线16的贯通孔13的开口部14以及15相面对的方式分别配置器件的电极3以及4。因此，当贯通布线16是在贯通孔13内部完全地填充导体的实心结构时，与仅在贯通孔13的内壁形成导体层的中空结构的情况相比，不论机械的还是电的连接的稳定性都增大，因而优选。
这时，作为向贯通孔内部完全地填充导体的方法，可以采用上述的镀敷法、溅射法、熔融金属填充法、CVD、超临界成膜法等中的任意一个方法。或者，也可以适当组合这些方法来使用。特别是当孔的长度长、形状复杂时，通过CVD或者超临界成膜法等能够直至孔的深部成膜的方法形成导体薄膜即可。将该导体薄膜作为晶种层、粘接层，接着能够通过镀敷法、熔融金属填充法，高效率地向贯通孔内部完全填充导体。
作为器件1、2，可以举出存储器(存储元件)和逻辑电路(逻辑元件)等集成电路(IC)、传感器等MEMS器件、发光元件和受光元件等光学器件。只要器件1、2的电极配置不同，不管其功能不同还是功能相同。特别是，通过以高密度集成异质器件，可以实现三维系统级封装(SiP)。
在本方式例的情况下，如图1B所示，在第一主面11侧多个器件1层叠在基板10上。这样根据本方式例，可以实现进一步的高密度化。
在贯通布线基板19的制造中，在基板10内形成要成为贯通孔13的改性部43(工序A1)；从基板10中除去该改性部43来形成贯通孔13，该贯通孔13具有与各个器件1、2的电极配置对应的开口部14、15(工序A2)；通过向该贯通孔13内填充导体或者将导体成膜，形成具有在第一主面11侧露出的第一导通部214与在所述2主面12侧露出的第二导通部215的贯通布线16(工序A3)；进而将第一器件1配置成与基板10的第一主面11相面对来将其电极3与对应的第一导通部214接合，并且将第二器件2配置成与基板10的第二主面12相面对来将其电极4与对应的第二导通部215接合，从而将两器件1、2安装在贯通布线基板19的两面(工序A4)。由此，第一器件1的多个电极3与第二器件2的多个电极4经由多个贯通布线16被电连接。
在本发明的器件安装方法中，所述工序A1中具有：对要成为形成多个贯通布线16的各个贯通孔13的改性部43设置相对于第一主面11以及第二主面12中的至少单方的同一主面垂直延伸的直线部分41a以及/或者直线部分42a的步骤；和设置与各个直线部连结并且相对于第一主面11以及第二主面12倾斜地延伸的部分的步骤。这里，该倾斜地延伸的部分例如是图1B中的从弯曲部41到开口部14的部分。在其他的例子中，该倾斜地延伸的部分是图5B中的从弯曲部41到弯曲部42的部分。所述二个步骤可以用同一方法连续地进行，也可以用不同的方法不连续地进行。
例如，首先使用激光法等，按顺序对所述直线部与所述倾斜地延伸的部分进行改性。然后，使用湿式蚀刻法，按顺序除去被改性的所述直线部分与被改性的所述倾斜地延伸的部分。这样，也可以连续地进行这两个步骤。另外，利用NC钻孔等机械的方法形成所述直线部分。之后，使用激光法以及湿式蚀刻法形成所述倾斜地延伸的部分。也可以不连续地进行这两个步骤。
在本发明的器件安装方法中，使用图4A～4D如前述那样在所述工序A5中，通过使用物理的方法或者化学的方法研磨设置了所述直线部分侧的主面，可以减小所述基板的厚度。
可以举出利用含有细小的粒径的研磨剂的研磨液进行机械地研磨的方法作为所述物理的方法。另外，可以举出使用能够腐蚀基板的溶液、气体来进行蚀刻的方法作为所述化学的方法。
在本发明的器件安装方法中的所述工序A4中，将第一器件1配置在基板10的第一主面11侧来将第一器件1的电极3与贯通布线16接合，并且将第二器件2配置在基板10的第二主面12侧来将第二器件2的电极4与贯通布线16接合。由此，能够将第一器件1的多个电极3与第二器件2的多个电极4经由多个贯通布线16电连接。只要是能够这样连接的方法，也可以使用其他的方法。
例如，在本方式例的情况下，各器件1、2的电极3、4与贯通布线16之间通过在贯通孔13的开口部14、15上设置的导电性的连接盘部17、18和在该连接盘部17、18上设置的作为导体(焊料、导电性凸块等)的接合件5、6连接。在本发明中，也可以省略连接盘部17、18、接合件5、6。例如，也可以直接用焊料等接合电极3、4与贯通布线16。
在图1A～3所示的器件安装结构中，器件1、2的电极配置是电极3、4排列在器件1、2的周缘部的外围配置。
另外，在图6A以及6B所示的本方式例的第2变形例的器件安装结构中，第一器件1的电极配置是电极3排列成十字状的配置，第二器件2的电极配置是电极4排列在器件2的周缘部的外围配置。
另外，在图7A以及7B所示的本方式例的第3变形例的器件安装结构中，第一器件1的电极配置是电极3排列在周边部以及排列成十字状的格子型配置，第二器件2的电极配置是电极4排列在器件2的周缘部的外围配置。
另外，在图8A以及8B所示的本方式例的第4变形例的器件安装结构中，第一器件1的电极配置是电极3纵横排列的面阵配置，第二器件2的电极配置是电极4排列在器件2的周缘部的外围配置。此外，图9示意地表示图8A以及8B所示的器件安装结构的左下四分之一部分中的电极的连接关系。
这里，附图标记A1～A9表示与第一器件1的电极3连接的第一主面11上的连接盘部17。另外，附图标记B1～B9表示与第二器件2的电极4连接的第二主面12上的连接盘部18。另外，附图标记C1～C9表示分别连接A1～A9与B1～B9的贯通布线16。
另外，本发明不仅限于以上的例示，也可以组合其他的电极配置。
在图1A～图3以及图5A～图9所示的例子中，为了方便说明，第二器件2的俯视时的尺寸比第一器件1大。另外，第二器件2的电极4被配置在外围。但是，在本发明中，如以上的例那样，第二器件2的电极4也可以配置于对基板10俯视时与第一器件1重叠的位置。另外，第一器件1的俯视时的尺寸也可以与第二器件2相同。
这样，两器件1、2的电极3、4不论欲在各个器件1、2上形成怎样的电极配置(布局)，也能够几乎最短地连接电极3、4间，因此有助于器件的高速化。另外，不必如积层基板(build-up board)那样形成多层化，在贯通布线基板19、19’、19A、19B、19C的内部能够变换布线间的间距，因此能够效率良好地连接两器件1、2的电极3、4间。
在本发明的器件安装结构中也可以如图10所示，设置由焊料等构成的凸块21。在图10所示的例子中，贯通布线基板19在基板10的第二主面12侧具有焊料凸块等连接端子21。可以经由贯通布线16、电路20，将器件1、2与印刷电路板等外部基板(未图示)电连接。另外，在第一主面11侧器件1被层叠。
另外，在本发明的器件安装结构中，可以如图11所示用模具树脂层22被覆器件1，或者如图12所示用带腔体的保护部件23覆盖器件1。由此，可以保护器件1。
另外，在本发明的器件安装结构中，可以如图13A～15C所示那样，在基板10的内部设置流路31。流路31作为使例如水等冷却用流体流通的流路使用。此外，流路31也可以作为使DNA(核酸)、蛋白质、类脂物等生物体溶液流通的流路使用。
当将流路31作为使冷却用流体流通的流路使用时，分别在图13A～15C所示的带流路的贯通布线基板30、30A、30B的第一主面11侧安装第一器件，在第二主面12侧安装第二器件，从而可以冷却带流路的贯通布线基板30、30A、30B。由此，在第一器件以及/或者第二器件的电极被配置为高密度的情况下，也可以有效地降低带流路的贯通布线基板30、30A、30B的温度上升。以下，对将流路31作为使冷却用流体流通的流路使用的情况进行说明。
流路31的两端具有使冷却用流体进出的出入口32、33。
例如，如图13A～13C所示流路31也可以是多条。
另外，如图14A所示，也可以是1条流路31蜿蜒成可以冷却基板10整体。
另外，如图15A～15C所示，流路31的出入口32、33也可以在基板10的主面12上开口。
另外，流路31的图案(路径)、剖面形状不仅限于以上的例示，可以适当设计。
优选流路31在三维的面方向或者厚度方向上与贯通孔13具有规定的间隔，以使其不与具有贯通布线16的贯通孔13连通。
在本方式例中，如图13A等所示那样，即使与基板10的主面11、12平行的流路31在俯视时看上去与贯通孔13重合，贯通孔13与流路31也不连通。即，若基板10的厚度方向上的位置相互错开，则贯通孔13与流路31不会彼此相连。
另外，在本发明中，设想基板10的厚度可以变化，因此优选作为流路31使用的贯通孔，从主面11以及12起离开各个直线部42a以及直线部41a的长度，形成于基板10的厚度的中央部。
流路31是在形成贯通布线16的贯通孔13之外，在形成作为冷却用流体的流路31使用的贯通孔的工序A5中被形成的。
这里，当所述工序A5与所述工序A1以及A2并行进行时，可以提高该贯通布线基板的制造效率。图16A～16F表示该情况下的贯通布线基板30的制造方法的一例。
首先，如图16A以及16B所示，向基板10照射激光34在基板10内形成基板10的材料被改性而成的改性部35、36。改性部35设置在要形成贯通孔13的区域中，改性部36设置在要形成作为流路31使用的贯通孔的区域中。
对于本方式例，使用飞秒激光作为激光34的光源，按照在基板10内部连结焦点的方式照射激光束，得到例如直径为数μm～数十μm的改性部35、36。通过控制基板10内部的激光34的焦点位置，可以形成具有希望的形状的改性部35、36。此外，通常在改性部35、36中与基板10的材料相比折射率发生变化。
如图16A～16F所示，要成为流路31的改性部36也可以与基板10的主面11、12平行地形成。这时，当激光34的照射范围(特别是由激光光源到基板10内部的焦点的范围)与要成为贯通孔13的改性部35重合时，由于改性部35的折射率变化，在激光34与改性部35重合的范围内有可能激光34的焦点位置发生偏差。这样，为了避免与已经形成的其他的改性部35的重合，不仅由第一主面11侧照射激光34，也可以根据位置由第二主面12侧照射激光34。
接下来，将形成了改性部35、36的基板10浸泡在蚀刻液(药液)中，通过蚀刻(湿式蚀刻)从基板10中除去改性部35、36。其结果，如图16C所示，在改性部35、36存在过的部分形成贯通孔13以及作为流路31使用的贯通孔。本方式例使用石英作为基板10的材料，使用以氢氟酸(HF)为主成分的溶液作为蚀刻液。该蚀刻利用了改性部35、36与基板10的未被改性的部分相比非常快地被蚀刻的原理，作为结果，可以形成依照改性部35、36的形状的贯通孔13以及作为流路31使用的贯通孔。
在本方式例中，贯通孔13的孔径为50μm。贯通孔13的孔径可以根据贯通布线16的用途，从10μm左右到300μm左右适当设定。作为流路31使用的贯通孔的孔径可以与贯通孔13的孔径为相同程度，也可以比其小(细)，或者比其大(粗)。作为流路31使用的贯通孔的孔径未特别被限定，例如可以是从10μm左右到500μm左右。另外，作为流路31使用的贯通孔的孔径也可以具有局部细的部分、局部粗的部分。
此外，蚀刻液不限于氢氟酸，例如也可以使用向氢氟酸中适量添加了硝酸等而成的氟硝酸系的混酸、氢氧化钾等碱性水溶液。另外，根据基板10的材料也可以使用其他的药液。
基板10的材料不限于石英玻璃(硅玻璃)，例如可以使用蓝宝石等绝缘基板、含有碱成分等其他的其他成分玻璃基板，其厚度也可以适当设定为150μm～1mm左右。
然后，如图16D所示，向贯通孔13填充导体或者将导体成膜来形成贯通布线16。为了该导体的填充或者成膜，可以适当使用镀敷法、溅射法、熔融金属填充法、CVD、超临界成膜法等。这时，优选在要成为流路31的出入口32、33的位置预先设置抗蚀剂等保护层，以使导体不侵入到作为流路31使用的贯通孔内。抗蚀剂可以使用树脂抗蚀剂、无机系材料的薄膜等。
之后，通过机械的研磨法等，从形成了直线部分41a的第二主面12侧研磨基板10来使基板10为希望的厚度(图16E)。
此外根据需要，如图16F所示，在贯通布线16的上下形成连接盘部17、18。连接盘部17、18的形成方法可以适当使用镀敷法、溅射法等。
这样，若同时地形成贯通孔13与流路31，则制造工序能够简略化，能够降低成本。另外，容易控制贯通孔13与流路31的位置关系，因此能够防止贯通孔13与流路31错误地连结。
此外，在形成多个改性部35、36后，不需要蚀刻所有的改性部35、36来形成贯通孔13、作为流路31使用的贯通孔。例如，也可以在一部分的改性部35、36两端设置抗蚀剂等保护层等以不对其进行蚀刻地保护这一部分的改性部35、36，选择要蚀刻的改性部35、36。由此，可以仅在需要的位置形成贯通孔13、作为流路31使用的贯通孔。
例如，当预先按照与器件1、2的所有的电极3、4对应的方式形成改性部35后，根据器件1、2的使用方式等不需要对电极3、4的一部分设置贯通布线16时，也可以按照不蚀刻与不需要该贯通布线16的位置对应的改性部35的方式来进行保护，不对贯通孔13进行开口。这样，在形成改性部35的阶段一律形成改性部35后，在蚀刻的阶段能够选择形成贯通布线16的位置，因此容易控制形成改性部35的激光的照射位置。
另外，上述说明了在贯通孔(微细孔)13以及/或者流路31的形成过程中，通过控制来自飞秒激光的激光的焦点位置，在基板10的内部形成具有希望的形状的改性部35、36的方法，但本发明不仅限于此。
例如，在飞秒激光与基板之间配置记录了与改性部35、36的希望的形状对应的图案的全息图，通过透过全息图向基板照射激光，可以在基板的内部统一形成具有希望的形状的改性部。之后，通过蚀刻该改性部，可以形成希望的贯通孔(微细孔)以及/或者流路。
产业上的可利用性
本发明使用具有贯通基板的贯通布线的贯通布线基板在其两面安装器件，因此可以广泛地被利用。
附图标记的说明
1 第一器件；2 第二器件；3、4 电极；10 基板；11 第一主面(一主面)；12 第二主面(另一主面)；13 贯通孔；14 第一开口部；15 第二开口部；16 贯通布线；19、19’、19A、19B、19C 贯通布线基板；30、30A、30B 带流路贯通布线基板；31 流路；35、36 改性部；41、42 弯曲部；41a、42a 直线部；43、46 改性部

Claims (5)

1.一种器件安装结构，其特征在于，具备：
贯通布线基板，其具有基板和形成在多个贯通孔的内部的多个贯通布线，所述多个贯通孔从该基板的一主面亦即第一主面向另一主面亦即第二主面贯通所述基板；
第一器件，其具有多个电极并且按照与所述第一主面相面对的方式配置这些电极；以及
第二器件，其具有与该第一器件的各电极的配置不同配置的多个电极，并且按照与所述第二主面相面对的方式配置这些电极，
各所述贯通布线具有设置在所述第一主面的与所述第一器件的电极对应的位置上的第一导通部和设置在所述第二主面的与所述第二器件的电极对应的位置上的第二导通部，
所述第一器件的各电极与所述第一导通部电连接，
所述第二器件的各电极与所述第二导通部电连接，
各所述贯通布线具有从所述第一主面以及所述第二主面中的至少一方垂直延伸的直线部。
2.根据权利要求1所述的器件安装结构，其特征在于，
在所述基板的内部设置有流路。
3.一种器件安装方法，其特征在于，
经由具有基板和形成在多个贯通孔的内部的多个贯通布线的贯通布线基板，将具有多个电极的第一器件和具有与该第一器件的各电极的配置不同配置的多个电极的第二器件电连接，所述多个贯通孔从该基板的一主面亦即第一主面向另一主面亦即第二主面贯通所述基板，该器件安装方法具有：
工序A1，形成多个改性部，该改性部具有在所述第一主面的与所述第一器件的各电极对应的位置露出的一端和在所述第二主面的与所述第二器件的各电极对应的位置露出的另一端；
工序A2，在形成了所述多个改性部的区域形成所述多个贯通孔；
工序A3，通过向各所述贯通孔内填充导体或者将导体成膜，形成具有在所述第一主面侧露出的第一导通部与在所述第二主面侧露出的第二导通部的多个贯通布线；和
工序A4，将所述第一器件配置成与所述基板的所述第一主面相面对来将该第一器件的各电极与对应的所述第一导通部接合，并且将所述第二器件配置成与所述基板的所述第二主面相面对来将该第二器件的各电极与对应的所述第二导通部接合，
其中，所述工序A1中包括：设置从所述第一主面以及所述第二主面中的至少一方垂直延伸的直线部的步骤；和设置与该直线部连结并且相对于所述第一主面以及所述第二主面的双方倾斜地延伸的部分的步骤。
4.根据权利要求3所述的器件安装方法，其特征在于，
该器件安装方法还具有通过使用物理的方法或者化学的方法研磨设置了所述直线部的主面来减小所述基板的厚度的工序。
5.根据权利要求3或4所述的器件安装方法，其特征在于，
该器件安装方法还具有在所述基板的内部形成流路的工序A5。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113260144A (zh) * 2020-02-10 2021-08-13 仁宝电脑工业股份有限公司 多层线路板

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140254120A1 (en) * 2009-10-23 2014-09-11 Fujikura Ltd. Device packaging structure and device packaging method
US8841213B2 (en) * 2010-07-26 2014-09-23 Hamamatsu Photonics K.K. Method for manufacturing interposer
EP2600411B1 (en) * 2010-07-26 2019-08-21 Hamamatsu Photonics K.K. Method for manufacturing light-absorbing substrate and method for manufacturing die for manufacturing light-absorbing substrate
JP5389264B2 (ja) * 2010-07-26 2014-01-15 浜松ホトニクス株式会社 レーザ加工方法
JP5693074B2 (ja) * 2010-07-26 2015-04-01 浜松ホトニクス株式会社 レーザ加工方法
JP5893351B2 (ja) * 2011-11-10 2016-03-23 キヤノン株式会社 プリント回路板
US20140374847A1 (en) * 2013-06-20 2014-12-25 Honeywell International Inc. Packaging method for mems devices
JP6958240B2 (ja) * 2017-10-31 2021-11-02 株式会社村田製作所 回路基板、無線通信デバイス、および回路基板の作製方法
US11482471B2 (en) * 2019-02-27 2022-10-25 Intel Corporation Thermal management solutions for integrated circuit packages

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303360A (ja) * 2005-04-25 2006-11-02 Fujikura Ltd 貫通配線基板、複合基板及び電子装置
JP2007024551A (ja) * 2005-07-12 2007-02-01 Ngk Spark Plug Co Ltd 中継基板、及びマイクロチップ搭載装置
JP2007096246A (ja) * 2005-08-30 2007-04-12 Kyocera Corp 配線基板およびそれを用いた電子装置
US20080315372A1 (en) * 2007-06-20 2008-12-25 Stats Chippac, Ltd. Wafer Level Integration Package
JP2009044065A (ja) * 2007-08-10 2009-02-26 Napura:Kk 基板配線用導電性組成物、回路基板及び電子デバイス
JP2009176926A (ja) * 2008-01-24 2009-08-06 Fujikura Ltd 貫通配線基板及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01251646A (ja) * 1988-03-31 1989-10-06 Nissan Motor Co Ltd 半導体構造
JPH0613755A (ja) * 1992-06-29 1994-01-21 Hitachi Ltd セラミック多層配線基板とその製造方法
JP3785661B2 (ja) * 1995-11-06 2006-06-14 カシオ計算機株式会社 両面配線基板の製造方法および半導体装置の製造方法
US6140144A (en) * 1996-08-08 2000-10-31 Integrated Sensing Systems, Inc. Method for packaging microsensors
KR100613820B1 (ko) * 2001-11-13 2006-08-21 인터내셔널 비지네스 머신즈 코포레이션 고주파 신호를 전송하기에 적합한 전자 장치 캐리어
US6713866B2 (en) * 2002-04-22 2004-03-30 Agilent Technologies, Inc. Cooling of optoelectronic elements
JP2005191075A (ja) * 2003-12-24 2005-07-14 Ngk Spark Plug Co Ltd 中継基板及びその製造方法、中継基板付き基板
JP4879536B2 (ja) * 2005-09-13 2012-02-22 株式会社フジクラ 複合基板及びその製造方法、並びに電子装置
JP2010080816A (ja) * 2008-09-29 2010-04-08 Elpida Memory Inc 半導体素子および半導体素子の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006303360A (ja) * 2005-04-25 2006-11-02 Fujikura Ltd 貫通配線基板、複合基板及び電子装置
JP2007024551A (ja) * 2005-07-12 2007-02-01 Ngk Spark Plug Co Ltd 中継基板、及びマイクロチップ搭載装置
JP2007096246A (ja) * 2005-08-30 2007-04-12 Kyocera Corp 配線基板およびそれを用いた電子装置
US20080315372A1 (en) * 2007-06-20 2008-12-25 Stats Chippac, Ltd. Wafer Level Integration Package
JP2009044065A (ja) * 2007-08-10 2009-02-26 Napura:Kk 基板配線用導電性組成物、回路基板及び電子デバイス
JP2009176926A (ja) * 2008-01-24 2009-08-06 Fujikura Ltd 貫通配線基板及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113260144A (zh) * 2020-02-10 2021-08-13 仁宝电脑工业股份有限公司 多层线路板

Also Published As

Publication number Publication date
JP5384700B2 (ja) 2014-01-08
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WD01 Invention patent application deemed withdrawn after publication

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