JP2009032821A - 二端子素子の実装構造 - Google Patents
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Abstract
【課題】等価直列インダクタンスを低減することができ、実施が容易で低コスト且つ信頼性の高い実装構造を提供する。
【解決手段】複数個の二端子素子C1,C2を回路基板の2つの配線S1,S2間で直列接続する、二端子素子C1,C2の実装構造であって、互いに連結される第1二端子素子C1と第2二端子素子C2の各メタライズ電極E1,E2を接続するための接続パッドが、単一領域P3を形成するように回路基板の表面に露出されてなり、第1二端子素子C1と第2二端子素子C2の各メタライズ電極E1,E2が、単一領域P3に半田付けされてな二端子素子C1,C2の実装構造101とする。
【選択図】図3
【解決手段】複数個の二端子素子C1,C2を回路基板の2つの配線S1,S2間で直列接続する、二端子素子C1,C2の実装構造であって、互いに連結される第1二端子素子C1と第2二端子素子C2の各メタライズ電極E1,E2を接続するための接続パッドが、単一領域P3を形成するように回路基板の表面に露出されてなり、第1二端子素子C1と第2二端子素子C2の各メタライズ電極E1,E2が、単一領域P3に半田付けされてな二端子素子C1,C2の実装構造101とする。
【選択図】図3
Description
本発明は、複数個の二端子素子を回路基板の2つの配線間で直列接続する、二端子素子の実装構造に関する。
電源ノイズ等を低減するため、電源ラインと接地ラインの間にバイパスコンデンサを挿入する方法が、一般に行われている。このバイパスコンデンサは、理想的にはキャパシタンスのみを有する素子であるが、回路基板上に実装されている現実のコンデンサは、キャパシタンスだけでなく、配線によるインダクタンスや抵抗も付加されている。ノイズ除去用のバイパスコンデンサにおいては、特に等価直列インダクタンス(ESL)が問題となり、コンデンサと直列共振回路を構成するため、この値が大きいとバイパスコンデンサとしての機能が低下する。上記バイパスコンデンサとしての機能低下を抑制するため、一般的には、複数個のコンデンサを並列接続する実装形態が取られている。
図8は、電源(+B)ラインと接地(GND)ラインの間に並列接続された2個のバイパスコンデンサC1,C2を示す等価回路図である。図8中には、配線等による上記等価直列インダクタンスL11,L12,L21,L22が、同時に示されている。図8に示すバイパスコンデンサC1,C2のように、電源ラインと接地ラインの間で並列接続されるこれらコンデンサについては、等価直列インダクタンスを低減するための実装構造が、例えば、特開2001−23849号公報(特許文献1)と特開2003−282348号公報(特許文献2)に開示されている。
特開2001−23849号公報
特開2003−282348号公報
上記特許文献1,2のように、電源ラインと接地ラインで並列接続されるバイパスコンデンサについては、等価直列インダクタンスを低減するための実装構造が種々検討されている。しかしながら、バイパスコンデンサの実装形態は並列接続する場合に限らず、例えば車載用の回路基板において、フェールセーフのために複数個のコンデンサを直列接続する場合がある。このような電源ラインと接地ラインで直列接続されるバイパスコンデンサについて、その等価直列インダクタンスを低減するための実装構造は、これまでほとんど検討されていない。
そこで本発明は、複数個の二端子素子を回路基板の2つの配線間で直列接続する二端子素子の実装構造であって、等価直列インダクタンスを低減することができ、実施が容易で低コスト且つ信頼性の高い実装構造を提供することを目的としている。
請求項1に記載の発明は、複数個の二端子素子を回路基板の2つの配線間で直列接続する、二端子素子の実装構造であって、互いに連結される第1二端子素子と第2二端子素子の各メタライズ電極を接続するための接続パッドが、単一領域を形成するように前記回路基板の表面に露出されてなり、前記第1二端子素子と第2二端子素子の各メタライズ電極が、前記単一領域に半田付けされてなることを特徴としている。
上記二端子素子の実装構造においては、第1二端子素子と第2二端子素子の各メタライズ電極が、回路基板の表面に露出された共通する単一領域(単一ランド)に半田付けされる。従って、第1二端子素子と第2二端子素子を、極力接近させて配置することが可能である。このため、互いに連結される第1二端子素子と第2二端子素子の各メタライズ電極をそれぞれ回路基板の表面に露出された別の領域に半田付けする場合に較べて、該メタライズ電極間の配線等による等価直列インダクタンスを低減することができる。また、上記実装構造を実施するにあたっては、該メタライズ電極を接続するための接続パッドとして、単一領域が形成されるように回路基板の表面に露出するだけでよく、新たな製造工程を必要としない。従って、製造コストが増大することもない。
以上のようにして、上記実装構造は、複数個の二端子素子を回路基板の2つの配線間で直列接続する二端子素子の実装構造であって、等価直列インダクタンスを低減することができ、且つ低コストの実装構造とすることができる。
上記二端子素子の実装構造においては、請求項2に記載のように、前記第1二端子素子と第2二端子素子の各メタライズ電極が互いに接触するようにして、該第1二端子素子と第2二端子素子が前記回路基板上に配置されてなることが好ましい。
これによれば、該メタライズ電極が互いに接触していない場合に較べて、導電経路が短くなる。従って、これにより、該メタライズ電極間の配線等による等価直列インダクタンスを低減することができる。
また、上記二端子素子の実装構造においては、請求項3に記載のように、前記第1二端子素子と第2二端子素子のそれぞれの中心線が交わるようにして、該第1二端子素子と第2二端子素子が前記回路基板上に配置されてなることが好ましい。また、請求項4に記載のように、前記中心線の交わり角は、90°以下であることが好ましい。
これによれば、第1二端子素子と第2二端子素子のそれぞれの中心線が交わらずに互いに平行である場合に較べて、上記各メタライズ電極間の導電経路の短縮と該メタライズ電極の半田付けスペース確保の両立が容易となる。また、検査工程における半田付けの良否判定も容易である。従って、これにより、等価直列インダクタンスを低減することができると共に、実施が容易で低コスト且つ信頼性の高い実装構造とすることができる。
上記二端子素子の実装構造においては、請求項5に記載のように、前記第1二端子素子と第2二端子素子の各メタライズ電極を除いた部分が前記単一領域と重ならないようにして、該第1二端子素子と第2二端子素子が前記回路基板上に配置されてなることが好ましい。
これによれば、該メタライズ電極の半田付けに際して、半田が該メタライズ電極以外の素子の本体部分に流れるのを抑制することができ、半田の過剰付着による不良を防止することができる。
上記実装構造における二端子素子は、例えば抵抗素子であってもよい。しかしながら、上記実装構造は、請求項6に記載のように、前記二端子素子が、等価直列インダクタンスによる影響の大きい、容量素子である場合に効果が大きい。また、この場合には、特に請求項7に記載のように、前記容量素子が、ノイズ除去に用いられる場合に好適である。容量素子を等価直列インダクタンスの低減が可能な上記実装構造とすることで、電源ライン等を伝播するラジオノイズを、大きく低減することができる。
以上のように、上記実装構造は、複数個の二端子素子を回路基板の2つの配線間で直列接続する二端子素子の実装構造であって、等価直列インダクタンスを低減することができ、実施が容易で低コスト且つ信頼性の高い実装構造とすることができる。従って、上記実装構造は、厳しいノイズ環境下で使用されると共に小型で低コストが要求され、またフェールセーフのために複数個のコンデンサを直列接続する場合がある、請求項8に記載の前記回路基板が車載用である場合に好適である。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
本発明は、複数個の二端子素子を回路基板の2つの配線間で直列接続する、二端子素子の実装構造に関する。
図1は、本発明の対象とする上記二端子素子の実装構造についての等価回路の一例を示した図で、電源(+B)ラインと接地(GND)ラインの間に直列接続された2個の容量素子(バイパスコンデンサ)C1,C2の等価回路図である。図1中には、配線等による等価直列インダクタンスL1,L2,L3が、同時に示されている。
図2(a),(b)は、それぞれ、図1の等価回路図に対応した直列接続される容量素子(セラミックチップコンデンサ)C1,C2の一般的な実装構造91,92を示す模式的な上面図である。尚、図2(a),(b)の各実装構造91,92において、同様の部分に同じ符号を付している。
図2(a),(b)の実装構造91,92では、どちらも、2個の容量素子C1,C2が、回路基板(プリント基板)の点線で示した2つの配線(電源(+B)ラインと接地(GND)ラインに相当)S1,S2間で直列接続されている。図2(a)の実装構造91と図2(b)の実装構造92は、配線S1,S2および容量素子C1,C2の配置関係が異なるものの、類似した実装構造となっている。すなわち、図2(a),(b)の実装構造91,92では、どちらも、互いに連結される容量素子C1,C2の各メタライズ電極E1,E2を接続するために、それぞれ回路基板の表面に露出された領域(ランド)P1,P2が形成されている。ランドP1,P2は、短い配線S3で連結されており、このランドP1,P2に、各容量素子C1,C2のメタライズ電極E1,E2が、それぞれ半田付けされる構造となっている。従って、図1の等価回路図において互いに連結される容量素子C1,C2間の等価直列インダクタンスL2は、配線S3とランドP1,P2、およびそれらに接続される容量素子C1,C2のメタライズ電極E1,E2と半田で構成されることとなる。
図3は、本発明の一例で、容量素子C1,C2の実装構造101を示す模式的な上面図である。尚、図3の実装構造101において、図2の実装構造91,92と同様の部分については、同じ符号を付した。
図3の実装構造101においても、図2の実装構造91,92と同様に、2個の容量素子C1,C2が、回路基板の点線で示した2つの配線(電源(+B)ラインと接地(GND)ラインに相当)S1,S2間で、直列接続されている。しかしながら、図3の実装構造101では、図2の実装構造91,92と異なり、互いに連結される容量素子C1,C2の各メタライズ電極E1,E2を接続するための接続パッドが、単一領域(単一ランド)P3を形成するように回路基板の表面に露出されている。各容量素子C1,C2のメタライズ電極E1,E2は、この単一ランドP3を共用するようにして半田付けされる。
図3の実装構造101では、図1の等価回路図における等価直列インダクタンスL2が、単一ランドP3とそこに接続される容量素子C1,C2のメタライズ電極E1,E2および半田で構成される。従って、図3の実装構造101では、図2の実装構造91,92に較べて、短い配線S3による寄与がない分だけ、等価直列インダクタンスL2を低減することができる。
また、図3の実装構造101においては、容量素子C1,C2の各メタライズ電極E1,E2が共通する単一ランドP3に半田付けされるため、容量素子C1,C2を極力接近させて配置することが可能である。図3に示す実装構造101では、各メタライズ電極E1,E2が互いに接触するようにして、容量素子C1と容量素子C2が回路基板上に配置されている。従って、メタライズ電極E1,E2が互いに接触していない場合に較べて導電経路が短くなり、これによっても、図1に示すメタライズ電極E1,E2間の等価直列インダクタンスL2を低減することができる。
図3の実装構造101は、容量素子C1,C2の各メタライズ電極E1,E2を接続するための接続パッドを単一ランドP3としているため、省スペース化が可能である。また、図3の実装構造101を実施するにあたっては、メタライズ電極E1,E2を接続するための接続パッドとして、単一領域P3が形成されるように回路基板の表面に露出するだけでよく、新たな製造工程を必要としない。さらに、図2の実装構造91,92に較べて、容量素子C1,C2の配置角度を変えるだけであり、ロボットによる実装も可能で、容易に実施することができる。従って、図3の実装構造101を実施するにあたり、図2の実装構造91,92に較べて、製造コストが増大することもない。
図4は、図2(a)の実装構造91と図3の実装構造101について、ラジオノイズの低減効果を評価した結果である。図4の表に示すように、等価直列インダクタンスL2を小さくできる図3の実装構造101では、図2の実装構造91に較べて、5.66dBmのノイズ低減効果が得られた。
図5(a),(b)と図6は、別の例で、それぞれ、容量素子C1,C2の実装構造102〜104を示す模式的な上面図である。尚、図5と図6の実装構造102〜104において、図3の実装構造101と同様の部分については、同じ符号を付した。
図5(a),(b)と図6に示す実装構造102〜104についても、図3の実装構造101と同様に、2個の容量素子C1,C2が、回路基板の点線で示した2つの配線(電源(+B)ラインと接地(GND)ラインに相当)S1,S2間で、直列接続されている。また、互いに連結される容量素子C1,C2の各メタライズ電極E1,E2を接続するための接続パッドが、単一領域(単一ランド)P3を形成するように回路基板の表面に露出されており、各メタライズ電極E1,E2がこの単一ランドP3を共用するようにして半田付けされる。従って、図5(a),(b)と図6に示す実装構造102〜104についても、図3の実装構造101と同様に、図1に示す互いに連結される容量素子C1,C2のメタライズ電極E1,E2間の等価直列インダクタンスL2を低減することができる。
一方、図3と図6に示す実装構造101,104では、一点鎖線で示した容量素子C1と容量素子C2のそれぞれの中心線A−A,B−Bが交わるようにして、容量素子C1と容量素子C2が回路基板上に配置されている。これに対して、図5(a)に示す実装構造102では、一点鎖線で示した容量素子C1と容量素子C2のそれぞれの中心線A−A,B−Bが重なるようにして、容量素子C1と容量素子C2が回路基板上に配置されている。図5(b)に示す実装構造103では、一点鎖線で示した容量素子C1と容量素子C2のそれぞれの中心線A−A,B−Bが平行になるようにして、容量素子C1と容量素子C2が回路基板上に配置されている。
図3の実装構造101における中心線A−A,B−Bの交わり角Xは、90°より小さい。図6の実装構造104における中心線A−A,B−Bの交わり角Xは、丁度90°である。また、図3の実装構造101では、メタライズ電極E1,E2だけでなく容量素子C1,C2の本体部分も単一ランドP3と重なるようにして、容量素子C1と容量素子C2が回路基板上に配置されている。これに対して、図6の実装構造104では、容量素子C1,C2のメタライズ電極E1,E2を除いた本体部分が単一ランドP3と重ならないようにして、容量素子C1と容量素子C2が回路基板上に配置されている。これによって、図6の実装構造104では、メタライズ電極E1,E2の半田付けに際して、半田がメタライズ電極E1,E2以外の素子の本体部分に流れるのを抑制することができ、半田の過剰付着による不良を防止することができる。
ノイズ低減効果については、上記したように、実装構造101〜104のいずれについても同様の効果が得られる。しかしながら、製造の容易さを考慮すると、図3と図6に示す実装構造101,104のように、容量素子C1と容量素子C2のそれぞれの中心線A−A,B−Bが交わるようにして、回路基板上に配置されてなることが好ましい。また、中心線A−A,B−Bの交わり角Xも、90°以下であることが好ましい。図5(a)に示す実装構造102では、メタライズ電極E1,E2の半田付けスペースが少なくなると共に、検査工程において、半田が確実に行き渡っているか確認することが困難となる。また、図5(b)に示す実装構造103では、図6の実装構造104で説明した、メタライズ電極E1,E2を除いた容量素子C1,C2の本体部分が単一ランドP3と重ならないようにする配置が困難となり、本体部分への半田の過剰付着が起き易い構造となってしまう。このように、図3と図6に示す実装構造101,104は、図5(a),(b)に示す実装構造102,103に較べて、各メタライズ電極E1,E2間の導電経路の短縮と該メタライズ電極E1,E2の半田付けスペース確保の両立が容易となる。また、検査工程における半田付けの良否判定も容易である。従って、図3と図6に示す実装構造101,104は、等価直列インダクタンスL2を低減することができると共に、実施が容易で低コスト且つ信頼性の高い実装構造とすることができる。
図7(a),(b)は、別の例で、それぞれ、実装構造105,106を示す模式的な上面図である。
図3〜図6に示す実装構造101〜104は、いずれも、2個の容量素子C1,C2を直列接続する実装構造であった。これに対して、図7(a)の実装構造105では、2個の単一ランドP3,P4が回路基板上に形成され、3個の容量素子C1〜C3が直列接続されている。また、図7(b)の実装構造106では、3個の単一ランドP3〜P5が回路基板上に形成され、4個の容量素子C1〜C4が直列接続されている。このように、本発明に係る実装構造は、2個の容量素子C1,C2に限らず、任意の複数個の容量素子を直列接続する場合に適用することができる。
また、上記実装構造101〜106は、いずれも、容量素子を直列接続する場合について説明したが、本発明の実装構造に用いる二端子素子は、容量素子に限らず、例えば抵抗素子やフェライト素子であってもよい。この場合にも、同様にして直列接続される素子間の等価直列インダクタンスを低減することが可能で、より精度の高い回路を実現することができる。しかしながら、特に、上記した実装構造は、二端子素子が、前述した等価直列インダクタンスによる影響の大きい、容量素子である場合に効果が大きい。また、特に、容量素子がノイズ除去に用いられる場合に好適である。容量素子を等価直列インダクタンスの低減が可能な上記実装構造とすることで、電源ライン等を伝播するラジオノイズを、大きく低減することができる。
以上のように、上記実装構造は、複数個の二端子素子を回路基板の2つの配線間で直列接続する二端子素子の実装構造であって、等価直列インダクタンスを低減することができ、実施が容易で低コスト且つ信頼性の高い実装構造とすることができる。従って、上記実装構造は、厳しいノイズ環境下で使用されると共に小型で低コストが要求され、またフェールセーフのために複数個のコンデンサを直列接続する場合がある、車載用として用いられる回路基板に実施して好適である。
91,92,101〜106 実装構造
C1〜C4 容量素子
L1,L2,L3 等価直列インダクタンス
S1,S2 配線
E1,E2 メタライズ電極
P3〜P5 単一領域(単一ランド)
C1〜C4 容量素子
L1,L2,L3 等価直列インダクタンス
S1,S2 配線
E1,E2 メタライズ電極
P3〜P5 単一領域(単一ランド)
Claims (8)
- 複数個の二端子素子を回路基板の2つの配線間で直列接続する、二端子素子の実装構造であって、
互いに連結される第1二端子素子と第2二端子素子の各メタライズ電極を接続するための接続パッドが、単一領域を形成するように前記回路基板の表面に露出されてなり、
前記第1二端子素子と第2二端子素子の各メタライズ電極が、前記単一領域に半田付けされてなることを特徴とする二端子素子の実装構造。 - 前記第1二端子素子と第2二端子素子の各メタライズ電極が互いに接触するようにして、
該第1二端子素子と第2二端子素子が前記回路基板上に配置されてなることを特徴とする請求項1に記載の二端子素子の実装構造。 - 前記第1二端子素子と第2二端子素子のそれぞれの中心線が交わるようにして、
該第1二端子素子と第2二端子素子が前記回路基板上に配置されてなることを特徴とする請求項1または2に記載の二端子素子の実装構造。 - 前記中心線の交わり角が、90°以下であることを特徴とする請求項3に記載の二端子素子の実装構造。
- 前記第1二端子素子と第2二端子素子の各メタライズ電極を除いた部分が前記単一領域と重ならないようにして、
該第1二端子素子と第2二端子素子が前記回路基板上に配置されてなることを特徴とする請求項1乃至4のいずれか一項に記載の二端子素子の実装構造。 - 前記二端子素子が、容量素子であることを特徴とする請求項1乃至5のいずれか一項に記載の二端子素子の実装構造。
- 前記容量素子が、ノイズ除去に用いられることを特徴とする請求項6に記載の二端子素子の実装構造。
- 前記回路基板が、車載用であることを特徴とする請求項1乃至7のいずれか一項に記載の二端子素子の実装構造。
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