JP2009032821A - 二端子素子の実装構造 - Google Patents

Abstract

【課題】等価直列インダクタンスを低減することができ、実施が容易で低コスト且つ信頼性の高い実装構造を提供する。
【解決手段】複数個の二端子素子Ｃ１，Ｃ２を回路基板の２つの配線Ｓ１，Ｓ２間で直列接続する、二端子素子Ｃ１，Ｃ２の実装構造であって、互いに連結される第１二端子素子Ｃ１と第２二端子素子Ｃ２の各メタライズ電極Ｅ１，Ｅ２を接続するための接続パッドが、単一領域Ｐ３を形成するように回路基板の表面に露出されてなり、第１二端子素子Ｃ１と第２二端子素子Ｃ２の各メタライズ電極Ｅ１，Ｅ２が、単一領域Ｐ３に半田付けされてな二端子素子Ｃ１，Ｃ２の実装構造１０１とする。
【選択図】図３

Description

本発明は、複数個の二端子素子を回路基板の２つの配線間で直列接続する、二端子素子の実装構造に関する。

電源ノイズ等を低減するため、電源ラインと接地ラインの間にバイパスコンデンサを挿入する方法が、一般に行われている。このバイパスコンデンサは、理想的にはキャパシタンスのみを有する素子であるが、回路基板上に実装されている現実のコンデンサは、キャパシタンスだけでなく、配線によるインダクタンスや抵抗も付加されている。ノイズ除去用のバイパスコンデンサにおいては、特に等価直列インダクタンス（ＥＳＬ）が問題となり、コンデンサと直列共振回路を構成するため、この値が大きいとバイパスコンデンサとしての機能が低下する。上記バイパスコンデンサとしての機能低下を抑制するため、一般的には、複数個のコンデンサを並列接続する実装形態が取られている。

図８は、電源（＋Ｂ）ラインと接地（ＧＮＤ）ラインの間に並列接続された２個のバイパスコンデンサＣ１，Ｃ２を示す等価回路図である。図８中には、配線等による上記等価直列インダクタンスＬ１１，Ｌ１２，Ｌ２１，Ｌ２２が、同時に示されている。図８に示すバイパスコンデンサＣ１，Ｃ２のように、電源ラインと接地ラインの間で並列接続されるこれらコンデンサについては、等価直列インダクタンスを低減するための実装構造が、例えば、特開２００１−２３８４９号公報（特許文献１）と特開２００３−２８２３４８号公報（特許文献２）に開示されている。
特開２００１−２３８４９号公報 特開２００３−２８２３４８号公報

上記特許文献１，２のように、電源ラインと接地ラインで並列接続されるバイパスコンデンサについては、等価直列インダクタンスを低減するための実装構造が種々検討されている。しかしながら、バイパスコンデンサの実装形態は並列接続する場合に限らず、例えば車載用の回路基板において、フェールセーフのために複数個のコンデンサを直列接続する場合がある。このような電源ラインと接地ラインで直列接続されるバイパスコンデンサについて、その等価直列インダクタンスを低減するための実装構造は、これまでほとんど検討されていない。

そこで本発明は、複数個の二端子素子を回路基板の２つの配線間で直列接続する二端子素子の実装構造であって、等価直列インダクタンスを低減することができ、実施が容易で低コスト且つ信頼性の高い実装構造を提供することを目的としている。

請求項１に記載の発明は、複数個の二端子素子を回路基板の２つの配線間で直列接続する、二端子素子の実装構造であって、互いに連結される第１二端子素子と第２二端子素子の各メタライズ電極を接続するための接続パッドが、単一領域を形成するように前記回路基板の表面に露出されてなり、前記第１二端子素子と第２二端子素子の各メタライズ電極が、前記単一領域に半田付けされてなることを特徴としている。

上記二端子素子の実装構造においては、第１二端子素子と第２二端子素子の各メタライズ電極が、回路基板の表面に露出された共通する単一領域（単一ランド）に半田付けされる。従って、第１二端子素子と第２二端子素子を、極力接近させて配置することが可能である。このため、互いに連結される第１二端子素子と第２二端子素子の各メタライズ電極をそれぞれ回路基板の表面に露出された別の領域に半田付けする場合に較べて、該メタライズ電極間の配線等による等価直列インダクタンスを低減することができる。また、上記実装構造を実施するにあたっては、該メタライズ電極を接続するための接続パッドとして、単一領域が形成されるように回路基板の表面に露出するだけでよく、新たな製造工程を必要としない。従って、製造コストが増大することもない。

以上のようにして、上記実装構造は、複数個の二端子素子を回路基板の２つの配線間で直列接続する二端子素子の実装構造であって、等価直列インダクタンスを低減することができ、且つ低コストの実装構造とすることができる。

上記二端子素子の実装構造においては、請求項２に記載のように、前記第１二端子素子と第２二端子素子の各メタライズ電極が互いに接触するようにして、該第１二端子素子と第２二端子素子が前記回路基板上に配置されてなることが好ましい。

これによれば、該メタライズ電極が互いに接触していない場合に較べて、導電経路が短くなる。従って、これにより、該メタライズ電極間の配線等による等価直列インダクタンスを低減することができる。

また、上記二端子素子の実装構造においては、請求項３に記載のように、前記第１二端子素子と第２二端子素子のそれぞれの中心線が交わるようにして、該第１二端子素子と第２二端子素子が前記回路基板上に配置されてなることが好ましい。また、請求項４に記載のように、前記中心線の交わり角は、９０°以下であることが好ましい。

これによれば、第１二端子素子と第２二端子素子のそれぞれの中心線が交わらずに互いに平行である場合に較べて、上記各メタライズ電極間の導電経路の短縮と該メタライズ電極の半田付けスペース確保の両立が容易となる。また、検査工程における半田付けの良否判定も容易である。従って、これにより、等価直列インダクタンスを低減することができると共に、実施が容易で低コスト且つ信頼性の高い実装構造とすることができる。

上記二端子素子の実装構造においては、請求項５に記載のように、前記第１二端子素子と第２二端子素子の各メタライズ電極を除いた部分が前記単一領域と重ならないようにして、該第１二端子素子と第２二端子素子が前記回路基板上に配置されてなることが好ましい。

これによれば、該メタライズ電極の半田付けに際して、半田が該メタライズ電極以外の素子の本体部分に流れるのを抑制することができ、半田の過剰付着による不良を防止することができる。

上記実装構造における二端子素子は、例えば抵抗素子であってもよい。しかしながら、上記実装構造は、請求項６に記載のように、前記二端子素子が、等価直列インダクタンスによる影響の大きい、容量素子である場合に効果が大きい。また、この場合には、特に請求項７に記載のように、前記容量素子が、ノイズ除去に用いられる場合に好適である。容量素子を等価直列インダクタンスの低減が可能な上記実装構造とすることで、電源ライン等を伝播するラジオノイズを、大きく低減することができる。

以上のように、上記実装構造は、複数個の二端子素子を回路基板の２つの配線間で直列接続する二端子素子の実装構造であって、等価直列インダクタンスを低減することができ、実施が容易で低コスト且つ信頼性の高い実装構造とすることができる。従って、上記実装構造は、厳しいノイズ環境下で使用されると共に小型で低コストが要求され、またフェールセーフのために複数個のコンデンサを直列接続する場合がある、請求項８に記載の前記回路基板が車載用である場合に好適である。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

本発明は、複数個の二端子素子を回路基板の２つの配線間で直列接続する、二端子素子の実装構造に関する。

図１は、本発明の対象とする上記二端子素子の実装構造についての等価回路の一例を示した図で、電源（＋Ｂ）ラインと接地（ＧＮＤ）ラインの間に直列接続された２個の容量素子（バイパスコンデンサ）Ｃ１，Ｃ２の等価回路図である。図１中には、配線等による等価直列インダクタンスＬ１，Ｌ２，Ｌ３が、同時に示されている。

図２（ａ），（ｂ）は、それぞれ、図１の等価回路図に対応した直列接続される容量素子（セラミックチップコンデンサ）Ｃ１，Ｃ２の一般的な実装構造９１，９２を示す模式的な上面図である。尚、図２（ａ），（ｂ）の各実装構造９１，９２において、同様の部分に同じ符号を付している。

図２（ａ），（ｂ）の実装構造９１，９２では、どちらも、２個の容量素子Ｃ１，Ｃ２が、回路基板（プリント基板）の点線で示した２つの配線（電源（＋Ｂ）ラインと接地（ＧＮＤ）ラインに相当）Ｓ１，Ｓ２間で直列接続されている。図２（ａ）の実装構造９１と図２（ｂ）の実装構造９２は、配線Ｓ１，Ｓ２および容量素子Ｃ１，Ｃ２の配置関係が異なるものの、類似した実装構造となっている。すなわち、図２（ａ），（ｂ）の実装構造９１，９２では、どちらも、互いに連結される容量素子Ｃ１，Ｃ２の各メタライズ電極Ｅ１，Ｅ２を接続するために、それぞれ回路基板の表面に露出された領域（ランド）Ｐ１，Ｐ２が形成されている。ランドＰ１，Ｐ２は、短い配線Ｓ３で連結されており、このランドＰ１，Ｐ２に、各容量素子Ｃ１，Ｃ２のメタライズ電極Ｅ１，Ｅ２が、それぞれ半田付けされる構造となっている。従って、図１の等価回路図において互いに連結される容量素子Ｃ１，Ｃ２間の等価直列インダクタンスＬ２は、配線Ｓ３とランドＰ１，Ｐ２、およびそれらに接続される容量素子Ｃ１，Ｃ２のメタライズ電極Ｅ１，Ｅ２と半田で構成されることとなる。

図３は、本発明の一例で、容量素子Ｃ１，Ｃ２の実装構造１０１を示す模式的な上面図である。尚、図３の実装構造１０１において、図２の実装構造９１，９２と同様の部分については、同じ符号を付した。

図３の実装構造１０１においても、図２の実装構造９１，９２と同様に、２個の容量素子Ｃ１，Ｃ２が、回路基板の点線で示した２つの配線（電源（＋Ｂ）ラインと接地（ＧＮＤ）ラインに相当）Ｓ１，Ｓ２間で、直列接続されている。しかしながら、図３の実装構造１０１では、図２の実装構造９１，９２と異なり、互いに連結される容量素子Ｃ１，Ｃ２の各メタライズ電極Ｅ１，Ｅ２を接続するための接続パッドが、単一領域（単一ランド）Ｐ３を形成するように回路基板の表面に露出されている。各容量素子Ｃ１，Ｃ２のメタライズ電極Ｅ１，Ｅ２は、この単一ランドＰ３を共用するようにして半田付けされる。

図３の実装構造１０１では、図１の等価回路図における等価直列インダクタンスＬ２が、単一ランドＰ３とそこに接続される容量素子Ｃ１，Ｃ２のメタライズ電極Ｅ１，Ｅ２および半田で構成される。従って、図３の実装構造１０１では、図２の実装構造９１，９２に較べて、短い配線Ｓ３による寄与がない分だけ、等価直列インダクタンスＬ２を低減することができる。

また、図３の実装構造１０１においては、容量素子Ｃ１，Ｃ２の各メタライズ電極Ｅ１，Ｅ２が共通する単一ランドＰ３に半田付けされるため、容量素子Ｃ１，Ｃ２を極力接近させて配置することが可能である。図３に示す実装構造１０１では、各メタライズ電極Ｅ１，Ｅ２が互いに接触するようにして、容量素子Ｃ１と容量素子Ｃ２が回路基板上に配置されている。従って、メタライズ電極Ｅ１，Ｅ２が互いに接触していない場合に較べて導電経路が短くなり、これによっても、図１に示すメタライズ電極Ｅ１，Ｅ２間の等価直列インダクタンスＬ２を低減することができる。

図３の実装構造１０１は、容量素子Ｃ１，Ｃ２の各メタライズ電極Ｅ１，Ｅ２を接続するための接続パッドを単一ランドＰ３としているため、省スペース化が可能である。また、図３の実装構造１０１を実施するにあたっては、メタライズ電極Ｅ１，Ｅ２を接続するための接続パッドとして、単一領域Ｐ３が形成されるように回路基板の表面に露出するだけでよく、新たな製造工程を必要としない。さらに、図２の実装構造９１，９２に較べて、容量素子Ｃ１，Ｃ２の配置角度を変えるだけであり、ロボットによる実装も可能で、容易に実施することができる。従って、図３の実装構造１０１を実施するにあたり、図２の実装構造９１，９２に較べて、製造コストが増大することもない。

図４は、図２（ａ）の実装構造９１と図３の実装構造１０１について、ラジオノイズの低減効果を評価した結果である。図４の表に示すように、等価直列インダクタンスＬ２を小さくできる図３の実装構造１０１では、図２の実装構造９１に較べて、５．６６ｄＢｍのノイズ低減効果が得られた。

図５（ａ），（ｂ）と図６は、別の例で、それぞれ、容量素子Ｃ１，Ｃ２の実装構造１０２〜１０４を示す模式的な上面図である。尚、図５と図６の実装構造１０２〜１０４において、図３の実装構造１０１と同様の部分については、同じ符号を付した。

図５（ａ），（ｂ）と図６に示す実装構造１０２〜１０４についても、図３の実装構造１０１と同様に、２個の容量素子Ｃ１，Ｃ２が、回路基板の点線で示した２つの配線（電源（＋Ｂ）ラインと接地（ＧＮＤ）ラインに相当）Ｓ１，Ｓ２間で、直列接続されている。また、互いに連結される容量素子Ｃ１，Ｃ２の各メタライズ電極Ｅ１，Ｅ２を接続するための接続パッドが、単一領域（単一ランド）Ｐ３を形成するように回路基板の表面に露出されており、各メタライズ電極Ｅ１，Ｅ２がこの単一ランドＰ３を共用するようにして半田付けされる。従って、図５（ａ），（ｂ）と図６に示す実装構造１０２〜１０４についても、図３の実装構造１０１と同様に、図１に示す互いに連結される容量素子Ｃ１，Ｃ２のメタライズ電極Ｅ１，Ｅ２間の等価直列インダクタンスＬ２を低減することができる。

一方、図３と図６に示す実装構造１０１，１０４では、一点鎖線で示した容量素子Ｃ１と容量素子Ｃ２のそれぞれの中心線Ａ−Ａ，Ｂ−Ｂが交わるようにして、容量素子Ｃ１と容量素子Ｃ２が回路基板上に配置されている。これに対して、図５（ａ）に示す実装構造１０２では、一点鎖線で示した容量素子Ｃ１と容量素子Ｃ２のそれぞれの中心線Ａ−Ａ，Ｂ−Ｂが重なるようにして、容量素子Ｃ１と容量素子Ｃ２が回路基板上に配置されている。図５（ｂ）に示す実装構造１０３では、一点鎖線で示した容量素子Ｃ１と容量素子Ｃ２のそれぞれの中心線Ａ−Ａ，Ｂ−Ｂが平行になるようにして、容量素子Ｃ１と容量素子Ｃ２が回路基板上に配置されている。

図３の実装構造１０１における中心線Ａ−Ａ，Ｂ−Ｂの交わり角Ｘは、９０°より小さい。図６の実装構造１０４における中心線Ａ−Ａ，Ｂ−Ｂの交わり角Ｘは、丁度９０°である。また、図３の実装構造１０１では、メタライズ電極Ｅ１，Ｅ２だけでなく容量素子Ｃ１，Ｃ２の本体部分も単一ランドＰ３と重なるようにして、容量素子Ｃ１と容量素子Ｃ２が回路基板上に配置されている。これに対して、図６の実装構造１０４では、容量素子Ｃ１，Ｃ２のメタライズ電極Ｅ１，Ｅ２を除いた本体部分が単一ランドＰ３と重ならないようにして、容量素子Ｃ１と容量素子Ｃ２が回路基板上に配置されている。これによって、図６の実装構造１０４では、メタライズ電極Ｅ１，Ｅ２の半田付けに際して、半田がメタライズ電極Ｅ１，Ｅ２以外の素子の本体部分に流れるのを抑制することができ、半田の過剰付着による不良を防止することができる。

ノイズ低減効果については、上記したように、実装構造１０１〜１０４のいずれについても同様の効果が得られる。しかしながら、製造の容易さを考慮すると、図３と図６に示す実装構造１０１，１０４のように、容量素子Ｃ１と容量素子Ｃ２のそれぞれの中心線Ａ−Ａ，Ｂ−Ｂが交わるようにして、回路基板上に配置されてなることが好ましい。また、中心線Ａ−Ａ，Ｂ−Ｂの交わり角Ｘも、９０°以下であることが好ましい。図５（ａ）に示す実装構造１０２では、メタライズ電極Ｅ１，Ｅ２の半田付けスペースが少なくなると共に、検査工程において、半田が確実に行き渡っているか確認することが困難となる。また、図５（ｂ）に示す実装構造１０３では、図６の実装構造１０４で説明した、メタライズ電極Ｅ１，Ｅ２を除いた容量素子Ｃ１，Ｃ２の本体部分が単一ランドＰ３と重ならないようにする配置が困難となり、本体部分への半田の過剰付着が起き易い構造となってしまう。このように、図３と図６に示す実装構造１０１，１０４は、図５（ａ），（ｂ）に示す実装構造１０２，１０３に較べて、各メタライズ電極Ｅ１，Ｅ２間の導電経路の短縮と該メタライズ電極Ｅ１，Ｅ２の半田付けスペース確保の両立が容易となる。また、検査工程における半田付けの良否判定も容易である。従って、図３と図６に示す実装構造１０１，１０４は、等価直列インダクタンスＬ２を低減することができると共に、実施が容易で低コスト且つ信頼性の高い実装構造とすることができる。

図７（ａ），（ｂ）は、別の例で、それぞれ、実装構造１０５，１０６を示す模式的な上面図である。

図３〜図６に示す実装構造１０１〜１０４は、いずれも、２個の容量素子Ｃ１，Ｃ２を直列接続する実装構造であった。これに対して、図７（ａ）の実装構造１０５では、２個の単一ランドＰ３，Ｐ４が回路基板上に形成され、３個の容量素子Ｃ１〜Ｃ３が直列接続されている。また、図７（ｂ）の実装構造１０６では、３個の単一ランドＰ３〜Ｐ５が回路基板上に形成され、４個の容量素子Ｃ１〜Ｃ４が直列接続されている。このように、本発明に係る実装構造は、２個の容量素子Ｃ１，Ｃ２に限らず、任意の複数個の容量素子を直列接続する場合に適用することができる。

また、上記実装構造１０１〜１０６は、いずれも、容量素子を直列接続する場合について説明したが、本発明の実装構造に用いる二端子素子は、容量素子に限らず、例えば抵抗素子やフェライト素子であってもよい。この場合にも、同様にして直列接続される素子間の等価直列インダクタンスを低減することが可能で、より精度の高い回路を実現することができる。しかしながら、特に、上記した実装構造は、二端子素子が、前述した等価直列インダクタンスによる影響の大きい、容量素子である場合に効果が大きい。また、特に、容量素子がノイズ除去に用いられる場合に好適である。容量素子を等価直列インダクタンスの低減が可能な上記実装構造とすることで、電源ライン等を伝播するラジオノイズを、大きく低減することができる。

以上のように、上記実装構造は、複数個の二端子素子を回路基板の２つの配線間で直列接続する二端子素子の実装構造であって、等価直列インダクタンスを低減することができ、実施が容易で低コスト且つ信頼性の高い実装構造とすることができる。従って、上記実装構造は、厳しいノイズ環境下で使用されると共に小型で低コストが要求され、またフェールセーフのために複数個のコンデンサを直列接続する場合がある、車載用として用いられる回路基板に実施して好適である。

本発明の対象とする二端子素子の実装構造についての等価回路の一例を示した図で、電源（＋Ｂ）ラインと接地（ＧＮＤ）ラインの間に直列接続された２個の容量素子Ｃ１，Ｃ２の等価回路図である。 （ａ），（ｂ）は、それぞれ、図１の等価回路図に対応した直列接続される容量素子Ｃ１，Ｃ２の一般的な実装構造９１，９２を示す模式的な上面図である。 本発明の一例で、容量素子Ｃ１，Ｃ２の実装構造１０１を示す模式的な上面図である。 図２（ａ）の実装構造９１と図３の実装構造１０１について、ラジオノイズの低減効果を評価した結果である。 （ａ），（ｂ）は、別の例で、それぞれ、容量素子Ｃ１，Ｃ２の実装構造１０２，１０３を示す模式的な上面図である。 別の例で、容量素子Ｃ１，Ｃ２の実装構造１０４を示す模式的な上面図である。 （ａ），（ｂ）は、別の例で、それぞれ、容量素子Ｃ１，Ｃ２の実装構造１０５，１０６を示す模式的な上面図である。 電源（＋Ｂ）ラインと接地（ＧＮＤ）ラインの間に並列接続された２個のバイパスコンデンサＣ１，Ｃ２の等価回路図である。

符号の説明

９１，９２，１０１〜１０６ 実装構造
Ｃ１〜Ｃ４ 容量素子
Ｌ１，Ｌ２，Ｌ３ 等価直列インダクタンス
Ｓ１，Ｓ２ 配線
Ｅ１，Ｅ２ メタライズ電極
Ｐ３〜Ｐ５ 単一領域（単一ランド）

Claims (8)

1. 複数個の二端子素子を回路基板の２つの配線間で直列接続する、二端子素子の実装構造であって、
   互いに連結される第１二端子素子と第２二端子素子の各メタライズ電極を接続するための接続パッドが、単一領域を形成するように前記回路基板の表面に露出されてなり、
   前記第１二端子素子と第２二端子素子の各メタライズ電極が、前記単一領域に半田付けされてなることを特徴とする二端子素子の実装構造。
2. 前記第１二端子素子と第２二端子素子の各メタライズ電極が互いに接触するようにして、
   該第１二端子素子と第２二端子素子が前記回路基板上に配置されてなることを特徴とする請求項１に記載の二端子素子の実装構造。
3. 前記第１二端子素子と第２二端子素子のそれぞれの中心線が交わるようにして、
   該第１二端子素子と第２二端子素子が前記回路基板上に配置されてなることを特徴とする請求項１または２に記載の二端子素子の実装構造。
4. 前記中心線の交わり角が、９０°以下であることを特徴とする請求項３に記載の二端子素子の実装構造。
5. 前記第１二端子素子と第２二端子素子の各メタライズ電極を除いた部分が前記単一領域と重ならないようにして、
   該第１二端子素子と第２二端子素子が前記回路基板上に配置されてなることを特徴とする請求項１乃至４のいずれか一項に記載の二端子素子の実装構造。
6. 前記二端子素子が、容量素子であることを特徴とする請求項１乃至５のいずれか一項に記載の二端子素子の実装構造。
7. 前記容量素子が、ノイズ除去に用いられることを特徴とする請求項６に記載の二端子素子の実装構造。
8. 前記回路基板が、車載用であることを特徴とする請求項１乃至７のいずれか一項に記載の二端子素子の実装構造。

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