JP2008515205A5

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Publication number: JP2008515205A5
Application number: JP2007533774A
Authority: JP
Filing date: 2005-09-29
Publication date: 2008-08-14
Anticipated expiration: 2025-09-29

Claims

電界効果トランジスタ（ＦＥＴ）（１０）であって、
基板（１７）の第１の組成を有する単結晶半導体領域（１４）の上に重なるゲート積層体（２９）と、
前記ゲート積層体（２９）の向き合う側壁上に配置される１対の第１のスペーサ（３２）と、
前記第１の組成とは異なる第２の組成を有する単結晶半導体合金から本質的に成る１対の半導体合金領域（３９）であって、前記半導体合金領域（３９）は前記ゲート積層体（２９）の両側に配置され、前記半導体合金領域（３９）の各々は前記ゲート積層体（２９）から第１の間隔を置かれる、１対の半導体合金領域（３９）と、
前記半導体合金領域（３９）のそれぞれの１つの中に少なくとも部分的に配置される１対のソース領域及びドレイン領域（２４）であって、前記ソース領域及び前記ドレイン領域（２４）の各々は、前記１対の第１のスペーサ（３２）の対応する１つによって前記ゲート積層体（２９）から前記第１の間隔とは異なる第２の間隔を置かれる、１対のソース領域及びドレイン領域（２４）と
を備える電界効果トランジスタ（１０）。
前記第２の間隔は前記第１の間隔より長い、請求項１に記載のＦＥＴ。
電界効果トランジスタ（ＦＥＴ）（１０）であって、
シリコン・オン・インシュレータ基板（１７）の単結晶シリコン領域（１４）の上に重なるゲート積層体（２９）と、
前記ゲート積層体（２９）の向き合う側壁上に配置される１対の第１のスペーサ（３２）と、
前記ゲート積層体（２９）の両側に配置され、本質的に単結晶シリコン・ゲルマニウムから成る１対のシリコン・ゲルマニウム領域（３９）であって、前記シリコン・ゲルマニウム領域（３９）の各々は前記ゲート積層体（２９）から第１の間隔を置かれる、１対のシリコン・ゲルマニウム領域（３９）と、
前記シリコン・ゲルマニウム領域（３９）のそれぞれの１つの中に少なくとも部分的に配置される１対のソース領域及びドレイン領域（２４）であって、前記ソース領域及び前記ドレイン領域（２４）の各々は、前記１対の第１のスペーサ（３２）の対応する１つによって前記ゲート積層体（２９）から第２の間隔を置かれる、１対のソース領域及びドレイン領域（２４）と、
シリサイド領域であって、前記シリサイド領域の少なくとも１つ（２８）は前記ゲート積層体（２９）の一層として配置され、前記シリサイド領域の少なくとも１つ（４０）は、少なくとも部分的に前記シリコン・ゲルマニウム領域（３９）の上に重なる、シリサイド領域と
を備える電界効果トランジスタ。
電界効果トランジスタ（ＦＥＴ）（１０）を製造する方法であって、
ゲート積層体（ＰＣ）（２６）を形成するため、第１の組成を有する基板（１７）の単結晶半導体領域（１４）の上に重なるゲート多結晶半導体層（２６）をパターン付けするステップと、
前記ゲート積層体（２６）の側壁の上に重なる犠牲スペーサ（５０）を形成するステップと、
前記犠牲スペーサ（５０）に隣接する位置（６６）において前記単結晶半導体領域（１４）の部分に窪みを付けるステップと、
前記第１の組成とは異なる第２の組成を有し、本質的に単結晶半導体合金から成る領域（３９）であって、前記犠牲スペーサ（５０）は前記半導体合金領域（３９）と前記ゲート積層体（２６）の間の第１の間隔を少なくとも部分的に決定する、半導体合金領域（３９）を前記位置（６６）にエピタキシャルに成長させるステップと、
前記犠牲スペーサ（５０）を除去するステップと、
前記ＦＥＴ（１０）を完成するステップと
を含む方法。
前記単結晶半導体領域（１４）は本質的にシリコンから成り、前記半導体合金領域（３９）は本質的にシリコン・ゲルマニウムから成る、請求項４に記載の方法。
前記ＦＥＴ（１０）を完成させる前記ステップは、前記ゲート積層体（２６）の側壁の上に重なる第１のスペーサ（３２）を形成するステップと、前記ゲート積層体（２６）及び前記第１のスペーサ（３２）をマスクとして使用して、少なくとも前記半導体合金領域（３９）にソース及びドレインの注入を実施するステップとを含む、請求項４に記載の方法。
前記ＦＥＴ（１０）のソース及びドレイン領域（２４）の位置は、前記ソース及びドレインの注入によって決定され、前記第１のスペーサ（３２）は前記ソース及びドレイン領域（２４）と前記ゲート積層体（２６）との間の第２の間隔を少なくとも部分的に決定する、請求項６に記載の方法。
前記ＦＥＴ（１０）を完成させる前記ステップは、前記第１のスペーサ（３２）を形成する前に、拡張領域注入（２５）及びハロー領域注入（２３）の少なくとも１つを実施するステップをさらに含む、請求項４に記載の方法。
前記単結晶半導体領域（１４）の前記部分に窪みを付ける前記ステップは、前記部分に注入するステップと、前記注入によって注入されない前記単結晶半導体領域（１４）の部分に対して、前記注入された部分を優先的にエッチングするステップとを含む、請求項４に記載の方法。
前記注入の深さは、前記部分が窪みを付けられる窪みの深さ（６０）を決定する、請求項９に記載の方法。
前記シリコン領域（１４）は、前記基板（１７）の埋め込み酸化物層（１８）の上に重なる前記基板（１７）のシリコン・オン・インシュレータ（ＳＯＩ）層（１４）の内に配置され、
前記単結晶半導体領域（１４）の前記部分に窪みを付ける前記ステップは、前記部分に注入するステップと、前記注入によって注入されない前記単結晶半導体領域（１４）の部分に対して、前記注入された部分を優先的にエッチングするステップとを含み、
前記注入の深さは、前記部分が窪みを付けられる窪みの深さ（６０）を決定し、
前記窪みの深さ（６０）は、前記埋め込み酸化物層（１８）の上面（６４）の前記シリコン領域（１４）の上面からの深さに対して約８０％又はそれ以上に延びる、
請求項４に記載の方法。
前記第１のスペーサ（３２）の上に第２のスペーサ（３４）を形成するステップと、前記半導体合金領域（３９）の上に重なるシリサイド（４０）を形成するステップとをさらに含み、前記シリサイド（４０）は前記第１のスペーサ（３２）及び前記第２のスペーサ（３４）によって前記ゲート積層体（２６）から間隔を置かれる、請求項４に記載の方法。
前記半導体合金領域（３９）の上に重なる前記シリサイド（４０）を形成しながら同時に、前記ゲート積層体（２６）からゲート・シリサイド（２８）を形成するステップをさらに含む、請求項４に記載の方法。