CN104183498B - 鳍式场效应晶体管器件的鳍结构的形成方法 - Google Patents

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Abstract

由硅半导体材料形成的SOI衬底层包括相邻的第一区域和第二区域。去除第二区域中的硅衬底层的一部分，使得第二区域保留由硅半导体材料制成的底部部分。进行锗硅半导体材料的外延生长以覆盖底部部分。然后将锗从外延生长的锗硅材料驱动到底部部分中以将底部部分转化成锗硅。执行进一步的锗硅生长，以在第一区域中的硅区域相邻的第二区域中限定锗硅区域。对硅区域进行构图以限定第一(例如n沟道)导电类型的鳍式FET的第一鳍结构。也对锗硅区域进行构图以限定第二(例如p沟道)导电类型的鳍式FET的第二鳍结构。

Description

鳍式场效应晶体管器件的鳍结构的形成方法
技术领域
本发明涉及集成电路，并且具体地涉及用于鳍式场效应晶体管(FinFET)型集成电路器件的鳍结构的形成工艺。
背景技术
现有技术教导了利用一个或更多个鳍式FET型场效应晶体管的集成电路的形成。鳍式FET晶体管包括沟道区域，该沟道区域定向为与衬底表面平行地传导电流。沟道区域提供在半导体材料的伸长部分中。晶体管的源极和漏极区域形成在沟道区域的任一侧上的伸长部分中。栅极布置在沟道区域位置处的伸长部分的两个相对侧上和之上，以提供对晶体管的导电状态的控制。该鳍式FET设计完全适合于制造多沟道晶体管，在多沟道晶体管中并行地形成多个伸长部分，以通过晶体管栅极的中间栅极部分限定彼此隔开的相邻沟道区域。该中间栅极部分在多个伸长部分之上以垂直方向跨越。
从限定伸长部分的半导体材料的至少一个薄的部分(称为“鳍”)创建鳍式FET晶体管，该伸长部分用于形成晶体管的沟道以及其源极区和漏极区。这种鳍通常通过掩膜限定，该掩膜在鳍位置处形成在单晶硅衬底的顶部上。然后在没有掩膜的地方将衬底材料定向刻蚀到预定深度，使得限定鳍的伸长部分保留在掩膜下方并且由衬底材料组成。
在一种现有技术的实现中，因此得到的包括最终晶体管器件的沟道的半导体材料鳍并不与电路衬底的有源部分电绝缘，电路衬底的有源部分本身也是晶体半导体材料。这样的鳍式FET器件经历三种不同类型的泄漏电流。第一类型的泄漏电流可以在鳍式FET晶体管的源极和漏极之间、经由位于沟道下方的衬底的有源部分循环。在每个晶体管内部的该第一泄漏电流并不受施加到晶体管栅极的电位控制。第二类型的泄漏电流出现，是因为鳍式FET晶体管的沟道也经由衬底与相同导电类型的其它晶体管的沟道电接触。第二泄漏电流以晶体管间泄漏电流的形式在晶体管之间流动。响应于衬底连接到参考电位，第三类型的泄漏电流出现在每个鳍式FET晶体管的沟道与衬底的下部之间。
为了避免这些泄漏电流，作为替代，现有技术中已知在作为绝缘体上硅(SOI)类型的集成电路衬底上制造鳍式FET晶体管。这样的SOI衬底在下部中包括电绝缘材料的中间层，晶体硅层盖在该中间层顶部。参照美国专利No.6,645,797，通过参考引入该专利的公开内容，其教导了用于从SOI衬底实现鳍式FET晶体管的工艺。得到的晶体管通过绝缘材料的中间层而与衬底的下部电绝缘，并且因而减少了泄漏电流问题。
本领域技术人员将在SOI衬底上实现的鳍式FET晶体管考虑为与在逐步扩展的工艺技术节点下制造的电路结合使用的有吸引力的选项，并且特别是完全适合用于CMOS集成电路设计中。与常规平面体器件相比具有更高性能的优良短沟道控制被认为是与CMOS电路的鳍式FET的选择相关联的优势。
然而，随着CMOS工艺技术持续向越来越小的尺寸扩展，需要晶体管性能的进一步改善。本领域技术人员认识到，将锗硅(SiGe)材料用于晶体管制造提供了晶体管性能的显著提升，特别是关于p沟道场效应晶体管器件。实际上，现有技术正朝着将SiGe用于体设备器件技术和SOI技术二者中实现的p沟道设备器件迈进。特别对于鳍式FET器件的使用而言，本领域技术人员认识到需要从SiGe材料形成p沟道器件的鳍，以便达到相比现有技术的仅Si材料的器件而言改善的晶体管性能水平。
鳍式FET器件的SiGe鳍的形成不是没有挑战。现有技术中已知的用于SiGe制造的制造技术使用广泛的热预算。这些热处理可以引起锗从制造p沟道器件的衬底区域扩散。这与CMOS电路的制造特别相关，因为来自SiGe材料的Ge可以扩散到其中制造n沟道器件的相邻衬底区域中并且不利地影响n沟道器件的性能。为了解决Ge扩散的问题，在限定了(n沟道器件的)Si鳍之后，不同制造技术形成(p沟道器件)SiGe鳍。然而，这样的器件遇到了由于难以围绕鳍形成均匀SiGe外延所导致的不均匀鳍形状的问题。
因此现有技术中需要一种不遭受前述问题的鳍制造工艺。
发明内容
在一个实施例中，一种方法包括：在由第一半导体材料形成并且具有与第二区域相邻的第一区域的衬底层中，去除所述衬底层的在所述第二区域中的第一半导体材料的一部分，所述第二区域保留由所述第一半导体材料制成的底部部分；外延生长覆盖所述底部部分的第二半导体材料；将由所述第一半导体材料制成的所述底部部分转化成所述第二半导体材料，使得通过所述第一半导体材料限定所述第一区域并且通过所述第二半导体材料限定所述第二区域；对所述第一区域中的所述第一半导体材料进行构图，以限定第一导电类型的鳍式FET晶体管的第一鳍结构；以及对所述第二区域中的所述第二半导体材料进行构图，以限定第二导电类型的鳍式FET晶体管的第二鳍结构。
在一个实施例中，一种方法包括：在由第一半导体材料形成并且具有与第二区域相邻的第一区域的衬底层中，去除所述衬底层的在所述第二区域中的第一半导体材料的一部分以限定侧壁，所述第二区域保留由所述第一半导体材料制成的底部部分；第一次外延生长覆盖所述第二区域中的所述侧壁和所述底部部分的第二半导体材料；在所述第二半导体材料之上保形地沉积氧化物层；施加热处理以将所述侧壁和底部部分处的第一半导体材料转化成所述第二半导体材料；去除所述氧化物层；从所述第一次外延生长的第二半导体材料和转化的底部部分的第二区域中第二次外延生长所述第二半导体材料，使得通过所述第一半导体材料限定所述第一区域并且通过所述二半导体材料限定所述第二区域；对所述第一区域中的第一半导体材料进行构图，以限定第一导电类型的鳍式FET晶体管的第一鳍结构；以及对所述第二区域中的第二半导体材料进行构图，以限定第二导电类型的鳍式FET晶体管的第二鳍结构。
在实施例中，一种方法包括：在由第一半导体材料形成并且具有与第二区域相邻的第一区域的衬底层中，去除所述衬底层的在所述第二区域中的第一半导体材料的一部分以限定侧壁，所述第二区域保留由所述第一半导体材料制成的底部部分；在所述侧壁上形成间隔物；在所述第二区域中的底部部分上第一次外延生长第二半导体材料；在所述第二半导体材料之上保形地沉积氧化物层；施加热处理以将所述底部部分的第一半导体材料转化成所述第二半导体材料；去除所述氧化物层；从所述第一次外延生长的第二半导体材料和转化的底部部分的第二区域中第二次外延生长所述第二半导体材料，使得通过所述第一半导体材料限定所述第一区域并且通过所述第二半导体材料限定所述第二区域，并且其中所述间隔物将所述第二区域中的第二半导体材料与所述第一区域中的第一半导体材料隔开；对所述第一区域中的第一半导体材料进行构图，以限定第一导电类型的鳍式FET晶体管的第一鳍结构；以及对所述第二区域中的第二半导体材料进行构图，以限定第二导电类型的鳍式FET晶体管的第二鳍结构。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式参照附图，在附图中：
图1至图12图示了在绝缘体上硅(SOI)衬底上形成鳍式FET器件的鳍的工艺步骤；以及
图13至图28图示了在绝缘体上硅(SOI)衬底上形成鳍式FET器件的鳍的工艺步骤。
具体实施方式
现在参照图1至图12，其中图示了在绝缘体上硅(SOI)衬底上形成鳍式FET器件的鳍的工艺步骤。
图1示出了常规绝缘体上硅(SOI)衬底10，其由在第一硅(Si)层102上形成二氧化硅的绝缘层100形成。在绝缘层100之上形成第二硅(Si)层104。在一个优选实现方式中，SOI衬底10为部分耗尽(PD)型(即衬底10包括本领域已知的PD SOI)。可以根据集成电路应用的需要对第一硅层102和第二硅层104进行掺杂。可以根据集成电路应用的需要调节(例如，通过使用减薄操作)第一硅层102和第二硅层104的厚度。在一个优选实现方式中，第二硅(Si)层104具有约20nm-40nm的厚度，更具体地约为30nm，这是针对鳍式器件形成的鳍结构的优选高度。尽管优选PD SOI，可以理解，可以代替地使用其它类型的SOI衬底，包括全耗尽(FD)。另外，衬底可以备选地包括非SOI衬底。
图2示出了在第二硅(Si)层104之上沉积二氧化硅(SiO2)层106。
图3示出了在二氧化硅(SiO2)层106之上沉积氮化硅(SiN)层108。
然后使用本领域已知的光刻工艺，在氮化硅层108和二氧化硅层106(SiN/SiO2硬掩膜)中形成开口110，该开口110向下延伸以至少到达第二硅(Si)层104的顶表面。光刻工艺的结果示出在图4中。开口110与衬底的为p沟道鳍式FET器件的形成而保留的区域112相关联。衬底的区域114相反地保留用于n沟道鳍式FET器件的形成。因而，描述和图示的工艺主要涉及CMOS型集成电路的形成，但可以理解，这并不是所述工艺的唯一应用。在平面图中，开口110可以呈现由将在区域112内形成的p沟道器件的尺寸和数目掌控的任意期望形状。
使用外延工艺工具，然后执行本领域已知的高压定向刻蚀工艺，以去除第二硅(Si)层104的在区域112内的部分116。在一个实施例中，定向刻蚀可以包括高压HCI刻蚀。定向刻蚀工艺的结果示出在图5中。注意，在完成定向刻蚀之后，第二硅(Si)层104的部分118留在区域112中。区域112中留下的Si部分118的厚度约为5nm至15nm。
在不从用于图5的刻蚀的外延工艺工具去除衬底10的情况下，然后执行本领域已知的外延生长工艺，以在第二硅(Si)层104的露出表面122和124上生长锗硅(SiGe)层120。外延生长工艺的结果示出在图6中。提供图6中的点标记(stippling)以将SiGe材料与Si材料进行区分。区域112中的锗硅(SiGe)层120的厚度约为6nm至8nm。
图7示出了二氧化硅(SiO2)层130在衬底10之上的沉积。二氧化硅(SiO2)层130保形地沉积并且因而覆盖区域112内锗硅(SiGe)层120和SiN/SiO2硬掩膜的顶部和侧部。
接下来，执行例如快速热氧化(RTO)型的聚合操作，以将来自锗硅(SiGe)层120的Ge驱入第二硅(Si)层104中。具体地，该驱入将第二硅(Si)层104的留在区域112中的部分118转化到SiGe区域118’中。该驱入也将第二硅(Si)层104的在表面122处的部分转化到SiGe区域104’中。驱入工艺的结果示出在图8中。同样，提供图8中的点标记以将SiGe材料与Si材料进行区分。提供图8中的虚线以图示与形成的SiGe区域118’有关的表面122和124的先前位置。
作为执行用于驱入的聚合操作的备选方案，可以执行更高温退火工艺，以使得锗硅(SiGe)层120的SiGe材料与第二硅(Si)层104的留在区域112中的部分118混合。
利用用于驱入的聚合或退火的任一工艺技术，注意，仅第二硅(Si)层104的在部分118内的小厚度(大约6nm-8nm)需要从Si变成SiGe。因而，相对地限制了该垂直扩散处理操作的热预算。
注意，存在进入第二硅(Si)层104的在表面122处的部分中一些横向Ge扩散，以形成位于区域114中的SiGe区域104’。然而对于区域104’至SiGe的转化并不关心，这是因为类似于用于形成SiGe区域118’的垂直扩散那样，横向扩散完全在支持CMOS集成电路装置所需的在n沟道区域114和p沟道区域112之间的最小间隔要求(本领域已知约为20nm)以下。
然后，如图9所示去除二氧化硅(SiO2)层130。
然后，执行本领域已知的外延生长工艺，以从由锗硅(SiGe)层120、SiGe区域104’和SiGe区域118’限定的SiGe材料生长锗硅(SiGe)区域120’。外延生长工艺的结果示出在图10中。同样，提供图10中的点标记用以将SiGe材料与Si材料区分。区域112中的SiGe区域120’的外延生长优选地实现等于或超过区域114中的第二硅(Si)层104的深度的深度。在一个优选实现方式中，实现大于20nm的SiGe外延生长。
然后，去除SiN/SiO2硬掩膜并且使用平坦化工艺(例如化学机械抛光(CMP))来使衬底10的顶部平坦，以便使区域112中的锗硅(SiGe)区域120’的深度与区域114中的第二硅(Si)层104的深度相同。这在图11中示出。
作为备选方案，可以使用良好限定的较薄硬掩膜，其中将该薄硬掩膜用作CMP工艺的停止层。为了支持第一区域112和第二区域114中的相同深度，执行热SC1清洗以精确地去除一些SiGe(针对更薄硬掩膜的深度)。然后去除该硬掩膜。
然后使用本领域已知的光刻工艺来限定鳍式FET器件的鳍150。将光刻掩膜施加在区域112的锗硅(SiGe)区域120’以及区域114的第二硅(Si)层104的顶表面上方。对该掩膜进行构图，以在鳍150的期望位置处留下掩膜材料。然后执行刻蚀操作，以在鳍105的任一侧上在区域112的锗硅(SiGe)区域120’和区域114的第二硅(Si)层104中开出孔152。刻蚀工艺的结果示出在图12中。同样，提供图12中的点标记以将SiGe材料与Si材料进行区分。鳍150包括用于在区域112中形成p沟道晶体管时使用的鳍152p以及用于在区域114中形成n沟道晶体管时使用的鳍152n。用于形成鳍150的刻蚀工艺例如可以包括本领域已知的Cl2或HBr刻蚀。
优选地，在通过Ge的驱入(图8)隔开的两个步骤(图6和图10)中执行SiGe外延生长，因为该工艺生产具有完全和均匀的SiGe材料配置的鳍150p结构。
尽管有以上描述，但将理解，可以将图6的SiGe外延生长执行到如下程度：在区域112中生长SiGe材料的高度达区域114中第二硅(Si)层104的高度或超过区域114中第二硅(Si)层104的高度。这将可选地跟随有二氧化硅(SiO2)层130的沉积(与图7相比)和后续的驱入工艺(图8)，并且因而将不执行图10的SiGe生长步骤。在该备选工艺的可能问题是由于在区域112中存在Si和SiGe二者造成的鳍150p内半导体材料的不均匀性。半导体材料中相对于鳍150p的这种不均匀性将使p沟道晶体管性能下降并且引入晶体管阈值的多变性。附加地，由于存在Si和SiGe之间的晶格失配，所以Si顶部上的厚SiGe层的生长会造成鳍150p底部处的错位，这可能导致泄漏路径。因此优选在厚SiGe外延生长之前将留在区域112中的第二硅(Si)层104的部分118转化成SiGe区域118’。
现在参照图13至图28，其中图示了在绝缘体上硅(SOI)衬底上形成鳍式FET器件的鳍的工艺步骤。
图13示出了常规绝缘体上硅(SOI)衬底10，其由在第一硅(Si)层102上形成的二氧化硅的绝缘层100形成。第二硅(Si)层104形成在绝缘层100上方。在一个优选实现方式中，SOI衬底10为部分耗尽(PD)型(即衬底10包括本领域已知的PD SOI)。可以根据集成电路应用的需要对第一硅层102和第二硅层104进行掺杂。可以根据集成电路应用的需要进行调节(例如，通过使用减薄操作)第一硅层102和第二硅层104的厚度。在一个优选实现方式中，第二硅(Si)层104具有约20nm-40nm的厚度，更具体地约为30nm，这是针对鳍式器件形成的鳍结构的优选高度。尽管优选PD SOI，但将理解，可以代替地使用其它类型的SOI衬底，包括全耗尽(FD)。另外，衬底可以备选地包括非SOI衬底。
图14示出了二氧化硅(SiO2)层106在第二硅(Si)层104之上的沉积。
图15示出了氮化硅(SiN)层108在二氧化硅(SiO2)层106之上的沉积。
然后，使用本领域已知的光刻工艺，以在氮化硅层108和二氧化硅层106中形成开口110(SiN/SiO2硬掩膜)，该开口110向下延伸以至少到达第二硅(Si)层104的顶表面。在图16中示出光刻工艺的结果。开口110与为p沟道鳍式FET器件的形成所保留的衬底区域112相关联。衬底区域114相反地保留用于n沟道鳍式FET器件的形成。因而，描述和图示的工艺主要关注CMOS型集成电路的形成，但将理解，这并不是所述工艺的唯一应用。在平面图中，开口110可以采用由将在区域112内形成的p沟道器件的尺寸和数目掌控的任意期望形状。
使用外延工艺工具，然后执行本领域已知的高压定向刻蚀工艺，以去除第二硅(Si)层104的在区域112内的部分116。在一个实施例中，定向刻蚀可以包括高压HCI刻蚀。定向刻蚀工艺的结果示出在图17中。注意，在完成定向刻蚀之后，第二硅(Si)层104的一部分118留在区域112中。区域112中留下的Si部分118的厚度约为5nm至15nm。
图18示出了二氧化硅(SiO2)层160在第二硅(Si)层104之上的沉积。二氧化硅(SiO2)层160是保形的并且因而覆盖第二硅(Si)层104的表面122和124以及氮化硅(SiN)层108。
图19示出了氮化硅(SiN)层162在二氧化硅层160之上的沉积。氮化硅(SiN)层162也是保形的。
然后执行本领域已知的刻蚀工艺，以去除氮化硅(SiN)层162的水平部分。刻蚀工艺的结果示出在图20中。在一个优选实施例中，刻蚀工艺可以包括NF3刻蚀。这在氮化硅(SiN)层162的侧壁上留下适当的氮化硅(SiN)层162的垂直部分162’。
然后执行本领域已知的刻蚀工艺，以去除二氧化硅(SiO2)层160的水平部分。刻蚀工艺的结果示出在图21中。在一个优选实施例中，刻蚀工艺可以包括HF刻蚀。这将留下适当的侧壁间隔物164的氮化硅(SiN)层162的垂直部分162’和二氧化硅(SiO2)层160的垂直部分160’以限定侧壁间隔物164。
然后执行本领域已知的外延生长工艺，以在第二硅(Si)层104的露出表面124上生长锗硅(SiGe)层120。外延生长工艺的结果示出在图22中。提供图22中的点标记以将SiGe材料与Si材料区分。区域112中的锗硅(SiGe)层120的厚度约为6nm至8nm。
图23示出二氧化硅(SiO2)层130在衬底10之上的沉积。二氧化硅(SiO2)层130保形地沉积并且因而覆盖区域112内的锗硅(SiGe)层120、间隔物164的侧壁以及SiN/SiO2硬掩膜的顶部。
接下来，执行例如快速热氧化(RTO)型的聚合操作，以将来自锗硅(SiGe)层120的Ge驱入到第二硅(Si)层104中。具体地，该驱入将第二硅(Si)层104的留在区域112中的部分118转化到SiGe区域118’中。该驱入工艺的结果示出在图24中。同样，提供图24中的点标记以将SiGe材料与Si材料区分。提供图24中的虚线以图示与形成的SiGe区域118’有关的表面124的先前位置。
作为执行驱入的聚合操作的备选方案，可以执行更高温退火工艺，以使得锗硅(SiGe)层120的SiGe材料与第二硅(Si)层104的留在区域112中的部分118混合。
利用用于驱入的聚合或退火的任一工艺技术，注意，仅第二硅(Si)层104的在部分118内的小厚度(大约6nm-8nm)需要从Si变成SiGe。因而，相对地限制了该垂直扩散处理操作的热预算。
间隔物164用作锗向区域114的第二硅(Si)层104中横向扩散的阻挡层。
然后，如图25所示去除二氧化硅(SiO2)层130。
然后，执行本领域已知的外延生长工艺，以从由锗硅(SiGe)层120和SiGe区域118’限定的SiGe材料生长锗硅(SiGe)区域120’。外延生长工艺的结果示出在图26中。同样，提供图26中的点标记以将SiGe材料从Si材料区分。区域112中的SiGe区域120’的外延生长优选地实现等于或超过区域114中的第二硅(Si)层104的深度的深度。在一个优选实现方式中，实现大于20nm的SiGe外延生长。
然后，去除SiN/SiO2硬掩膜并且使用平坦化工艺(例如化学机械抛光(CMP))来使衬底10的顶部平坦，以便使区域112中的锗硅(SiGe)区域120’的深度与区域114中的第二硅(Si)层104的深度相同。这在图27中示出。间隔物164适当地留下，从而将区域112中的锗硅(SiGe)区域120’与区域114中的第二硅(Si)层104隔开。
作为备选方案，可以使用良好限定的薄硬掩膜，其中将较薄的硬掩膜用作CMP工艺的停止层。为了支持第一区域112和第二区域114中的相同深度，执行热SCI清洗以精确地去除一些SiGe(针对更薄硬掩膜的深度)。然后去除该硬掩膜。
然后，使用本领域已知的光刻工艺来限定鳍式FET器件的鳍150。在区域112的锗硅(SiGe)区域120’以及区域114的第二硅(Si)层104的顶表面之上施加光刻掩膜。对该掩膜进行构图，以在鳍150的期望位置处留下掩膜材料。然后执行刻蚀操作，以在区域112的锗硅(SiGe)区域120’和区域114的第二硅(Si)层104中开出孔152。刻蚀工艺的结果示出在图28中。同样，提供图28中的点标记以将SiGe材料与Si材料区分。鳍150包括用于在区域112中形成p沟道晶体管时使用的鳍152p以及用于在区域114中形成n沟道晶体管时使用的鳍152n。用于形成鳍150的刻蚀工艺例如可以包括本领域已知的Cl2或HBr刻蚀。
优选地，在通过Ge的驱入(图24)隔开的两个步骤(图22和图26)中执行SiGe外延生长，因为该工艺生产具有完全且均匀的SiGe材料配置的鳍150p结构。
尽管有以上描述，但将理解，可以将图22的SiGe外延生长执行到如下程度：在区域112中生长SiGe材料的高度达区域114中第二硅(Si)层104的高度或超过区域114中第二硅(Si)层104的高度。这将可选地跟随有二氧化硅(SiO2)层130的沉积(与图23相比)和后续的驱入工艺(图24)，并且因而将不执行图26的SiGe生长步骤。在该备选工艺的可能问题是由于在区域112中存在Si和SiGe二者造成的鳍150p内半导体材料的不均匀性。半导体材料中相对于鳍150p的这种不均匀性将使p沟道晶体管性能下降并且引入晶体管阈值的多变性。附加地，由于存在Si和SiGe之间的晶格失配，所以Si顶部上的厚SiGe层的生长会造成鳍150p底部处的错位，这可能导致泄漏路径。因此优选在厚SiGe外延生长之前将留在区域112中的第二硅(Si)层104的部分118转化成SiGe区域118’。
已经通过示例性且非限制性的示例提供了前面的描述，是对本发明示例性实施例的完整且详实的描述。然而，对于相关领域技术人员而言，鉴于前面的描述，当结合附图和所附权利要求阅读时，各种修改和调整可以变得显而易见。然而，本发明教导的所有这样的和类似的修改仍将落入所附权利要求限定的本发明范围内。

Claims (22)

1.一种用于制造半导体器件的方法，包括：
在由第一半导体材料形成并且具有与第二区域相邻的第一区域的衬底层中，去除所述衬底层的在所述第二区域中的第一半导体材料的一部分，所述第二区域保留由所述第一半导体材料制成的底部部分；
外延生长覆盖所述底部部分的第二半导体材料；
将由所述第一半导体材料制成的所述底部部分转化成所述第二半导体材料，使得通过所述第一半导体材料限定所述第一区域并且通过所述第二半导体材料限定所述第二区域；
对所述第一区域中的所述第一半导体材料进行构图，以限定第一导电类型的鳍式FET晶体管的第一鳍结构；以及
对所述第二区域中的所述第二半导体材料进行构图，以限定第二导电类型的鳍式FET晶体管的第二鳍结构。
2.根据权利要求1所述的方法，其中所述衬底层是绝缘体上硅(SOI)衬底的顶部半导体层。
3.根据权利要求1所述的方法，进一步包括：在经转化的底部部分上外延生长所述第二半导体材料，使得所述第二区域中的所述第二半导体材料至少与所述第一区域中的所述第一半导体材料一样高。
4.根据权利要求3所述的方法，进一步包括：对顶表面进行平坦化，以在相同高度处提供所述第一区域中的第一半导体材料和所述第二区域中的第二半导体材料。
5.根据权利要求1所述的方法，其中去除所述衬底层的在所述第二区域中的第一半导体材料的一部分限定侧壁，所述方法进一步包括在所述侧壁上形成间隔物，其中所述间隔物将所述第二区域中的第二半导体材料与所述第一区域中的所述第一半导体材料隔开。
6.根据权利要求5所述的方法，其中形成所述间隔物包括：在所述侧壁上形成氧化物层以及在所述氧化物层上形成氮化物层。
7.根据权利要求1所述的方法，其中所述第一半导体材料是硅并且所述第二半导体材料是锗硅。
8.根据权利要求7所述的方法，其中转化包括：将来自锗硅外延生长的第二半导体材料的锗驱入所述底部部分的第一硅半导体材料中。
9.根据权利要求7所述的方法，其中由所述第一半导体材料形成的所述第一导电类型的鳍式FET晶体管为n沟道器件，并且其中由所述第二半导体材料形成的所述第二导电类型的鳍式FET晶体管为p沟道器件。
10.一种用于制造半导体器件的方法，包括：
在由第一半导体材料形成并且具有与第二区域相邻的第一区域的衬底层中，去除所述衬底层的在所述第二区域中的第一半导体材料的一部分以限定侧壁，所述第二区域保持由所述第一半导体材料制成的底部部分；
第一次外延生长覆盖所述第二区域中的所述侧壁和所述底部部分的第二半导体材料；
在所述第二半导体材料之上保形地沉积氧化物层；
施加热处理以将在所述侧壁和所述底部部分处的所述第一半导体材料转化成所述第二半导体材料；
去除所述氧化物层；
从第一次外延生长的所述第二半导体材料和经转化的底部部分在所述第二区域中第二次外延生长所述第二半导体材料，使得通过所述第一半导体材料限定所述第一区域并且通过所述第二半导体材料限定所述第二区域；
对所述第一区域中的所述第一半导体材料进行构图，以限定第一导电类型的鳍式FET晶体管的第一鳍结构；以及
对所述第二区域中的所述第二半导体材料进行构图，以限定第二导电类型的鳍式FET晶体管的第二鳍结构。
11.根据权利要求10所述的方法，其中所述衬底层为绝缘体上硅(SOI)衬底的顶部半导体层。
12.根据权利要求10所述的方法，进一步包括：对顶表面进行平坦化，以在相同高度处提供所述第一区域中的第一半导体材料和所述第二区域中的第二半导体材料。
13.根据权利要求10所述的方法，其中所述第一半导体材料为硅并且所述第二半导体材料为锗硅。
14.根据权利要求13所述的方法，其中施加所述热处理包括：将来自第一次外延生长的所述第二半导体材料的锗驱入所述底部部分的第一硅半导体材料中。
15.根据权利要求13所述的方法，其中由所述第一半导体材料形成的所述第一导电类型的鳍式FET晶体管为n沟道器件，并且其中由所述第二半导体材料形成的所述第二导电类型的鳍式FET晶体管为p沟道器件。
16.一种用于制造半导体器件的方法，包括：
在由第一半导体材料形成并且具有与第二区域相邻的第一区域的衬底层中，去除所述衬底层的在所述第二区域中的第一半导体材料的一部分以限定侧壁，所述第二区域保留由所述第一半导体材料制成的底部部分；
在所述侧壁上形成间隔物；
在所述第二区域中的所述底部部分上第一次外延生长第二半导体材料；
在所述第二半导体材料之上保形地沉积氧化物层；
施加热处理以将所述底部部分的所述第一半导体材料转化成所述第二半导体材料；
去除所述氧化物层；
从第一次外延生长的所述第二半导体材料和经转化的底部部分在所述第二区域中第二次外延生长所述第二半导体材料，使得通过所述第一半导体材料限定所述第一区域并且通过所述第二半导体材料限定所述第二区域，并且其中所述间隔物将所述第二区域中的所述第二半导体材料与所述第一区域中的所述第一半导体材料隔开；
对所述第一区域中的所述第一半导体材料进行构图，以限定第一导电类型的鳍式FET晶体管的第一鳍结构；以及
对所述第二区域中的所述第二半导体材料进行构图，以限定第二导电类型的鳍式FET晶体管的第二鳍结构。
17.根据权利要求16所述的方法，其中所述衬底层是绝缘体上硅(SOI)衬底的顶部半导体层。
18.根据权利要求16所述的方法，其中形成所述间隔物包括：在所述侧壁上形成氧化物层以及在所述氧化物层上形成氮化物层。
19.根据权利要求16所述的方法，进一步包括：对顶表面进行平坦化，以在相同高度处提供所述第一区域中的第一半导体材料和所述第二区域中的第二半导体材料。
20.根据权利要求16所述的方法，其中所述第一半导体材料是硅并且所述第二半导体材料是锗硅。
21.根据权利要求20所述的方法，其中施加所述热处理包括：将来自第一次外延生长的所述第二半导体材料的锗驱入所述底部部分的第一硅半导体材料中。
22.根据权利要求20所述的方法，其中由所述第一半导体材料形成的所述第一导电类型的鳍式FET晶体管为n沟道器件，并且其中由所述第二半导体材料形成的所述第二导电类型的鳍式FET晶体管为p沟道器件。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975168B2 (en) * 2013-05-28 2015-03-10 Stmicroelectronics, Inc. Method for the formation of fin structures for FinFET devices
US9093533B2 (en) * 2013-07-24 2015-07-28 International Business Machines Corporation FinFET structures having silicon germanium and silicon channels
US9121890B2 (en) * 2013-10-30 2015-09-01 Globalfoundries Inc. Planar metrology pad adjacent a set of fins of a fin field effect transistor device
US9356046B2 (en) * 2013-11-22 2016-05-31 Globalfoundries Inc. Structure and method for forming CMOS with NFET and PFET having different channel materials
US9299721B2 (en) * 2014-05-19 2016-03-29 Stmicroelectronics, Inc. Method for making semiconductor device with different fin sets
US9461174B2 (en) * 2014-08-01 2016-10-04 Stmicroelectronics, Inc. Method for the formation of silicon and silicon-germanium fin structures for FinFET devices
CN105826379B (zh) * 2015-01-08 2020-06-09 联华电子股份有限公司 半导体结构及其制作方法
US20160254145A1 (en) * 2015-02-27 2016-09-01 Globalfoundries Inc. Methods for fabricating semiconductor structure with condensed silicon germanium layer
TWI642192B (zh) * 2015-04-08 2018-11-21 聯華電子股份有限公司 具有鰭狀結構的半導體裝置的製造方法
US9293373B1 (en) 2015-05-26 2016-03-22 International Business Machines Corporation Method for fabricating CMOS finFETs with dual channel material
US9496341B1 (en) 2015-06-04 2016-11-15 Globalfoundries Inc. Silicon germanium fin
CN107710411B (zh) * 2015-06-12 2022-07-26 英特尔公司 用于形成相同管芯上的具有变化的沟道材料的晶体管的技术
US9640641B2 (en) 2015-07-15 2017-05-02 International Business Machines Corporation Silicon germanium fin channel formation
US9524969B1 (en) * 2015-07-29 2016-12-20 International Business Machines Corporation Integrated circuit having strained fins on bulk substrate
US9972683B2 (en) 2015-10-27 2018-05-15 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9570590B1 (en) * 2015-12-10 2017-02-14 International Business Machines Corporation Selective oxidation of buried silicon-germanium to form tensile strained silicon FinFETs
US9484347B1 (en) 2015-12-15 2016-11-01 International Business Machines Corporation FinFET CMOS with Si NFET and SiGe PFET
US9768303B2 (en) * 2016-01-27 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for FinFET device
US9614040B1 (en) 2016-02-02 2017-04-04 International Business Machines Corporation Strained silicon germanium fin with block source/drain epitaxy and improved overlay capacitance
US9905649B2 (en) 2016-02-08 2018-02-27 International Business Machines Corporation Tensile strained nFET and compressively strained pFET formed on strain relaxed buffer
US9698226B1 (en) * 2016-04-11 2017-07-04 Globalfoundries Inc. Recess liner for silicon germanium fin formation
US9882052B2 (en) * 2016-06-30 2018-01-30 Globalfoundries Inc. Forming defect-free relaxed SiGe fins
US9853056B1 (en) 2016-09-02 2017-12-26 International Business Machines Corporation Strained CMOS on strain relaxation buffer substrate
US10283414B2 (en) * 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation manufacturing method for semiconductor structures
US11195764B2 (en) * 2018-04-04 2021-12-07 International Business Machines Corporation Vertical transport field-effect transistors having germanium channel surfaces
US11054748B2 (en) 2018-09-21 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy insertion for improving throughput of electron beam lithography
US11094597B2 (en) * 2018-09-28 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102214676A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 包含鳍片的半导体结构及其制造方法
US8395195B2 (en) * 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
CN103107187A (zh) * 2011-11-10 2013-05-15 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6645797B1 (en) 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer
JP2005072084A (ja) * 2003-08-28 2005-03-17 Toshiba Corp 半導体装置及びその製造方法
US7078299B2 (en) * 2003-09-03 2006-07-18 Advanced Micro Devices, Inc. Formation of finFET using a sidewall epitaxial layer
FR2865850B1 (fr) 2004-02-03 2006-08-04 St Microelectronics Sa Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US20070069302A1 (en) * 2005-09-28 2007-03-29 Been-Yih Jin Method of fabricating CMOS devices having a single work function gate electrode by band gap engineering and article made thereby
JP2007207837A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7638843B2 (en) * 2006-05-05 2009-12-29 Texas Instruments Incorporated Integrating high performance and low power multi-gate devices
US7592209B2 (en) * 2006-11-13 2009-09-22 Intel Corporation Integration of a floating body memory on SOI with logic transistors on bulk substrate
JP2008227026A (ja) * 2007-03-12 2008-09-25 Toshiba Corp 半導体装置の製造方法
US7582521B2 (en) * 2007-05-04 2009-09-01 Texas Instruments Incorporated Dual metal gates for mugfet device
FR2918211A1 (fr) 2007-06-26 2009-01-02 Stmicroelectronics Crolles Sas Transistor a effet de champ de type finfet isole du substrat
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US7732874B2 (en) * 2007-08-30 2010-06-08 International Business Machines Corporation FinFET structure using differing gate dielectric materials and gate electrode materials
JP4966153B2 (ja) * 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
US8778754B2 (en) * 2008-09-15 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N and P work functions in high-K/metal gate devices
US7993999B2 (en) * 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8492839B2 (en) * 2010-08-24 2013-07-23 International Business Machines Corporation Same-chip multicharacteristic semiconductor structures
US8486770B1 (en) * 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
US8610201B1 (en) * 2012-08-16 2013-12-17 Kabushiki Kaisha Toshiba FinFET comprising a punch-through stopper
US8815659B2 (en) * 2012-12-17 2014-08-26 Globalfoundries Inc. Methods of forming a FinFET semiconductor device by performing an epitaxial growth process
US8841178B1 (en) * 2013-03-13 2014-09-23 International Business Machines Corporation Strained silicon nFET and silicon germanium pFET on same wafer
US8975168B2 (en) * 2013-05-28 2015-03-10 Stmicroelectronics, Inc. Method for the formation of fin structures for FinFET devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395195B2 (en) * 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
CN102214676A (zh) * 2010-04-09 2011-10-12 中国科学院微电子研究所 包含鳍片的半导体结构及其制造方法
CN103107187A (zh) * 2011-11-10 2013-05-15 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法

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