JP2008507713A - 電子的に構成可能な速度センサ回路及び方法 - Google Patents

Abstract

感知要素へ駆動信号を供給し、感知要素からの信号を処理する回路のパラメータを、プログラマブルメモリによって電子的に構成することができるようにした角レートセンサ及び方法。このようにして構成された回路は、極めて融通性に富み、異なる型の感知要素と共に使用することができる。

Description

本発明は、一般的には角速度センサに関し、より特定的には振動速度センサを作動させ、該センサ内の信号を処理するための電子的に構成可能な回路に関する。

振動速度センサまたはジャイロスコープにおいては、ある質量が駆動軸に沿って振動（バイブレート）または震動（オッシレート）するように駆動される。センサが駆動軸に直角な軸を中心として回転すると、駆動軸及び感知軸に直角な応答軸に沿って該質量にコリオリの力が加わる。この力は回転速度と振動速度の積に比例し、回転速度はこの力、または応答軸に沿う質量の運動を監視することによって決定される。

これらのデバイスにはいろいろな型の感知要素が使用される。若干のものはシリコンウェーはで製造され、他のものは結晶性石英及び他の圧電材料で製造されている。

シリコン感知要素を用いる場合、一般的に質量は静電的に駆動され、コリオリ誘起力は容量的に監視される。これらの構造は概ね平面状であり、感知要素の容量を最大にする傾向がある。

圧電速度センサは、一般的に少なくとも１対の枝を有する音叉の形状であり、これらの枝は横並びに位置決めされ、枝の面内で互いに異なる位相で駆動される。枝に平行な軸を中心として音叉が回転すると、コリオリの力が第２（ピックアップ）震動モードを発生させ、枝は枝の面に直角に逆相で振動するようになる。これらの速度センサの例が、米国特許第4,654,663号、第4,899,587号、第5,396,144号、第5,408,876号、第5,585,561号、及び第6,262,520号に開示されている。

これらの速度センサ内の音叉は１対より多くの枝を有していることが多く、例えば２対の枝がＨ字形構造に配列され、一方の対が音叉の面内で駆動されるようになっている。コリオリの力によって生ずる別の面内での振動が他方の対にねじれ的に結合され、２つの対はピックアップモードで上記別の面内で逆方向に振動する。中心に取付け点を用いると、２組の枝の異なる位相での運動が取付け点においてピックアップモード力を打ち消し、ピックアップモード震動に及ぼす取付けにおける境界条件の効果が最小になる。

感知要素にどのような型を使用しようとも、全ての速度センサを機能させるためには電子回路に若干の共通要素が必要である。振動センサは主振動モードを発生させる発振回路を必要とし、またセンサの出力はそれを検出し、増幅し、濾波し、及び／またはそれ以外に処理しなければならない。

共通の機能に加えて、電子回路は、特定の感知要素または感知要素の型の個々の要求をも満足させなければならない。異なる型の振動速度センサの共振周波数は、例えば、あう任意のクラス内においても広範に変化し得る。駆動モード共振周波数は約６ｋＨｚから40ｋＨｚまで亘ることができ、種々のデバイスから導出される出力信号の強度はそれらのサイズ及び効率に依存して広い範囲に亘って変化し得る。出力雑音及び／または帯域幅に関する要求もかなり変化する。

自動車安定度制御のような安全クリティカルな応用においては、故障（fault）検出を内蔵させることも高度に望まれる。しかしながら、故障検出は、特に、センサの範囲及び感度に依存するから、センサ間振動は故障検出を困難にし得る。

従来、センサ間振動は、異なる型、及びサブタイプの感知要素を駆動し、それらが発生する信号を処理するように特別に適応させた回路を必要としていた。そのためには、一般に、感知要素の型またはサブタイプ毎に独自の集積回路を必要とするか、または複数の外部要素を特定の感知要素と共に使用するように集積回路の構成を変更しなければならなかった。

一般的に、本発明の目的は、新規な且つ改良された速度センサ回路及び方法を提供することである。

本発明の別の目的は、電子的に構成可能な上述した特性の回路及び方法を提供することである。

これらの、及び他の目的は、感知要素へ駆動信号を供給し、感知要素からの信号を処理する回路のパラメータを、プログラマブルメモリによって電子的に構成するようにした角速度センサ及び方法を提供することによって達成される。このように構成すると、回路は極めて融通性に富み、異なる型の感知要素と共に使用できるようになる。

速度センサは、感知要素１０と、感知要素を駆動し、感知要素からの信号を処理するための回路１１とを含む。図示の実施の形態においては、感知要素は両頭音叉の形状に単結晶石英材料によって製造されており、一方の端に駆動枝１３を有し、他方の端にピックアップ枝１４を有するＨ字形構造になっている。各対の枝は、音叉の縦軸１６を中心として対称的に配列されている。「駆動高」及び「駆動低」信号が駆動枝上の電極に印加され、「ピックアップ高」及び「ピックアップ低」信号がピックアップ枝上の電極から受信される。感知要素は両頭音叉として図示されているが、もし望むならば、単頭音叉を含む他の如何なる型の振動感知要素をも使用することができる。

駆動信号は、例えば米国特許第6,510,737号に開示されている型であることができる自動利得制御（ＡＧＣ）付き発振器１８によって生成される。この回路は駆動枝を励振してそれらを駆動モードの固有周波数で振動させ、ＡＧＣは駆動モード振動の振幅を実質的に一定のレベルに維持する。

発振器は、発振器周波数の整数倍で動作するフェーズロックドループ（ＰＬＬ）回路１９へも参照信号を供給する。この倍数または比は、異なる感知要素の駆動周波数に適合するように構成することができ、８ビット語としてプログラマブルメモリ２１内に格納されている。従って、例えば発振器周波数に、380乃至2800の範囲内の整数を乗ずることによって、16ＭＨｚ±0.8ＭＨｚの帯域内で動作するように設計されたＰＬＬ回路を６−40ｋＨｚ程度の駆動周波数を有するセンサと共に使用することができる。

メモリ２１は、センサの外部から、典型的にはセンサの１つ以上の入力／出力（Ｉ／Ｏ）端子を通して電子的にプログラムすることができるどのような適当な不揮発性メモリであることもできる。現在では好ましい１つの実施の形態におけるメモリは、複数のワンタイムプログラマブル８ビット語を有する“ツェナー・ザップ”アレイである。しかしながら、もし望むならば、例えばＥＥＰＲＯＭのような他の公知の型のプログラマブルメモリを使用することができる。

システムは更に、読出し専用メモリ（ＲＯＭ）２３及びランダムアクセスメモリ（ＲＡＭ）２４を有するマイクロコントローラ２２を含む。ＰＬＬ回路は、それがロックされた時に「ＰＬＬロックド」信号をマイクロコントローラへ送り、更に「システムクロック」信号をもマイクロコントローラへ供給する。

感知要素１０からの角速度信号は電荷増幅器２５へ印加され、電荷増幅器の出力は選択可能な利得増幅器２６に接続されている。選択可能な利得増幅器２６は、広範囲の出力感度レベルを有する感知要素から、処理に適する適当なレベルの信号を発生することができる。増幅器２６の利得は、マイクロコントローラ２２からの「利得選択」信号によって選択または制御される。「利得選択」信号は、プログラマブルメモリ２１内のデータから導出されるか、または該データによって制御される。現在では好ましい１つの実施の形態においては、それは例えば９、15、21、及び27ｄＢのような６ｄＢステップで４つの利得を設定する２ビット語の形状である。これらの設定は、出力感度が約８：１の範囲に亘って変化する感知要素に適合しよう。

図２に示すように、増幅器２６からの速度信号は信号処理区分２８へ印加され、信号処理区分２８内のΣ―Δアナログ・デジタルコンバータ（ＡＤＣ）２９によってデジタル形状に変換される。このコンバータは、典型的にはシステムクロック速度の約数で動作する。例えばシステムクロックが16ＭＨｚで動作する場合には、Σ―Δコンバータは４ＭＨｚまたは８ＭＨｚの周波数で動作する。コンバータのための「クロック参照」信号は、システムクロックを４分の１または２分の１に分割することによって入手する。

Σ―Δコンバータからの１ビット信号はデシメーションフィルタ３１に印加される。現在では好ましい１つの実施の形態におけるフィルタは、デシメーション係数Ｍが８：１または16：１の櫛形または三次同期フィルタであり、Σ―Δコンバータからの４ＭＨｚまたは８ＭＨｚ信号に応答して500ｋＨｚの出力信号を発生し、489ｋＨｚにおける除去比は約96ｄＢである。デシメーション係数は、マイクロコントローラからの「デシメーション係数」信号によって選択される。

デシメーションフィルタには、ローパス有限インパルス応答（ＦＩＲ）フィルタ３２が接続されており、図示の実施の形態におけるフィルタ３２は、500ｋＨｚの遮断周波数を有し、30ｋＨｚ点における除去比は約30ｄＢである。

ローパスフィルタ３２からの信号はデジタル復調器３３に印加され、発振器１８から導出された参照信号に従って駆動周波数に復調される。発振器信号は、復調器に印加される前に位相補償回路３４を通過する。この補償回路３４は、電流・電圧変換器３５、コンパレータ３６、及びデジタル遅延回路３７からなる。遅延回路によって与えられる位相シフトは、プログラマブルメモリ２１内に格納されている「位相トリム」信号によって制御される。

デジタル遅延回路によって行われる位相調整は、典型的には感知要素の不平衡または非対称性によってもたらされる速度信号の直交エラーを最小にするための手段である。これらのエラー信号は、それらが速度信号と90°の相差を有しているので、復調器が駆動信号と同相で動作している場合には復調器によって除去される。しかしながら、復調参照信号の位相エラーが直交信号の一部を角速度として検出させるので、復調に使用される参照信号を枝速度と精密に同相にすることが重要である。

必要な位相補償の量はセンサ周波数のような要因に依存するので、電子的にそれを制御する能力が重要である。もしより広い範囲の位相制御を望むならば、第２位相制御回路（図示してない）をシステム内に含ませ、それもプログラマブルメモリ２１からの信号によって制御することができる。２つの回路が一緒になって粗及び精位相調整を行う。一実施の形態においては、180°より大きい位相範囲を有する一方の回路を出力信号の極性反転に使用し、他方の回路によって復調器の位相を0.5°より小さいステップで調整することができる。

４ＭＨｚまたは８ＭＨｚで動作するΣ―Δコンバータ、及び500ｋＨｚフィルタを用いている上例においては、復調器は16ビット語を500ｋＨｚのレートで出力する。

復調器からの信号は第２デシメーションフィルタ３９に印加される。図示実施の形態においては、フィルタ３９は、16ビット語を１ｋＨｚのレートまでステップダウンさせる500：１のデシメーションレートを有する櫛形または一次同期フィルタである。

第２デシメーションフィルタの出力は別のローパスフィルタ４１へ印加される。ローパスフィルタ４１は、センサの出力帯域幅を調整するように電子的に構成することができる。このフィルタは、有限インパルス応答（ＦＩＲ）フィルタ、無限インパルス応答（ＩＩＲ）フィルタ、またはノッチフィルタであることができ、図示の実施の形態においては、マイクロコントローラからの「帯域幅設定」信号によって30Ｈｚ、60Ｈｚ、75Ｈｚ、及び110Ｈｚの帯域幅設定を選択することができる。

処理回路からの信号はバッファ４２を通してマイクロコントローラへ印加されるが、マイクロコントローラによって読み出されるまではバッファ内に保持される。この信号は、１ｋＨｚのレートで送給される16ビット語の形状である。また処理回路は、出力データが変化したことを指示する「データレディ」信号をマイクロコントローラへ送る。オーバフローの場合には、バッファがオーバフロー信号をマイクロコントローラへ送る。

センサは、デジタル出力４３及びアナログ出力４４の両方を有している。デジタル出力は、標準直列周辺インタフェース（ＳＰＩ）４６によって構成されているデジタル入力／出力（Ｉ／Ｏ）ポートの一部である。この周辺インタフェースは８ビットデータライン４８、４９を介してマイクロコントローラと通信し、また４ラインのデータバス５０を含んでいる。アナログポートへは、マイクロコントローラからデータライン５２を介してデータを受信する11ビットデジタル・アナログコンバータ（ＤＡＣ）５１から供給される。

一実施の形態においては、マイクロコントローラは、速度出力信号をＤＡＣへ供給してアナログ速度出力を発生させる。しかしながら、マイクロコントローラは、プログラマブルメモリ２１内に格納されているデータを用いて、例えば内部参照電圧レベルまたは温度センサ出力を含む他のいろいろなデジタル信号をＤＡＣへ出力するように構成することができる。

マイクロコントローラは、バッファ４２からの信号、及びそれへ入力される他の信号を監視して潜在的な障害（failure）モードをチェックする。

もし望むならば、本明細書が参照する特許第6,714,070号に詳細に開示されているように、連続組込み試験ビット（ＣＢＩＴ）信号を電荷増幅器に付加することができる。ＣＢＩＴ信号は、信号処理経路全体を通して比較的大きい角速度バイアスオフセットとして現れる。もしその経路内の何処かで何かが誤動作すれば、信号処理回路の出力に位置するバッファ４２からマイクロコントローラへ印加されるバイアス信号の大きさがシフトする。もしこのシフトが、プログラマブルメモリを介して制御することができる所定のしきい値を超えれば、マイクロコントローラはそれを故障と解釈する。

回路の他の部分の故障を確実に検出するために、他の信号が監視される。例えば、処理回路からの「データレディ」信号及びデータ収集システム（ＤＡＳ）からの「データレディ」信号は予測される時間間隔内に供給されなければならず、ＰＬＬ回路からの「ＰＬＬロックド」信号はロックが達成され、維持されていることを指示しなければならない。

マイクロコントローラは更に、多数の他の信号を監視して潜在的な障害モードをチェックする。これらの信号の多くは本質的にアナログであり、それらは入力マルチプレクサ５４及びアナログ・デジタルコンバータ（ＡＤＣ）５５を含むデータ収集システム（ＤＡＳ）５３によってデジタル形状に変換され、マイクロコントローラへ印加される。図示の実施の形態においては、被監視信号は、発振器１８からの「ＡＧＣレベル」信号、温度センサ電圧「温度」、仮想接地参照電圧Ｖdd／２、供給電圧Ｖddから導出された3.3Ｖ動作電圧、及び参照ダイオード５６からのダイオードバイアス電圧を含む。

これらの電圧の監視は、回路を構築しているＩＣ内の内部バンドギャップ参照電圧を適切にチェックする１つの方法である。代替として、ＤＡＣの電圧参照をバンドギャップ参照電圧とＶddとの間で切り替え、Ｖdd／２の被監視レベルを比較することができる。バンドギャップ参照電圧の変化は、２つの異なるＤＡＣ参照源を用いて監視されるＶdd／２の被測定値の間の不一致として検出される。

図示の実施の形態においては、ＤＡＣ５１からのアナログ角速度出力信号は、出力信号の監視に使用するためにマルチプレクサ５４へも印加される。これによって、マイクロコントローラはアナログ出力信号の大きさと、それを導出したデジタル信号レベルとを比較することができる。それにより、ＤＡＣ５１及びデータ収集システム５３の両方の完全性が確認される。

図示の実施の形態においては、マルチプレクサ５４は２つの付加的な入力５７、５８を有しており、これらの入力は他のアナログ参照信号のために、または温度センサまたは加速度計のような外部センサのアナログ出力のために使用することができる。

上記センサを、それら自体のデジタル出力インタフェースを有していない１つ以上の他のセンサと共に使用する場合には、これらの他のセンサの出力を入力５７、５８へ印加してＡＤＣ５５によってデジタル形状に変換することができる。これによって他のセンサからのデジタル出力データを、インタフェース４６に接続されているＳＰＩバスを通して伝送することが可能になり、従って外部ＡＤＣの必要性を排除し、信号の経路指定を簡易化することができる。

被監視信号は、マイクロコントローラからマルチプレクサ５４へ印加される「ＤＡＳ選択」信号によって選択される。変換が終わると、ＡＤＣは「データレディ」信号をマイクロコントローラへ送る。

各被監視信号は、所定の値、即ち故障検出のための限界値と比較することができる。これらの限界値は、マイクロコントローラＲＯＭ２３内にエンコードする、及び／またはプログラマブルメモリ２１を介して電子的に構成することができる。例えば、温度は時間の経過と共に徐々にしか変化しないから、温度信号の何等かの急激なジャンプは故障と解釈することができる。

障害が検出された場合、マイクロコントローラは「エラー」信号を障害論理回路５９へ送り、論理回路５９は２つの方法でエラーフラグを立てることができる。１つの方法では、論理回路がマイクロコントローラを介して直列インタフェース４６へ「ソフトエラー」信号を送り、直列Ｉ／Ｏ信号の一部として（多分エラーコードとして）、疑わしい角速度データと共に障害が指示される。それでも出力は供給され続けるので、これを“ソフト”エラーフラギングと呼ぶことがある。他の方法では、障害論理回路が「ハードエラー」信号をＤＡＣ５１へ送り、ＤＡＣ５１はＤＡＣのアナログ出力をプログラム可能で且つ通常は正の電圧レールに設定されている所定のレベルへシフトさせる。“ハード”エラーフラギングの場合、障害が検出された後には最早アナログ出力は供給されない。もし望むならば、両方の型のエラーフラギングを同時に使用することができる。

代替として、エラーフラギングを行う分離した障害論理回路５９を用いる代わりに、その機能をマイクロコントローラ及びその内部ＲＯＭ内に埋め込むことができる。この場合も、“ハード”及び“ソフト”の両エラーフラギングを使用することができる。

内部故障検出及びエラー処理の多くの面は、プログラマブルメモリ２１内に格納されているデータを用いて外部から構成することができる。例えばこのような面の１つは、被監視信号のための上側及び下側制御限界値、またはセンサ出力または他の被監視パラメータの読み（連続読み、または平均化された読みの何れか）の間の最大許容差（即ち、変化またはステップ）である。別の面は、検出されたエラーの始まりとエラーフラグのセッティングとの間の許容時間間隔、またはＳＰＩインタフェース４６を通る外部入力によってエラーフラグをリセットできるか否かである。

回路、即ちＤＡＣ５１の別の構成可能なオプションの例は、障害が検出されない場合には連続低レベル直流電圧出力信号を発生し、障害が検出されると例えば正電圧レールのような高電圧レベルにスイッチすることである。

起動時には、感知要素及び回路を含むシステムを完全な活動状態におくために、“ソフト”エラーフラギングを一時的に中止させるか、または抑圧する。因みに、障害論理回路５９は、電力が最初に印加された時に、または電源電圧が臨界しきい値より低下した時に、パワーオンリセット回路６１からの信号によってリセットされる。しかしながら、全ての信号がそれらの所定の受容可能な限界内にあることをマイクロコントローラが確認して起動シーケンスが完了するまでは、ポート４４からのアナログ出力をその正電圧レールに留めることが好ましい。

マイクロコントローラが検出に失敗する可能性を防ぐために、回路内にはウォッチドッグ検出器６２が含まれている。この検出器は普通の設計のものであり、システムクロックから独立して動作する発振器６３からの信号によってクロックされる。マイクロプロセッサ内の故障または障害が、センサの出力上に指示される。

ウォッチドッグ回路６２によって検出された障害は、マイクロコントローラへ伝えられる。これらの障害は、アナログ及びデジタルの両出力上に指示される。即ち、第１の指示はＤＡＣ５１によって行われ（“ハード障害”）、第２の指示はＳＰＩインタフェース４６へ送られる障害指示信号によって行われる。

不揮発性のプログラマブルメモリ２１は、感知要素の感度の小さい変動及びセンサバイアスオフセットを調整してセンサ出力を補償するための情報を更に含む。ＤＡＳ５３において温度信号を選択し、それをマイクロコントローラへ印加することによって、これらの調整を温度依存性にすることもできる。この信号は、雑音の効果を低減させるために平均化され、次いでプログラマブルメモリ内に格納されている情報と混合されて現在の温度の読みに対する適切な補償値が計算される。

このような補償は、例えば出力補償値の変動が温度の関数になるような多項式を使用することによって、及びプログラマブルメモリ内に多項式の係数を格納することによって行うことができる。出力バイアスオフセットの場合には、現在の温度に対して計算された多項式の値が、未補償センサ出力から減算される。同じような計算を出力感度に対しても行うことができる。これは、温度の変化に伴うセンサ出力信号のスプリアス変動を、未補償出力信号に比して大幅に低減させるのに役立つ。

もし外部センサ信号を外部入力５７、５８及びＡＤＣ５５を介して監視していれば、そしてもし望むならば、これらの信号もまた感度変動、オフセット変動、及び／または熱効果について補償することができる。このような補償に必要な情報は、プログラマブルメモリ２１内に格納することができる。このようにすると、他のセンサに不要な複雑さを付加することなく多重センサの性能を改善する。

本発明は、多くの重要な特色及び長所を有している。本発明が提供する回路は、特定の感知要素に最良適応させるように、回路の特性を変更するために電子的に構成することができ、且つ外部からプログラムすることができる。本回路は故障検出をも行い、これは特定のセンサ要求に対して外部から構成することができる。

本回路は、もし必要であるとしても、僅かな外部要素だけしか必要としない単一の集積回路の形状に製造することができる。これは、センサのコストを大幅に低減させ、製造業者は、特に異なる顧客に対し感知要素及び回路の単一の組合せによって構成可能なセンサを生産することができ、それによって設計の変更を最小にすることができる。

本回路は、個々のセンサの出力特性の較正、及び内部信号処理属性の構成の両方について電子的にプログラム可能である。このプログラミングは、回路の機能のプログラム可能な、且つ構成可能な属性のための情報を保持している不揮発性プログラマブル内部メモリを通して行われる。このメモリは、通常はセンサの製造中に工場試験の一部としてプログラムされる。

本センサは、出力信号を較正するために外部要素を手ではんだ付けする必要がない。温度及び出力感度のようなファクタのための補償値は、電子インタフェースを介してセンサ内にロードし、内部メモリ内に格納することができる。これらの値は、センサ出力を補償または補正するために内部信号処理回路において使用される。

回路の内部電気パラメータも、特定の型の感知要素に最適に適応させるように電子インタフェースを通してプログラムまたは構成することができる。これによって、回路は異なる型の感知要素と共に使用することができる。

以上の説明から、新規な且つ改良された速度センサ回路及び方法が提供されていることは明白である。現在では好ましい若干の実施の形態のみを詳細に説明したが、当業者ならば、特許請求の範囲に記載されている本発明の範囲から逸脱することなく、若干の変化及び変更が可能であろう。

本発明を組込んだ電子的に構成可能な作動及び信号処理回路を有する速度センサの一実施の形態のブロック図である。 図１の実施の形態内の信号処理及び位相補償回路のより詳細なブロック図である。

Claims (21)

1. 異なる感知要素と共に使用するように電子的に構成可能な角速度センサ回路であって、マイクロコントローラと、上記マイクロコントローラに結合され、外部からプログラム可能なメモリと、上記マイクロコントローラ及び上記プログラマブルメモリ内のデータによって制御される利得を有し、感知要素からのアナログ速度信号のレベルを増加させる増幅器と、上記速度信号をデジタル信号に変換するアナログ・デジタルコンバータと、上記マイクロコントローラ及び上記プログラマブルメモリ内のデータによって制御され、上記デジタル信号を調整及び／または較正する手段とを含むことを特徴とする速度センサ。
2. 上記マイクロコントローラ及び上記プログラマブルメモリ内に格納されているデータによって制御される帯域幅を有し、上記感知要素からの信号を濾波するフィルタを含むことを特徴とする請求項１に記載の速度センサ回路。
3. 上記感知要素のための駆動信号を供給する発振器と、上記発振器から導出された参照信号を用いて上記感知要素からの速度信号を復調する復調器と、上記プログラマブルメモリ内に格納されているデータに従って構成され、上記参照信号と上記感知要素の振動との間の位相関係を調整する手段とを含む請求項１に記載の速度センサ回路。
4. 上記プログラマブルメモリ内に格納されているデータに従って構成され、上記回路内の障害を検出する手段を含むことを特徴とする請求項１に記載の速度センサ回路。
5. 上記プログラマブルメモリ内に格納されているデータによって制御され、障害の検出に応答して、エラーの指示が上記回路からの疑わしい速度信号と共に送出されるソフトエラーフラグ、及び上記速度信号が中断されるハードエラーフラグをセットする手段を含むことを特徴とする請求項４に記載の速度センサ回路。
6. 異なる感知要素と共に使用する角速度センサ回路を構成する方法であって、感知要素へ駆動信号を印加して上記感知要素を駆動軸に沿って振動させるステップと、上記感知要素が発生するコリオリ誘起アナログ速度信号のレベルを増幅器を用いて増加させるステップと、上記アナログ速度信号をデジタル信号に変換するステップと、外部からプログラム可能なメモリが結合されているマイクロコントローラを用いて上記増幅器の利得を設定するステップと、上記マイクロコントローラを用いて上記デジタル信号を調整及び／または較正するステップと、上記メモリを外部からプログラムして上記増幅器の利得及び上記デジタル信号の調整及び／または較正を制御するステップとを含むことを特徴とする方法。
7. フィルタを用いて上記感知要素からの信号を濾波するステップと、上記外部からプログラム可能なメモリ内に格納されているデータに従って上記フィルタの帯域幅を制御するステップとを含むことを特徴とする請求項６に記載の方法。
8. 発振器を用いて上記感知要素のための駆動信号を供給するステップと、上記発振器から導出された参照信号を用いて上記感知要素からの速度信号を復調するステップと、上記プログラマブルメモリ内に格納されているデータに従って上記参照信号と上記感知要素の振動との間の位相関係を調整するステップとを含む請求項６に記載の方法。
9. 上記プログラマブルメモリ内に格納されているデータに従って上記回路内の障害を検出するステップを含むことを特徴とする請求項６に記載の方法。
10. 障害が検出された時、エラーの指示が上記回路からの疑わしい速度信号と共に送出されるソフトエラーフラグ、及び上記速度信号が中断されるハードエラーフラグをセットするステップを含むことを特徴とする請求項９に記載の方法。
11. 上記エラーフラグのセッティングは、上記プログラマブルメモリ内のデータによって制御されることを特徴とする請求項１０に記載の方法。
12. 角速度センサであって、駆動軸に沿って振動され、感知軸を中心として回転された時にコリオリの力を受ける感知要素と、マイクロコントローラと、上記マイクロコントローラに結合され、外部からプログラム可能なメモリと、上記感知要素のための駆動信号を供給する発振器と、上記プログラマブルメモリによって制御される利得を有し、上記感知要素からの速度信号のレベルを増加させる増幅器と、上記速度信号をデジタル信号に変換するアナログ・デジタルコンバータと、上記発振器から導出された参照信号を用いて上記デジタル速度信号を復調する手段と、上記プログラマブルメモリによって制御され、上記参照信号の位相を調整する手段と、上記プログラマブルメモリによって制御される帯域幅を有し、上記デジタル信号を濾波するフィルタと、上記マイクロコントローラ及び上記プログラマブルメモリによって制御され、上記速度信号に対応する出力信号を供給する手段とを含むことを特徴とする速度センサ。
13. 上記出力信号を供給する手段は、直列周辺インタフェースを含むことを特徴とする請求項１２に記載の速度センサ。
14. 上記出力信号を供給する手段は、デジタル・アナログコンバータを含むことを特徴とする請求項１２に記載の速度センサ。
15. 障害を検出するように上記プログラマブルメモリによって構成される手段を含むことを特徴とする請求項１２に記載の速度センサ。
16. 上記プログラマブルメモリ内に格納されているデータによって制御され、障害の検出に応答して、エラーの指示が上記回路からの疑わしい速度信号と共に送出されるソフトエラーフラグ、及び上記速度信号が中断されるハードエラーフラグをセットする手段を含むことを特徴とする請求項１５に記載の速度センサ。
17. 角速度を感知する方法であって、発振器を用いて感知要素へ駆動信号を印加して上記感知要素を駆動軸に沿って振動させるステップと、プログラマブルメモリによって制御される利得を有する増幅器を用いて上記感知要素が発生するコリオリ誘起速度信号を増幅するステップと、上記速度信号をデジタル信号に変換するステップと、上記発振器から導出された参照信号を用いて上記デジタル信号を復調するステップと、上記プログラマブルメモリ内に格納されている情報に従って上記参照信号の位相を調整するステップと、上記プログラマブルメモリによって制御される帯域幅を有するフィルタによって上記デジタル信号を濾波するステップと、上記復調され、濾波された速度信号に対応する出力信号を供給するステップとを含むことを特徴とする方法。
18. 上記出力信号は、上記プログラマブルメモリによって制御される直列周辺インタフェースから供給されることを特徴とする請求項１７に記載の方法。
19. 上記出力信号は、デジタル・アナログコンバータから供給されることを特徴とする請求項１７に記載の方法。
20. 上記プログラマブルメモリ内に格納されている情報に従って障害を検出するステップを含むことを特徴とする請求項１７に記載の方法。
21. 障害が検出された時、エラーの指示が、疑わしい速度信号と共に送出されるソフトエラーフラグ、及び上記速度信号が中断されるハードエラーフラグをセットする手段を含むことを特徴とする請求項２０に記載の方法。

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