KR101840318B1 - 쿼드래처를 제거하는 레이트 센서 - Google Patents

Abstract

쿼드래처 제거를 향상시키기 위한 수단을 갖는 관성 센서(inertial sensor)가 기술된다. 상기 센서는 링형이고, 드라이버 회로에 의해 드라이브되며, 상기 센서는 대응하는 신호 픽오프를 갖는 1차 부분과 2차 부분을 더 포함한다. 1차 픽오프 신호 진폭은 자동 이득 제어를 통해 제어되고, 1차 위상 고정 루프와 VCO는 동기 검출기를 위한 클럭을 제공하도록 공진 주파수에 고정되며, 1차 위상 이동 회로를 통한 1차 픽오프 신호는 1차 드라이버에 제공되고, 2차 픽오프 신호는 센서에서 운동을 검출할 수 있는 검출기 회로 안으로 입력된다. 2차 채널은, 일련으로 동작시 센서의 쿼드래처 제거 능력을 크게 향상시키는 일련의 회로를 포함한다. 상기 회로는, 동기 검출기, 수동 필터와 능동 필터, 및 데시메이터(decimator)를 포함한다.

Description

쿼드래처를 제거하는 레이트 센서{RATE SENSOR WITH QUADRATURE REJECTION}

본 발명은, 센서에 관한 것이다. 보다 구체적으로, 본 발명은, 예를 들어, 센서의 신호 채널에서 에러를 최소화하기 위해 고 레벨의 쿼드래처 제거를 할 수 있는 가속도계(accelerometer) 및 자이로스코프와 같은 관성 센서(inertial sensor)에 관한 것이지만, 이에만 제한되지는 않는다.

많은 유형의 관성 센서가 알려져 있다. MEMS형 링을 탑재한 각속도 센서가 알려져 있고, 이러한 예는, 예를 들어, GB2322196에서 볼 수 있다. 이러한 각속도 센서에서 진동하는 평탄한 링 또는 후프(hoop)-유사 구조가 개시되어 있다. 링-유사 구조는 회전 레이트(turning rate), 선형 가속도 및 각가속도를 검출하기 위해 적합한 지지 마운트(mount)에 의해 공간 내에 매달려 있다. 회전 레이트는 코리올리 힘에 의해 결합된 진동을 감지함으로써 감지되며, 선형 가속도 및 각가속도는 전체 링 또는 이의 마운트 내에 후프-유사 구조의 횡, 수직 및 요동 운동에 의해 감지된다.

요구되는 레이트 신호(<1°/s)에 대해 90°에 있는 >1000°/s인 고 레벨의 쿼드래처 편향(quadrature bias)이 기계식 MEMS 자이로스코프 내에 나타날 수 있는데, 고가의 기계적 트리밍이 없이는 쉽게 감소되지 않는다. 이것은 <0.05°의 복조기의 위상 정확성에 대등한 60dB 정도이거나 이보다 큰 고 레벨의 쿼드래처 제거를 갖춘 MEMS 자이로스코프의 2차 채널을 요구한다. 또한, 바람직하지 못한 고 레벨의 쿼드래처 신호에 기인하여, 2차 채널 내에 복조기 회로는 매우 짧은 시간 동안 고 레벨의 현저하게 빠른 전압 변화(dv/dt)가 일어난다.

이러한 문제를 해결하여 정확한 시스템을 얻기 위하여, 고성능 회로의 사용, 매우 정확한 위상, 높은 대역폭, 및 빠른 슬루 레이트(slew rate)가 요구된다. 이것은 센서의 비용과 크기를 증가시킬 수 있다.

본 발명에 따라, 1차 요소와 2차 요소를 갖는 링형 센서를 포함하는 각속도 센서에 있어서, 센서는 1차 요소와 2차 요소에 연결된 1차 채널과 2차 채널을 더 포함하며, 1차 채널은 1차 요소 내에 공진 발진을 개시하고 유지하기 위한 1차 드라이버 수단을 포함하며, 2차 채널은 센서의 운동에 응하여 2차 요소에 의해 발생한 신호를 검출하기 위한 검출기 수단을 포함하며, 상기 검출기 수단은 센서의 운동에 따라 출력 신호를 생성하는 차동 증폭기 및 동기 검출기를 포함하며, 2차 채널은 2차 채널 신호에서 쿼드래처 제거를 향상시키기 위한 수단을 더 포함하고, 상기 수단은 동기 검출기, 수동 필터와 능동 필터, 및 데시메이터를 포함하는 일련의 회로를 포함하고, 출력 신호는 일련의 회로를 통과하여 고 레벨의 쿼드래처 신호를 억제하는, 각속도 센서가 제공된다.

본 발명에 따라, MEMS 각속도 센서의 2차 채널 신호에서 쿼드래처 제거를 감소시키는 방법에 있어서, 동기 검출기를 사용하여 상기 신호를 검출하는 단계; 수동 필터링 수단을 사용하여 신호를 필터링하는 단계; 신호를 능동 필터링 수단을 사용하여 필터링하는 단계; 신호의 임의의 남아있는 쿼드래처 성분을 억제하기 위해 신호를 데시메이트하는 단계; 및 능동 필터의 출력으로부터 오프셋을 평균화하는 단계를 포함하는 방법이 제공된다.

이렇게 하여, 2차 채널 신호는 서로 상이한 레벨의 억제가 스테이지의 적합한 변형에 의해 달성될 수 있을지라도, 88dB 억제 영역에서 전체에 걸쳐 제공하게 결합하는 다수의 스테이지를 포함하도록 수정된다. 또한, 이용되는 아키텍처는 여러 스테이지의 요구되는 수행을 최소화하여 요구되는 위상 정확성을 감소시키고, 요구되는 대역폭을 감소시키며, 요구되는 슬루 레이트를 감소시켜, 전류 소비를 감소시키게 설계된다. 이렇게 하여, 고 레벨의 쿼드래처 제거를 갖춘 센서가 비교적 저 성능 회로를 사용하여 얻어진다.

첨부 도면을 참조하여 이제 발명이 기술될 것이다.

본 발명은, 센서의 신호 채널에서 에러를 최소화하기 위해 고 레벨의 쿼드래처 제거를 할 수 있는 가속도계 및 자이로스코프와 같은 센서를 제공하는 효과를 갖는다.

도 1은, 고 레벨의 쿼드래처 제거를 감소시킬 수 있는 회로를 포함하는 한 가지 형태의 발명에 따른 각도 센서의 개략도.

도 1에 도시된 바와 같이, 각속도 센서의 MEMS 링 구조(1)는, 공통 축을 중심으로 뻗어있는 내부 주변부(2)와 외부 주변부(3)를 포함하고, 드라이브 및 픽오프(pickoff)는 차동적으로 동작한다. 센서가 지지체(도시되지 않음) 상에서 진동하게 하는 압전 1차 드라이브 수단(4)이 제공된다. 지지체는 센서를 지지하고 이것이 실질적으로 비감쇠 진동(undamped oscillation) 모드에서 압전 1차 드라이브 수단 입력에 응답하여 진동할 수 있도록 하기 위한 복수의 유연한 지지 빔(beams)(도시되지 않음)을 포함할 수 있다. 이것은 센서를 포함하는 시스템의 회전 레이트에 응하여 공진기가 지지 수단에 관하여 이동할 수 있게 한다.

검출 회로(5)가 제공되고, 이에 일련의 신호(6)가 센서로부터 입력된다. 센서에 의해 출력된 신호는 1차 픽오프 신호(6a) 및 2차 픽오프 신호(6b)를 포함하고, 트랜스듀서 판(plate)은 신호가 차동 형태를 갖도록 배열된다. 이들 신호는 센서의 1차 부분과 2차 부분으로부터 출력된다. 1차 픽오프 차동 트랜스듀서 신호는 캐리어 주파수의 저 잡음 차동 정현 출력 신호를 제공하기 위해 고 레벨의 이득을 제공하는 차동 차지(charge) 증폭기(1차 픽오프 증폭기)(7)에 입력된다. 이어서, 이 신호는 1차 픽오프 증폭기 출력이 제어된 고정된 레벨 상에 있게 하기 위해서 MEMS에 인가되는 드라이브의 레벨을 설정하기 위해 1차 드라이버 회로(1)에 제어 신호를 제공하게 동기 검출기(8)로 전송되어 적절하게 필터링된다. 1차 픽오프 증폭기(7)의 출력은 동기 검출기(8)를 위한 클럭을 제공하기 위해 링의 주파수를 자신의 고유(natural) 1차 공진 주파수에 고정하는 1차 위상 고정 루프(PLL) 및 전압 제어 발진기(VCO)(10)에도 인가된다. 1차 픽오프 증폭기(7)의 출력은 신호를 2배 증폭하고 차동 신호의 위상을 90° 이동시키는 1차 위상 이동 회로(11)에도 인가된다. 위상 이동 회로(11)의 출력은 위상 이동 회로(11)의 차동 정현 출력을 AGC 제어 신호로 곱하여 차동 MEMS 드라이버 파형을 생성하는 1차 드라이버 회로(1)에 인가된다.

센서의 2차 부분의 출력(6b)은 2차 픽오프 증폭기(13)에 입력된다. 이어서, 2차 픽오프 증폭기(13)의 출력은 2개의 동기 검출기(14, 15)의 입력에 연결된다. 쿼드래처 채널 동기 검출기(14)는 쿼드래처 신호의 양에 비례하는 기저대역 전압을 생성하기 위해서 사용된다. 신호 (레이트) 채널 동기 검출기(15)는 한 세트의 일련의 회로, 즉, 조합된 기능 블록이 픽오프 증폭기의 출력 상에 고 레벨의 쿼드래처 신호를 제거하게 레이트 신호에 비례하는 기저 대역 신호를 생성하기 위해 신호를 순차적으로 처리하는 개별적 기능 블록과 조합하여 사용된다.

쿼드래처 제거 회로는 4개의 스테이지(stage)를 포함한다:

스테이지 1은 동기 검출기(20)이며 고속 스위칭 시간 및 이에 따른 정확한 동기 검출을 보장하는 한 세트의 단순 스위치를 사용한다. 고속 스위칭 시간을 갖는 단순 스위치를 사용하는 것은 매우 간단하고 최소 서플라이 전류를 사용하면서도 위상의 정확한 동기 검출 및 매우 낮은 신호 왜곡을 보장한다.

스테이지 2는 수동 필터(21)이며 간단한 1차 RC 저역 통과 필터일 수 있다. 이것은 동기 검출기의 출력이 다른 회로, 예를 들어, 능동 필터(22)에 인가되기에 앞서 수동 필터에 의해 현저하게 감소되는 큰 dv/dt 불연속을 내포하기 때문에 요구된다. 능동 회로에 연관된 유한한 대역폭 및 슬루 레이트가 비대칭 시간 응답 및 이에 따라 현저하게 감소된 쿼드래처 제거를 야기할 것이기 때문에 능동 필터가 큰 dv/dt 불연속을 갖는 신호를 처리하는 것은 어려울 수 있다.

스테이지 3은 능동 필터(22)이며 간단한 1차 저역 통과 필터일 수도 있다. 이 필터(22)는 복조 프로세스의 임의의 아티팩트를 더 감쇄하고 요구되는 dc 신호 레벨의 추가적인 평활화를 제공한다. 능동 필터(22) 내에 연산-증폭기(op-amp)는 플리커 잡음을 억제하기 위해 쵸핑(chop)되며 샘플링 점과 일치하지 않게 하기 위해 복조기 클럭 후에 45°가 되도록 배열된다.

스테이지 4는 전형적으로 쿼드래처 신호에 의해 발생한 리플을 샘플링하고 이것을 제로로 평균화하고 능동 필터(22)의 출력으로부터 오프셋을 평균화함으로써 신호의 임의의 남아있는 쿼드래처 성분을 억제하게 작동하는 데시메이터 스테이지(23)이다. 데시메이터(23)는 캐리어 주파수 레이트의 4배로 샘플링하고 이들 샘플을 평균화하여 캐리어 주파수 레이트를 갖는 출력을 제공한다. 이것은 복조 스테이지 및 필터링 스테이지로부터 비롯되는 임의의 캐리어 주파수 또는 2배의 캐리어 주파수 성분을 억제하고 dc 오프셋을 형성하기 위해 이들을 서브-샘플링(sub-sampling)하는 것을 피하게 한다. 쿼드래처 신호에 의해 발생되는 임의의 남아있는 리플은 샘플링되며 데시메이트 프로세스에 의해 제거된다.

4개의 스테이지는 이제 보다 상세히 기술될 것이다.

스테이지 1에서, 입력된 캐리어 주파수 단순 스위치를 사용하여 정확한 위상 클럭 신호를 사용하여 복조되고 dc 신호를 제공하기 위해 평균화될 수 있는 전파 정류된 정현파를 출력한다. 임의의 쿼드래처 신호는 복조된 출력 신호 상에 큰 dv/dt 불연속을 갖는 리플 신호를 발생할 것이다. 이것은 수동 필터(22)를 거치는데, 이것은 전파 정류된 정현파를 평활화하기 시작한다. 매우 큰 쿼드래처 신호에 기인하여 복조기로부터의 쵸핑된 정현파가 많은 능동 회로에 대한 입력으로서 적합하지 못하도록 하는 매우 큰 전압 불연속을 갖기 때문에 능동 필터(22) 앞에 복조기 및 수동 필터가 배치된다. 능동 회로의 유한한 대역폭 및 슬루 레이트는 비대칭 시간 응답을 야기하여 쿼드래처 억제를 크게 저하시킬 것이다. 수동 필터의 사용은 먼저 이들 큰 전압 불연속을 훨씬 더 작은 dv/dt 불연속으로 변환시킨다. 이어서, 수동 필터의 출력은 자신의 특성에 의해 불연속을 훨씬 더 작은 기울기(gradient)로 감소시킬 수 있는 능동 저역 통과 필터로의 전류를 한정한다. 연산-증폭기로부터 요구되는 신호는 이제 능동 필터 내 연산-증폭기의 요구되는 성능을 감소시키는 복조 프로세스의 약간의 아티팩트만을 갖는 소 신호 응답 영역 내에만 거의 있게 된다. 쿼드래처 제거를 더욱 향상시키기 위해서, 복조기 내 스위치는 미드레일(mid rail) 전압에 맞추어 밸런스 저항을 제공하게 설계된다. 능동 필터(22)는 요구되는 dc 신호를 더욱 평활화함과 아울러 다음에 회로에 인터페이스하기 위한 낮은 출력 임피던스를 제공한다. 또한, 능동 필터 내 연산-증폭기는 이 스테이지의 플리커 잡음을 억제하기 위해 쵸핑되고, 쵸핑(chopping)이 샘플링 점에서 일어나지 않도록 하기 위해 복조기 클럭 후에 45°가 되도록 배열된다.

이어서, 능동 필터(22)의 출력은 데시메이터(23)에 보내지며 이것은 쿼드래처 신호에 의해 발생한 리플을 샘플링하고 이것을 제로로 평균화하며 능동 필터(22)의 출력으로부터 오프셋을 평균화함으로써 쿼드래처 억제를 향상시킨다.

데시메이터는 캐리어 주파수의 4배로 샘플링하여 캐리어 주파수 레이트의 평균 출력을 제공한다. 복조된 신호는 캐리어 주파수의 2배이고 따라서 에일리어싱을 피하기 위해 가장 높은 주파수의 2배로 샘플링되어야 하는 주파수를 내포한다. 4보다 큰 그외 다른 배율(multiplication factor)도 가능하지만(8, 16, 등) 지연 및 복잡성이 더 추가될 것임을 알 것이다. 이 방법을 사용하는 것은 복조기 및 필터링 스테이지로부터 비롯된 임의의 캐리어 주파수 또는 2배의 캐리어 주파수 성분을 억제하며 dc 오프셋을 형성하기 위해 이들을 서브-샘플링하는 것을 피하게 한다. 또한, 임의의 남아있는 쿼드래처 신호를 제로가 되게 하며 앞의 스테이지의 입력의 오프셋이 쵸핑된 오프셋으로서 나타나기 때문에 이들을 평균화한다.

이렇게 하여, 큰 쿼드래처 신호의 매우 큰 억제가 이루어진다. 또한, 능동 회로에 대한 감소된 수행 요건, 더 낮은 이득 대역폭, 슬루 레이트 및 파워 소비가 있다.

쿼드래처 제거 스테이지의 스테이지(4)의 출력은 레이트 채널 프로그램 이득 증폭기 및 출력 버퍼 스테이지(25)에 입력되며 이어서 센서의 운동에 따라 요구되는 신호를 생성하기 위해 A-D 변환기(26)에 출력된다.

위에 기술된 수법은 MEMS 트랜스듀서에 대한 출력이 차동이 아닌 경우에 사용될 수도 있음을 알 것이다. 기술된 스테이지의 순서는 달라질 수도 있지만 기술된 순서는 회로 요건을 최소화하며 최적의 쿼드래처 제거를 이루는 것으로 발견되었다.

발명이 위에 기술된 유형의 각속도 센서에 관련하여 기술되었지만, 피에조(piezo) 링 경우와 같은 센서에도 똑같이 적용되고, 피에조, 용량성(capacitive), 유도성(inductive)과 같은 다른 형태의 변환(transduction)에도 적용할 수 있음을 알 것이다.

또한, 내부 및 외부 전극은 피에조에만 관계되는 것을 알 것이다. 서로 반위상의 신호는 유도성 또는 용량성 픽오프와 같이, 비-피에조 픽오프로부터 45도 내지 135도 등으로부터 얻어질 수 있다.

Claims (15)

1차 요소와 2차 요소를 갖는 링형 센서를 포함하는 각속도 센서(angular velocity sensor)로서,
상기 센서는 상기 1차 요소와 2차 요소에 연결된 1차 채널과 2차 채널을 더 포함하고, 상기 1차 채널은 상기 1차 요소 내에서 공진 발진(resonant oscillatio -n)을 개시하고 유지하기 위한 1차 드라이버 수단을 포함하며, 상기 2차 채널은 상기 센서의 운동에 응하여 상기 2차 요소에 의해 발생한 신호를 검출하기 위한 검출기 수단을 포함하고, 상기 검출기 수단은 상기 센서의 운동에 따라 출력 신호를 생성하는 차동 증폭기(differential amplifier)와 동기 검출기(synchronous detecto -r)를 포함하는, 각속도 센서에 있어서,
상기 2차 채널은 2차 채널 신호에서 쿼드래처 제거(quadrature rejection)를 향상시키기 위한 수단을 더 포함하고, 상기 수단은, 동기 검출기, 수동 필터와 능동 필터, 및 데시메이터(decimator)를 포함하는 일련의 회로를 포함하며, 상기 출력 신호는 상기 일련의 회로를 통과하여 고 레벨의 쿼드래처 신호(quadrature sig -nal)를 억제하는, 각속도 센서.

제 1항에 있어서, 상기 일련의 회로는 동기 검출기를 포함하는 제 1 스테이지(stage)를 포함하는, 각속도 센서.

제 2항에 있어서, 상기 동기 검출기는 스위치를 포함하고, 상기 스위치는 정확한 동기 복조를 보장하는, 각속도 센서.

제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 일련의 회로는, 복조 파형(demudulated waveform)을 제거하기 위해 수동 저역 통과 필터(passive low pass filter)를 포함하는 제 2 스테이지를 더 포함하는, 각속도 센서.

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 일련의 회로는, 입력 파형(input waveform)의 복조에 기인한 리플을 더 감소시키기 위해 능동 저역 통과 필터(active low pass filter)를 포함하는 제 3 스테이지를 더 포함하는, 각속도 센서.

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 일련의 회로는, 쿼드래처 신호의 남아있는 성분을 제거하기 위해 데시메이터를 포함하는 제 4 스테이지를 더 포함하는, 각속도 센서.

제 1항 내지 제3항 중 어느 한 항에 있어서, 상기 1차 요소는 상기 링 상에서 픽오프(pick off) 및 드라이브 트랜스듀서(drive transducer)를 포함하고, 상기 2차 요소는 45도, 135도를 포함하는, 각속도 센서.

제 7항에 있어서, 상기 링 상의 상기 45도 요소에 의해 발생한 신호는, 135도에서 신호에 반위상(anti phase)인, 각속도 센서.

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 요소는 피에조 전극(pie -zo electrode)인, 각속도 센서.

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 2차 채널 차동 증폭기에 인가된 상기 신호는 각각 180도 위상(phase)인, 각속도 센서.

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 1차 채널은 상기 링 상의 1차 픽오프로부터 신호를 수신하는 동기 검출기를 포함하고, 그 출력은 상기 1차 드라이브 수단으로 입력되며, AGC에 의해 진폭이 제어되어, 상기 1차 채널의 동작(operation)을 가능하게 하는, 각속도 센서.

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 2차 채널은 동작하여, 어떠한 입력도 요구하지 않는, 각속도 센서.

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 1차 채널은, VCO에 의해 상기 1차 채널의 주파수를 제어하기 위해 위상 고정 루프(phase locked loop)를 더 포함하는, 각속도 센서.

MEMS 각속도 센서의 2차 채널 신호에서 쿼드래처 제거를 감소시키는 방법에 있어서,
동기 검출기를 사용하여 상기 신호를 검출하는 단계와,
수동 필터링 수단을 사용하여 상기 신호를 필터링하는 단계와,
능동 필터링 수단을 사용하여 상기 신호를 필터링하는 단계와,
상기 신호의 임의의 남아있는 쿼드래처 성분을 억제하기 위해 상기 신호를 데시메이트하는 단계와,
상기 능동 필터의 출력으로부터 오프셋을 평균화하는 단계를
포함하는, 쿼드래처 제거를 감소시키는 방법.

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