KR101944237B1 - Mems 자이로스코프를 위한 디지털 제어기 - Google Patents
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Abstract
MEMS 자이로스코프를 위한 디지털 제어 회로가 제공된다. 디지털 제어 회로는, 디지털화된 1차 신호를 처리하도록 구성된 디지털 1차 루프 회로, 디지털화된 2차 신호를 처리하도록 구성된 디지털 2차 루프 회로 및 디지털화된 1차 신호로부터 2개의 위상 이동된 복조 신호들을 생성하도록 구성된 디지털 위상 이동 필터 회로를 포함한다. 디지털 2차 루프는 2개의 위상 이동된 복조 신호들을 사용하여 디지털화된 2차 신호를 복조하도록 구성된다.
Description
본 발명은 미세전자기계(MEMS) 자이로스코프에 관한 것이고, 특히 미세전자기계 자이로스코프를 위한 디지털 제어기에 관한 것이다. 본 발명은 또한 MEMS 자이로스코프에 관한 것이고, 더 구체적으로 디지털 제어기 회로를 포함하는 MEMS 자이로스코프에 관한 것이다.
운동은 6개의 자유도, 즉 직교 방향들의 병진운동들 및 3개의 직교 축들 주위의 회전들을 갖는 것으로 고려될 수 있다. 후자의 3개 회전들은 자이로스코프로도 알려진 각속도 센서에 의해 측정될 수 있다. MEMS 자이로스코프들은 각속도를 측정하기 위하여 코리올리 효과(Coriolis effect)를 사용한다. 질량이 한 방향으로 구동되고 회전 각속도가 구동축에 직교하는 축 주위에 인가될 때, 코리올리 힘의 결과로서 질량은 구동 및 회전 축들 모두에 대해 직교 방향의 힘을 겪는다. 코리올리 힘은 질량의 움직임의 속도에 의존한다. 코리올리 힘에 의해 야기된 최종 물리적인 변위는 이후 예컨대 용량성, 압전 또는 압전 저항 감지 구조로부터 판독될 수 있다.
MEMS 자이로스코프들에서, 1차 운동은 전형적으로, 적합한 베어링들의 부족으로 인해 각운동량의 보존에 기초한 종래의 운동에서와 같은 연속적인 회전이 아니다. 대신에, 기계적인 진동이 1차 운동으로 사용될 수 있다. 진동하는 자이로스코프가 각 운동을 겪을 때, 파동치는 코리올리 힘이 초래된다. 이것은 1차 운동에 직교하고 각 운동의 축에 직교하며, 1차 진동의 주파수의 2차 진동을 생성한다. 이러한 결합된 진동의 진폭은 각운동의 측정치로서 사용될 수 있다.
미세전자기계 자이로스코프는 하나의 몸체, 및 관성 기준 프레임 내에서 적어도 2개의 자유도를 갖는 적어도 하나의 관성 요소를 포함할 수 있다. 관성 요소들은 예컨대 제 1 방향의 진동 1차 운동을 위해 몸체에 매달린, 1차 요소로도 불리는 구동 요소, 및 제 2 방향의 직교 코리올리 힘을 수용하여 감지 요소가 진동 2차 운동으로 움직이도록 야기하기 위하여 구동 요소에 결합된, 2차 요소 또는 코리올리 요소로서 불리기도 하는 감지 요소를 포함할 수 있다. 다른 한 편으로, 제 1 방향의 1차 운동, 다른 방향의 2차 운동을 갖도록 구성된 단일 관성 요소가 사용될 수 있고, 이러한 관성 요소는 또한 제 3 방향의 회전 운동을 위해 구성될 수 있다.
질량-스프링 구조는 전형적으로 자신의 공진 주파수로 불리는 일부 주파수들에서 다른 주파수들에서보다 더 큰 진폭으로 자연적으로 진동함으로써 공진 또는 공진 거동을 나타낸다. 이들 공진 주파수들에서, 따라서 변위는 동일한 여기 크기의 다른 주파수들에서보다 훨씬 크고, MEMS 구조들의 미세 치수들에서 검출을 방해하는 비선형성 및/또는 범위 초과 조건들을 야기한다.
이들 방해들은 전형적으로 검출을 위해 사용된 2차 요소의 검출된 운동의 댐핑(damping)에 의해 제거된다. 피드백 댐핑 또는 능동 댐핑에서, 검출된 변위가 모니터링되고, 운동에 반하는 상대적인 힘이 생성된다. 일부 알려진 시스템들에서, 능동 댐핑은 폐쇄 피드백 루프를 통해 구현되었다. 소위 말하는 힘 피드백(force feedback) 댐핑 방법에서, 피드백 루프의 응답 함수를 조정하기 위한 피드백 루프에 필터링 및/또는 다른 신호 처리가 포함된다.
자이로스코프 설계에서 다른 도전과제는 직교 오차 운동이다. 이상적인 자이로스코프 구조에서, 1차 진동 및 2차 검출은 정확히 직교한다. 그러나, 실제 디바이스들에서 불완전이 발생하여, 진동 질량의 1차 운동 변위의 자이로스코프의 2차 운동으로의 직접 결합을 야기한다. 이러한 직접 결합은 직교 오차로 불린다. 각 운동 신호와 직교 신호 사이의 위상 차이는 90도이고, 이는 기본적으로 직교 오차가 위상 감응 복조를 통해 제거될 수 있음을 의미한다. 그러나 직교 신호는 각 운동 신호와 비교하여 매우 클 수 있고, 따라서 판독 전자제품들의 동적 범위에 대한 비합리적인 요건들 또는 위상 복조의 위상 정확도를 야기할 수 있다.
이러한 오차를 다루기 위한 하나의 알려진 방법은 센서 구조의 움직임을 야기하는 오차 신호를 직교 신호가 생성되기 전에 제거하는 정전 직교 소거 방법이다. 이를 위해, 1차 진동과 정확히 동위상이고 2차 진동과 평행인 정전기 힘이 진동 질량에 인가될 수 있다.
미국특허 제7509830호는 디지털 주파수 합성기, 및 디지털 및 아날로그 성분들을 모두 갖는 1차 및 2차 제어 루프들을 갖는 회전 속도 센서를 모니터링하는 방법을 개시한다. 이러한 해결책은 2차 루프의 주파수 및 이득 거동을 조정하기 위한 어떠한 힘의 피드백도 갖지 않는다. 운동에서 비이상성들에 대한 어떠한 보상도 개시되지 않았다.
미국특허출원 제2007/0180908호는 직교 오차 소거 신호를 보상하기 위한 아날로그 방법을 개시한다. 직교 오차 소거 회로는 직교 오차 소거 신호를 생성하고, 이 신호는 아날로그 2차 신호에서 직교 오차를 보상하기 위하여 사용된다.
미국특허출원 제2015/0143905호는 폐쇄 피드백 루프를 갖는 기계적인 공진기를 댐핑하기 위한 힘의 피드백을 갖는 공진기를 개시한다. 힘의 피드백은 공진기 루프의 응답 함수를 변화시키는 것을 통해 공진기의 안정화를 가능케 한다.
유럽 특허출원 제2360448호는 동기화를 위해 PLL 회로들을 사용하지 않는 하이브리드 유형의 1차 루프를 개시한다. 1차 움직임의 검출은 이산 시간의 전하 증폭기를 통해 구현된다.
PCT 공보 제2015/112780호는 MEMS 공진기를 위한 아날로그 구동 루프 회로를 개시한다.
MEMS 자이로스코프의 제어 루프들 내에서 아날로그 신호 처리의 사용은 몇 가지 도전과제들 및 문제점들을 야기한다. 아날로그 구성요소들은 구성요소의 파라미터들의 변동들에 극히 민감하고, 이는 검출에 대한 부정확성을 야기할 수 있다. 예컨대, 제조 공정, 재료들 및 온도에서의 변동들은 상당한 구성요소 파라미터의 변동들을 야기한다. 또한, 비용 및 면적 효율적으로 조정 가능한 아날로그 구성요소들을 생성하는 것은 어렵다. 아날로그 구성요소들에 조정가능성을 추가하는 것은 일반적으로 구성요소들을 위해 필요한 면적을 증가시키고, 이는 다시 누설 전류들 및 기생 요소들에 대한 위험 증가를 초래한다. 아날로그 신호 처리를 통한 MEMS 자이로스코프의 교정은 어려운 업무이고, 최적의 교정으로부터 심지어 약간의 변동도 각속도의 검출에 부정확성을 야기한다. 큰 시간상수를 다룰 수 있는 회로를 구현하기 위하여 아날로그 구성요소들을 사용하는 것이 잡음 제한 목적들을 위해 필요할 수 있다 할지라도, 이러한 사용은 어렵다. 예컨대, 적절한 아날로그 회로를 위해 필요한 면적은 비현실적으로 클 수 있다.
MEMS 자이로스코프의 1차 루프를 위한 디지털 해결책들은 아날로그 신호 처리에 대한 부정확성 문제점들을 극복하기 위하여 제안되어 왔다. AC 신호 검출을 갖는 전형적인 디지털 해결책은 디지털 회로에 대한 매우 높은 클록 주파수들을 의미하는 고 분해능의 아날로그-디지털 변환을 필요로 한다. 고 주파수들은 전력 소모를 증가시키고 또한 디지털 회로에 의해 요구되는 필요한 회로 면적을 증가시킨다. 따라서, 디지털 제어 회로를 위해 필요한 클록 주파수를 줄일 수 있는 해결책이 필요하다.
Shaban 등에 의한 출판물 "Analysis and Design of Gyro-Drive Mode Loop with Amplitude Control"(2009년 IEEE Design and Test Workshop에서 출판)은 직접 디지털 합성기(DDS)를 갖는 전-디지털 PLL을 사용하는 1차 모드 진동 루프를 개시한다. 디지털 PLL이 기본적으로 작동 힘을 생성하기 위한 1차 신호에 대해 필요한 90도 위상 지연을 도입하기 위한 유용한 해결책이지만, DDS를 구현하는 것은 매우 복잡하고, 면적 소모적인 업무이다. 디지털 1차 모드에서 전력 소비형 및 고도로 복잡한 PLL이 없이 회로 내에서 필요한 위상 이동된 신호들의 생성을 가능케 하는 해결책이 필요하다.
본 발명의 목적은 종래 기술의 단점들을 극복하기 위한 방법 및 장치를 제공하는 것이다. 본 발명의 목적들은 청구항 제 1 항에 따른 디지털 제어기 회로에 의해 달성된다.
본 발명의 바람직한 실시예들은 종속 청구항들에 개시된다.
일 양태에서, 본 발명은, 관성 질량들의 움직임들을 제어하고, MEMS 자이로스코프의 비이상적인 움직임들을 보상하고, 각속도를 검출하도록 구성된, MEMS 자이로스코프를 위한 완전히 디지털 제어 회로를 도입하는 개념에 기초한다.
제 1 양태에 따라, MEMS 자이로스코프를 위한 디지털 제어 회로가 제공된다. 이러한 디지털 제어 회로는, 디지털화된 1차 신호를 처리하도록 구성된 디지털 1차 루프 회로를 포함한다. 이러한 디지털 1차 루프 회로는, 아날로그 1차 입력 신호를 디지털화된 1차 신호로 디지털화하도록 구성된 제 1 아날로그-디지털 변환기, 및 MEMS 자이로스코프의 기계적인 공진기의 공진 주파수에서 디지털화된 1차 신호의 -90도 위상 이동을 야기하도록 구성된 제 1 무한 임펄스 필터를 포함하고, 제 1 디지털 무한 임펄스 응답 필터는 그 출력에서 필터링된 디지털화된 1차 신호를 제공한다. 디지털 제어 회로는 디지털화된 2차 신호를 처리하도록 구성된 디지털 2차 루프 회로 및 필터링된 디지털화된 1차 신호로부터 2개의 위상 이동된 복조 신호들을 생성하도록 구성된 디지털 위상 이동 필터 회로를 포함한다. 디지털 2차 루프는 2개의 위상 이동된 복조 신호들을 사용하여 디지털화된 2차 신호를 복조하도록 구성된다.
제 2 양태에 따라, 제 1 무한 임펄스 응답 필터는 또한 제 1 아날로그-디지털 변환기에 의해 야기된 디지털화된 1차 신호 내의 양자화 잡음을 필터링하도록 구성된다.
제 3 양태에 따라, 디지털 2차 루프 회로는 아날로그 2차 입력 신호를 디지털화된 2차 신호로 디지털화하도록 구성된 제 2 아날로그-디지털 변환기를 포함한다. 디지털 위상 이동 필터 회로는 그 출력들에서 동위상 복조 신호 및 직교 복조 신호를 포함하는 2개의 위상 이동된 복조 신호들을 생성한다. 디지털 2차 루프 회로는 또한, 동위상 복조 신호 및 직교 복조 신호를 수신하고 동위상 및 직교 복조 신호들을 사용하여 디지털화된 2차 신호의 위상 정렬된 복조를 수행하도록 구성된 코히어런트 검출기 회로를 포함한다.
다른 양태에 따라, 아날로그 1차 신호 및 아날로그 2차 신호는 연속적인 시간 신호들을 포함한다.
제 4 양태에 따라, 디지털 2차 루프는 또한 MEMS 자이로스코프의 기계적인 공진기의 공진 주파수 상에서 디지털화된 2차 신호의 -90도 위상 이동을 야기하도록 구성된 제 2 디지털 저역 IIR 필터를 포함한다.
제 5 양태에 따라, 제 2 디지털 저역 필터는 또한 제 2 아날로그-디지털 변환기에 의해 야기된 디지털화된 2차 신호 내의 양자화 잡음을 필터링하도록 구성된다.
다른 양태에 따라, 제 1 및 제 2 디지털 저역 필터들은 2차 또는 더 높은 차수의 디지털 저역 필터들을 포함한다.
또 다른 양태에 따라, 제 2 디지털 저역 필터는 제 2 차수의 디지털 저역 필터를 포함하고, 1로부터 20에 이르는 품질 값을 갖는다.
다른 양태에 따라, 제 1 디지털 저역 필터는 제 2 차수의 디지털 저역 필터를 포함하고, 1로부터 4에 이르는 품질 값을 갖는다.
제 6 양태에 따라, 디지털 위상 이동 필터 회로는 동위상 복조 신호 및 직교 복조 신호들을 생성하기 위하여 디지털화된 1차 신호를 위상 이동시키도록 구성된 적어도 2개의 디지털 필터들을 포함하고, 이러한 위상 이동 디지털 필터들은 온도에 기초하여 변할 수 있는 교정된 필터 계수들을 통해 교정되도록 구성된다.
다른 양태에 따라, 제 1 및 제 2 아날로그-디지털 변환기들 중 어느 하나는 시그마-델타 아날로그-디지털 변환기를 포함한다.
다른 양태에 따라, 시그마-델타 변환기는 연속적인 시간의 시그마-델타 아날로그-디지털 변환기를 포함한다.
또 다른 양태에 따라, 아날로그-디지털 변환기의 양자화 잡음 전달 함수는 MEMS 자이로스코프의 기계적인 공진기의 공진 주파수에서 노치(notch)를 갖도록 구성된다.
다른 양태에 따라, 디지털 1차 루프는 또한, 디지털화된 1차 신호의 전체 교류 진폭 레벨을 검출하고, 디지털 1차 AC 신호를 생성하기 위하여 디지털 위상 이동된 1차 신호의 진폭을 곱하도록 구성된 디지털 곱셈 요소를 제어하도록 구성된 자동 이득 제어 회로를 포함한다.
또 다른 양태에 따라, 디지털 1차 루프는 또한, 디지털 1차 신호의 총 교류 진폭 레벨을 검출하고, 디지털 1차 AC 신호를 생성하기 위하여 위상 이동된 디지털화된 1차 신호와 합산될 DC 신호를 제공하도록 구성된 자동 이득 제어 회로를 포함한다.
다른 양태에 따라, 디지털 1차 루프는 또한 디지털 1차 루프 내에서 시작 신호를 제공하도록 구성된 시작 회로를 포함하고, 이러한 시작 신호는 제 1 디지털 무한 임펄스 응답 필터가 MEMS 자이로스코프의 기계적인 공진기의 공진 주파수에서 주파수 성분을 포함하는 신호를 출력하도록 야기하는 디지털 펄스 형태를 포함한다.
다른 양태에 따라, 디지털 1차 루프는 또한 제 1 디지털 무한 임펄스 응답 필터의 출력에서 필터링된 디지털화된 1차 신호의 진폭을 제어하도록 구성된 진폭 제한 회로를 포함한다.
또 다른 양태에 따라, 코히어런트 검출기 회로는, 디지털화된 2차 신호를 동위상 크기의 신호로 하향 변환하기 위하여 동위상 복조 신호를 사용하도록 구성된 제 1 혼합기 회로를 포함하는 동위상 브랜치, 및 디지털화된 2차 신호를 직교 크기의 신호로 하향 변환하기 위하여 직교 복조 신호를 사용하도록 구성된 제 2 혼합기 회로를 포함하는 직교 브랜치를 포함한다. 코히어런트 검출기 회로의 동위상 브랜치는 또한 동위상 크기의 신호에 대한 벡터 놈(vector norm)을 계산하도록 구성된 벡터 놈 회로를 포함하고, 이러한 벡터 놈은 벡터들이 결합된 동위상 크기 값 및 직교 크기 값의 길이의 절대값을 포함한다.
다른 양태에 따라, 동위상 브랜치 및 직교 브랜치 중 적어도 하나는 또한 각 크기의 신호의 샘플링 속도를 필터링하고 감소시키도록 구성된 데시메이팅 필터를 포함한다.
다른 양태에 따라, 디지털 제어기 회로는 또한 위상 동기 루프 회로에 대한 입력으로서 필터링되고 디지털화된 1차 신호를 제공하도록 구성되고, 이러한 위상 동기 루프 회로는 디지털 제어기를 위한 마스터 클록을 제공하도록 구성되고, 이러한 마스터 클록은 MEMS 자이로스코프의 기계적인 공진기의 공진 주파수에 동기화된다.
다른 양태에 따라, 위의 양태들 중 어느 하나를 따른 디지털 제어기 회로를 포함하는 MEMS 자이로스코프가 제공된다. MEMS 자이로스코프는 1차 요소, 2차 요소, 1차 및 2차 요소들로부터 수신된 아날로그 전기 신호들을 처리하도록 구성된 아날로그 프런트 엔드 회로, 및 디지털 제어기 회로를 포함한다. 1차 요소 및 2차 요소는 요소들의 운동의 용량성 검출을 위한 DC 회전자 바이어스 전압을 제공받도록 구성된다.
또 다른 양태에 따라, DC 회전자 바이어스 전압은 가장 높은 AC 구동 신호 진폭보다 20배까지 높은 전압에 이른다.
본 발명의 실시예들은 각속도의 정확한 검출, 비이상성들의 양호한 검출 및 보상 성능, 구성요소 파라미터들의 변동에 대한 낮음 감도 및 양호한 잡음 허용 오차를 가능케 하는 장점을 제공한다. 정확한 기준 클록을 생성하기 위한 PLL을 사용할 필요성은 생략될 수 있는데, 왜냐하면 디지털 1차 루프 회로가 1차 진동의 신호에 대해 설정된 주파수 및 위상 관계인 신뢰할만한 진동 신호의 소스를 제공하기 때문이다. PLL을 생략하는 것은 회로에 의해 요구되는 실리콘 면적을 감소시킨다. 디지털화된 1차 신호 및 이의 도함수들은 2차 루프 회로 내에서 신호 처리를 위해 사용될 수 있다. 디지털 필터들의 사용은 또한 필요한 필터링을 수행하는 동안 신호들에 대한 정확한 위상 이동의 생성을 가능케 한다.
일부 실시예들은 또한 디지털 제어 회로 내의 특징들의 조합을 개시하고, 이는 디지털 회로의 이점들이 정확성 및 유연성을 위해 제공된다 할지라도 전력의 절감을 가능케 한다. 디지털 회로의 면적은, 각 기능을 갖는 아날로그 회로와, 또는 심지어 기존의 디지털 해결책들과 비교할 때 작고, 이는 전력 절감에 기여할 뿐만 아니라, 또한 회로의 비용을 감소시킨다. 개시된 실시예들은 MEMS 디바이스의 정확성을 손상시키지 않고 디지털 부분들에서 낮은 클록 주파수의 사용을 가능케 한다. 디지털 회로 내에서 낮은 클록 주파수는 낮은 에너지 소비를 용이하게 한다.
1차 루프 내에서 단일 디지털 필터는 상대적으로 적은 양의 처리를 통해 매우 비용 효과적인 방식으로 전체 회로의 성능을 개선하는 수 가지 기능들을 제공한다. 하나의 단일 디지털 필터는 ADC 양장화 잡음에 대한 필터링, 1차 공진기를 구동하기 위해 필요한 위상 이동, 1차 공진기를 향한 시작 자극의 생성, 및 2차 루프를 향한 필터링된 복조 신호의 준비를 제공할 수 있다. 더욱이, 1차 루프 내의 동일한 디지털 필터는 PLL 내에서 안정된 시스템 클록의 생성을 위해 PLL을 향해 필터링된 진동 신호를 제공할 수 있다. 동일한 디지털 필터는 심지어 온도로 인한 공진 주파수의 변화들을 보상하기 위하여 사용될 수 있다.
마찬가지로, 단일 디지털 저역 무한 임펄스 응답(IIR) 필터는 2차 루프 내에서 수 가지 기능을 유리하게 제공하여, 비교적 적은 처리량 및 회로 면적을 통해 비용 효율적인 방식으로 회로의 성능을 향상시킨다. 2차 루프 내의 단일 디지털 저역 IIR 필터는 MEMS 자이로스코프의 기계적 공진기의 공진 주파수에서 디지털화된 2차 신호에 -90도 위상 이동을 야기하도록 구성된다. 제공된 위상 이동된 디지털화 된 2차 신호는 각속도 검출 및 직교 보상을 위한 코히어런트 검출을 향한 입력 신호로서 사용된다. 또한, 동일한 위상 이동된 2차 신호는 힘 피드백 기능을 위한 입력으로서 사용될 준비가 된다.
위의 변형들이 대안들을 배제하는 것으로 명시적으로 언급되지 않는 한, 위의 변형들이 참조하는 각각의 양태들에 대해, 이들 중 어느 하나는 개별적으로 또는 조합하여 적용될 수 있음을 이해해야 한다.
다음에, 본 발명은 첨부된 도면을 참조하여 바람직한 실시예들과 관련하여 보다 상세하게 기술될 것이다.
도 1은 디지털 자이로스코프의 고레벨의 개략도.
도 2는 MEMS 자이로스코프를 위한 디지털 1차 루프 회로의 예시적인 개략도.
도 3은 MEMS 자이로스코프를 위한 디지털 제어기 회로의 제 1 예시적인 개략도.
도 4는 MEMS 자이로스코프를 위한 디지털 제어기 회로의 제 2 예시적인 개략도.
도 5는 MEMS 자이로스코프를 위한 디지털 제어기 회로의 제 3 예시적인 개략도.
도 6은 MEMS 자이로스코프를 위한 디지털 제어기 회로의 제 4 예시적인 개략도.
도 7은 PLL 회로를 도시하는 도면.
도 8은 피크를 나타내는 IIR 필터 크기 응답을 도시하는 도면.
도 9a는 2차 감지 루프의 선택된 요소들을 도시하는 도면.
도 9b는 2차 감지 루프 회로 소자의 전달 함수들의 일부를 도시하는 도면.
도 10은 폐쇄 루프에서 동작하는 기계적 공진기 및 LPF 필터의 전달 함수를 도시하는 도면.
그림 11a는 일부 2차 감지 루프 회로 소자의 개별적인 전달 함수들의 보드 선도.
도 11b는 몇몇 2차 감지 루프 회로 소자의 폐쇄 루프 전달 함수들의 보드 선도.
도 12는 LPF 필터의 일 실시예를 도시하는 도면.
도 13은 2차 루프 회로의 일부의 다른 실시예의 개략도.
도 14는 일 예시적인 코히어런트 검출기 회로의 개략도.
도 15는 일 예시적인 1차 오프셋 보상 회로의 개략도.
도 16은 1차 오프셋의 보상 결과를 도시하는 도면.
도 2는 MEMS 자이로스코프를 위한 디지털 1차 루프 회로의 예시적인 개략도.
도 3은 MEMS 자이로스코프를 위한 디지털 제어기 회로의 제 1 예시적인 개략도.
도 4는 MEMS 자이로스코프를 위한 디지털 제어기 회로의 제 2 예시적인 개략도.
도 5는 MEMS 자이로스코프를 위한 디지털 제어기 회로의 제 3 예시적인 개략도.
도 6은 MEMS 자이로스코프를 위한 디지털 제어기 회로의 제 4 예시적인 개략도.
도 7은 PLL 회로를 도시하는 도면.
도 8은 피크를 나타내는 IIR 필터 크기 응답을 도시하는 도면.
도 9a는 2차 감지 루프의 선택된 요소들을 도시하는 도면.
도 9b는 2차 감지 루프 회로 소자의 전달 함수들의 일부를 도시하는 도면.
도 10은 폐쇄 루프에서 동작하는 기계적 공진기 및 LPF 필터의 전달 함수를 도시하는 도면.
그림 11a는 일부 2차 감지 루프 회로 소자의 개별적인 전달 함수들의 보드 선도.
도 11b는 몇몇 2차 감지 루프 회로 소자의 폐쇄 루프 전달 함수들의 보드 선도.
도 12는 LPF 필터의 일 실시예를 도시하는 도면.
도 13은 2차 루프 회로의 일부의 다른 실시예의 개략도.
도 14는 일 예시적인 코히어런트 검출기 회로의 개략도.
도 15는 일 예시적인 1차 오프셋 보상 회로의 개략도.
도 16은 1차 오프셋의 보상 결과를 도시하는 도면.
아래에서, 본 발명의 특정 실시예들은 첨부 도면을 참조하여 상세하게 설명되고, 달리 기술되지 않는 한, 실시예들의 특징들은 자유롭게 서로 조합될 수 있다. 특정 실시예들의 기술은 단지 예로서 주어지며, 어떠한 방식으로든 본 발명을 개시된 세부사항들로 제한하는 것으로 해석되어서는 않된다.
또한, 일부 경우에서 오로지 장치 또는 방법만이 기술되었다 할지라도, 장치가 대응하는 방법을 수행하도록 구성됨을 이해해야 한다.
본 명세서에서 사용되는 용어 "회로"는, (a) 하드웨어만의 회로 구현들 및 (b) (i) 프로세서(들)의 조합에 또는 (ii) 프로세서(들)/소프트웨어 부분들(디지털 신호 프로세서(들), 장치가 다양한 기능을 수행하게 하기 위해 함께 동작하는 소프트웨어 및 메모리(들)을 포함)에와 같은, 회로들 및 소프트웨어(및/또는 펌웨어)의 조합들, 및 (c) 소프트웨어 또는 펌웨어가 물리적으로 존재하지 않더라도, 동작을 위한 소프트웨어 또는 펌웨어를 필요로 하는 마이크로프로세서(들) 또는 마이크로프로세서(들)의 일부와 같은 회로들의 모두를 언급한다. 회로 구현의 하드웨어는 애플리케이션 특정 회로(들)(ASIC) 또는 필드 프로그램 가능한 게이트 어레이(들)(FPGA), 등과 같은 일반적인 구성가능 회로 중 임의의 것 또는 모두를 포함할 수 있다.
용어 "1차 질량"은 전기 구동 신호를 통해 1차 진동 운동으로 구동되는 MEMS 자이로스코프의 구동 질량을 언급하고, 전기 구동 신호는 1차 구동 신호로도 불릴 수 있다. 1차 질량은 간혹 문헌상 구동 질량으로 불릴 수 있다. 1차 질량은 하나 이상의 부분들을 포함할 수 있다. 용어 "1차 요소"는 움직이는 회전자 역할을 하는 1차 질량체 및 1차 질량을 구동하기 위해 사용되는 적어도 전극들을 포함하는 전체 1차 기계 요소를 의미한다. 용량성 자이로스코프에서, 전극들은 고정 전극들로서 작용하는 하나 이상의 고정자들을 포함하고, 반면에 1차 질량은 움직이는 전극이다.
용어 "2차 질량"은 직교 코리올리 힘 성분을 수신하여 2차 질량을 진동 2차 운동으로 움직이게 하도록 구동 요소(1차 질량)에 결합된 MEMS 자이로스코프의 감지 또는 검출 질량을 말한다. 2차 질량은 때때로 감지하는 질량, 감지 질량, 검출 질량 또는 코리올리 질량으로 불릴 수 있다. 2차 질량은 하나 이상의 부분들을 포함할 수 있다. 용어 "2차 요소"는 2차 질량 및 2차 질량의 운동을 검출하는 데 사용되는 적어도 전극들을 포함하는 전체 2차, 또는 감지하는 기계 요소를 말한다. 용량성 자이로스코프에서, 전극들은 고정 전극들로서 작용하는 하나 이상의 고정자들을 포함하고, 반면에 2차 질량은 움직이는 전극이다.
일부 실시예들에서, 1차 및 2차 질량들은 1차 및 2차 운동들로 움직일 수 있는 단일 결합 질량을 포함할 수 있다.
용어 "1차 신호"는 1차 질량의 움직임에 의해 야기되는, 자이로스코프의 1차 요소의 전극들에 의해 검출된 전기 신호를 말한다. 1차 신호는 예를 들어 적용 가능한 전극들로 용량성, 압전 또는 압전 저항 방식으로 얻을 수 있다.
용어 "디지털화된 1차 신호"는 1차 신호를 디지털화함으로써 생성된 디지털 1차 루프 내에서의 디지털 신호를 말한다. 디지털화된 1차 신호는 원래의 위상 내에 있을 수 있거나, 또는 위상 이동될 수 있다.
용어 "필터링된 디지털화된 1차 신호"는 특히 1차 루프 디지털 필터에 의한 위상 이동 및 필터링 후 디지털 루프의 디지털화된 1차 신호를 말한다.
용어 "2차 신호"는 2차 질량의 움직임에 의해 야기된, 자이로스코프의 2차 요소의 전극들에 의해 검출된 전기 신호를 말한다. 2차 신호는 예를 들어 적용 가능한 전극들을 통해 용량성, 압전 또는 압전 저항 방식으로 얻어질 수 있다.
용어 "디지털화된 2차 신호"는 2차 신호를 디지털화함으로써 생성된 2차 루프 내에서의 디지털 신호를 말한다. 디지털화된 2차 신호는 원래의 위상일 수 있거나, 또는 이후 위상 이동될 수 있다.
용어 "1차 루프", "구동 루프" 및 "1차 구동 루프"는 1차 질량의 움직임의 전기적 검출로부터 얻은 1차 신호를 처리하고 및/또는 1차 질량을 진동하는 1차 운동으로 구동하도록 구성된 회로를 말한다. 용어 "2차 루프" 및 "2차 감지 루프"는 2차 신호를 처리하도록 구성된 회로를 말한다.
용어 "직교 움직임"은 자이로스코프의 1차 질량의 1차 운동 변위와 2차 질량의 2차 운동의 직접 결합에 의해 야기된 2차 질량의 움직임을 말한다. "직교 오차"는 2차 질량으로부터 얻은 검출 신호의 직교 움직임에 의해 야기된 원하지 않는 신호 성분(들)을 말한다.
1차 요소와 2차 요소의 기계적 공진 주파수들은 대략 동일하게 설계될 수 있어서, 공통 용어 공진 주파수(fRES)가 두 질량들에 공통인 단일 주파수를 나타내기 위하여 사용될 수 있다.
도 1은 MEMS 자이로스코프의 고레벨의 개략도를 도시한다. 전기-기계적 MEMS 공진기(50)는 1차 및 2차 운동의 두 가지 주된 운동들을 특징으로 할 수 있다. MEMS 공진기(50)는 1차 및 2차 운동들 모두에 대해 가능한 단일 MEMS 요소 내의 단일 이동 MEMS 질량을 포함할 수 있거나, 2개 이상의 MEMS 요소들 및 움직이는 질량들을 포함할 수 있다. 단순화를 위해, 도 1은 2개의 MEMS 소자들, 1차 요소(51) 및 2차 요소(52)를 갖는 공진기를 도시하며, 2차 요소는 또한 검출 요소 또는 감지 요소로 불릴 수 있다. 1차 요소(51)의 적어도 하나의 1차 질량은 아날로그 프런트 엔드 회로(61), 디지털 1차 루프 회로(100) 및 아날로그 1차 백 엔드 회로(71)를 포함하는 폐쇄된 1차 구동 루프를 갖는 안정적인 1차 진동으로 구동된다. 1차 질량(들)의 움직임은 2차 요소(52)의 적어도 하나의 2차 질량에 결합된다. 2차 질량(들)에 작용하는 각속도로 인한 코리올리 힘(FCor)은 2차 요소의 적어도 하나의 2차 질량의 2 차 검출 움직임을 야기한다. 2차 요소의 2차 질량(들)의 움직임은 아날로그 2차 아날로그 프런트 엔드 회로(62), 디지털 2차 루프 회로(200) 및 선택적으로 2차 아날로그 백 엔드 회로(63)를 포함하는 검출 회로에 의해 검출된다. 검출 회로는 한정된 검출 축 주위의 센서 디바이스에 의해 검출된 각속도의 양을 나타내는 전기 신호(각속도 출력)를 생성한다. 검출 회로는 힘 피드백 루프를 포함할 수 있고, 이 경우 2차 아날로그 백 엔드 회로(72)는 디지털 2차 루프 회로(200)로부터 힘 피드백(FF) 신호를 공급하기 위하여 이용된다.
본 발명의 실시예들에 따른 MEMS 자이로스코프에서, 1차 및 2차 요소들은 회전자 바이어스라 불리는 공통 DC 바이어스 전압으로 바람직하게 바이어싱된다. DC 바이어스는 MEMS 자이로스코프의 1차 및 2차 요소들에서 회전자 및 고정자 쌍들의 모든 신호 커패시턴스들에 대해 안정된 DC 바이어스 전압이 존재함을 나타낸다. 예를 들어, 5V 및 20V 사이의 DC 바이어스 전압이 인가될 수 있다. 1차 및 2차 요소들을 바이어싱하는 하나의 예시적인 방법은 동일한 바이어스 전압을 동일한 바이어스 전압을 통해 모든 회전자들(1차 및 2차 질량들)에 결합하는 것이고, 이는 회전자들이 모든 각 고정자들의 DC 전압 레벨보다 높거나 또는 낮은 DC 전압을 갖게 한다. 그러나, DC 바이어싱에 대한 몇 가지 대안들이 존재하고, 1차 및 2차 요소들의 DC 바이어 싱은 심지어 상이한 바이어스 전압들을 사용할 수 있다.
높은 DC 바이어스 전압이 1차 요소를 구동하기 위한 강한 정전기력을 제공하는 것이 구동(여기) 기능을 위해 유리하다.
검출(감지) 기능의 경우, 회전자와 고정자 전극들 사이의 변하는 커패시턴스에 대한 DC 바이어스 전압은 커패시턴스 변화들마다 그리고 오로지 커패시턴스 변화들에 기인하여 회전자 및 고정자 전극들에서 신호 전류가 발생되게 한다. 커패시턴스가 변하지 않고 유지되면, 어떠한 신호 전류도 생성되지 않는다. 이러한 변하는 전류는 아날로그 프런트 엔드(AFE) 회로를 통해 검출될 수 있다. 진동형 MEMS 자이로스코프는 공진 주파수(fRES)에서 작동하여, MEMS 자이로스코프가 일정한 회전 속도를 겪는 경우에도, 전극들을 통해 변하는 전류를 제공한다. 1차 및 2차 요소들 모두의 운동의 검출은 DC 바이어스를 통해 구현될 수 있다. 특히 용량성 요소들을 통해, 강한 검출 신호는 높은 DC 바이어스 값의 결과로서 수신된다.
비교적 높은 DC 바이어스 전압은 생성 및 관리하기 위하여 높은 AC 바이어스보다 더 실용적이다. 높은 DC 바이어스 전압은 1차 및 2차 요소들에 영향을 미치는 정전기 힘들뿐만 아니라 수신된 신호 전류들을 증가시킨다. DC 바이어스 전압의 사용은 AC 바이어스보다 유리한데, 왜냐하면 DC 바이어스는 동일하게 높은 AC 바이어스 전압보다 훨씬 낮은 전류들을 요구하기 때문이다. 높은 AC 바이어스가 높은 전류 레벨로 1차 요소를 향해 공급되면, 모든 정적 커패시턴스 부하들은 AC 바이어스 전류를 지속적으로 공급받아야 할 필요가 있다. 용량성 부하들의 지속적인 공급은 DC 바이어스를 선택함으로써 회피될 수 있다.
도 2는 MEMS 자이로스코프 디지털 1차 루프 회로(100)에 대한 예시적인 디지털 회로를 도시한다. 디지털 1차 루프 회로(100)에서, 전체 디지털 위상 고정 루프는 직접 디지털 합성기(DDS)(103)를 사용하여 배치된다. 1차 루프에서의 DDS(103)의 사용은 위에서 개시된 종래 기술로부터 알려져 있다.
1차 아날로그 프런트 엔드 회로로부터 수신된 1차 신호는 아날로그-디지털 변환기(101)를 통해 디지털화된다. 디지털화된 1차 입력 신호는 입력되는 디지털화 된 1차 입력 신호의 위상을 수치 제어 발진기(NCO)로 알려진 직접 디지털 합성기 회로(DDS)(103)로부터 수신된 신호의 위상과 비교하는 디지털 위상 검출기(PD) 회로(102)에 공급된다. 위상 검출기(PD)(102)는 루프 필터(112)를 통해 직접 디지털 합성기 회로(DDS)(103)에 제어 신호를 제공한다. 루프 필터(112)는 위상 검출기(PD)(102), 루프 필터(112) 및 직접 디지털 합성기(DDS)(103)에 의해 형성되는 디지털 위상 동기 루프(PLL)의 동역학을 정의한다. 당업자가 알고 있는 바와 같이, 루프 필터(112)는 고유 주파수, 즉 PLL의 대역폭 및 댐핑 비율을 설계할 수 있도록 허용한다. 좁은 대역폭은 PLL에서 잡음을 줄이지만, PLL 안정 시간을 증가시키고 반대의 경우도 마찬가지이다. 루프 필터(112)는 위상 및 진폭 검출에서 오차를 쉽게 야기할 수 있는 왜곡 및/또는 잡음을 더 감소시킨다.
DDS 회로(103)의 진동의 주파수 및 위상은, DDS 회로(103)에 의해 디지털 도메인에서 초기에 생성된 아날로그 백 엔드 내에서 진동하는 1차 출력 신호와 1차 질량의 진동 운동에 대응하는 1차 신호의 위상 사이의 위상 차이가 본질적으로 90도와 동일하게 하는 값으로 설정될 것이다. 디지털 신호 처리, 특히 제 1 아날로그-디지털 변환기(ADC)(101) 및 제 1 디지털-아날로그 변환기(DAC)(110)에 의해 야기 된 지연들은 상이한 회로 구현들 사이에서 변하며, 이들 지연들은 위상 검출기(PD)(102)의 입력에서 수신된 디지털화된 1차 입력 신호와 DDS 회로(103)의 출력에서 제공된 요구되는 디지털 진동 신호(φ1) 사이의 실제 위상 차이의 계산시 고려된다. 예를 들어, 데이터 스트림은 상이한 양의 지연을 야기하는 직렬 또는 병렬 형태로 제 1 디지털-아날로그 변환기(DAC)(110)를 향해 제공될 수 있다. 위상 검출기 회로(PD)(102)는 또한, 아날로그-디지털 변환기(ADC)(101)로부터 수신된 디지털화된 1차 신호의 진폭 값을 검출하고, 이러한 진폭 값은 아날로그 프런트 엔드(AFE)의 1차 부분으로부터 수신된 아날로그 1차 입력 신호의 진폭을 나타낸다.
제 1 디지털 진동 신호(φ1)의 진폭은, 1차 출력 신호의 원하는 진폭이 제 1 디지털 진동 신호(φ1)를 적절하게 곱함으로써 생성될 수 있는 방식이 될 수 있다. 이러한 경우, 제 1 디지털-아날로그 변환기(DAC)(110)를 통해 곱해진 신호를 변환함으로써 1차 출력 신호에 대해 원하는 아날로그 진동 신호 진폭을 생성하기 위하여, 수신된 제 1 디지털 진동 신호(φ1)의 진폭을 곱하는 디지털 곱셈 소자(105)가 사용될 수 있다. 자동 이득 제어 회로(AGC)(104)는 곱셈을 제어한다. 아날로그 백 엔드(ABE) 회로는 당업자가 알고 있는 바와 같이 1차 질량을 구동하기 위해 사용되는 전극들에 1차 구동 신호로서 공급하기 전에 이러한 1차 출력 신호를 추가로 처리할 수 있다. 1차 출력 신호는 아날로그 백 엔드(ABE) 회로로 하여금 1차 질량을 구동하는 힘이 진동하는 1차 운동으로 되게 한다.
직접 디지털 합성기(DDS)(103)는 1차 입력 신호에 기초하여 생성된 디지털화 된 입력 신호와 적절하게 동기되는 적어도 하나의 디지털 진동 신호(φ1)를 생성한다. 따라서, 1차 입력 신호는, 디지털 1차 및 디지털 2차 루프 회로들을 위해 필요한 모든 디지털 진동 신호(φ1, φ2, φ3, φ4)를 설정된 주파수 및 설정된 상대 위상들로 생성하기 위하여 간접적으로 사용된다.
도 2에서, 총 4개의 상이한 디지털 진동 신호(φ1, φ2, φ3, φ4)를 제공하는 DDS 회로(103)가 도시된다. 이들 디지털 발진 신호들 각각은 동일한 주파수 (fDDS)를 갖고, 이러한 주파수는 1차 질량의 기계적 공진기(fRES)의 공진 주파수와 대략 동일하고, 따라서 1차 입력 신호의 주파수와 거의 동일하다. 1차 입력 신호에 대한 이들 4개의 디지털 진동 신호들(φ1, φ2, φ3, φ4)의 상대 위상들은 관련 신호 체인들의 임의의 지연들을 고려하여 각 특정 디지털 진동 신호의 의도된 사용에 맞게 설정된다. 이러한 상대 위상 설정은 몇 가지 상이한 방식으로 구현될 수 있다. 제 1 디지털 진동 신호(φ1)는 바람직하게는 1차 신호의 위상에 대해 안정된 제 1 위상 차이(φ1)를 가지므로, 제 1 디지털 발진 신호는 fφ1 = cos(2πfPRIMT + φ1)의 형태를 갖는다. 이러한 제 1 위상 차이(φ1)는, 1 차 질량과 DDS(103) 사이의 아날로그 및 디지털 신호 체인들의 모든 지연을 고려하여 설정되어야 하고 따라서, 디지털 1차 루프(100)에 의해 제공된 1차 출력 신호를 기반으로 아날로그 백 엔드(ABE)에서 생성된 구동 신호와 1 차 요소로부터 검출된 1 차 신호는 위상 이동을 위해 LPF를 사용하는 해결책과 유사하게 90도의 위상 차이를 갖는다. 다른 3개의 디지털 진동 신호들(φ2, φ3, φ4)의 위상들은 디지털적으로 교정되고, fφN = cos(2πfPRIMT + φN) 또는 fφN = sin (2πfPRIMT + φN)의 형태를 취한다.
DDS(103)는 대안적으로 기준 신호(디지털화된 1차 신호)와 동기화된 단지 하나의 디지털 출력 진동 신호를 제공하도록 구성될 수 있다. 출력 진동 신호의 주파수(fDDS)는 1 차 신호와 동일할 수 있다(fDDS = fRES). 추가적인 디지털 회로(미도시)는, 직접 디지털 합성기(DDS)(103)에 의해 제공되는 단일 디지털 진동 신호에 기초하여 디지털 1차 및 디지털 2차 루프들에 필요한 디지털 진동 신호들(φ1, φ2, φ3, φ4)을 생성하기 위해 사용될 수 있다. 이러한 추가적인 회로는 출력 진동 신호(fDDS)에 대해 원하는 위상 지연들 중 하나를 각각 생성하는 다수의 전역 필터들을 포함할 수 있다. 출력 진동 신호의 주파수가 1차 신호 주파수보다 높으면(fDDS > fRES), 주파수 곱셈은 제공된 디지털 진동 신호가 DDS(103)의 출력 신호보다 낮은 주파수를 갖도록 야기한다. 추가적인 회로는 또한 제공된 진동 신호들의 위상들을 조정하도록 구성될 수 있어, 생성된 디지털 진동 신호(φ1, φ2, φ3, φ4)는 궁극적으로 동일한 주파수 및 1차 신호에 대한 의도된 위상 차이를 갖게 된다.
당업자가 알고 있는 바와 같이, DDS 구현은 매우 낮은 잡음 신호 생성을 가능케 한다. 예를 들어, 2차 루프에서 사용하기 위해 낮은 잡음의 복조 신호를 생성하는 것이 바람직하다. 그러나, 이러한 구현에 요구되는 회로의 양은 다소 많으며, 회로의 양이 많을수록 전력 소모 또한 크다. 또한, 1차 루프에서 DDS 기반 PLL을 통한 MEMS 공진기의 시작은 매우 복잡한데, 왜냐하면 DDS의 주파수가 공진 주파수 (fRES)와 일치하도록 정밀하게 조정되어야 하고, 시작이 성공적이고 신뢰할 수 있기 전에 주의 깊은 교정이 DDS 기반 PLL에 필요하기 때문이다. DDS 기반 PLL을 갖는 회로에서, 정확한 주파수 일치는 예를 들어 디바이스의 안정적인 시작을 보장하기 위해 필요하다.
도 3은 디지털 제어 회로의 제 1 예시적인 실시예를 개시한다.
디지털 제어기 회로는 디지털 1차 루프로 불릴 수 있는 디지털 1차 루프 회로(100) 및 디지털 2차 루프로서 불릴 수 있는 디지털 2차 루프 회로(200)를 포함한다. 도 1과 관련하여 설명된 바와 같이, 적어도 1차 질량 및 2차 질량을 포함하는 기계적 공진기들의 움직임들은 검출 전극들로 검출된다. 아날로그 검출 신호들은 1차 및 2차 검출 전극들로부터 아날로그 프런트 엔드(AFE) 회로에 의해 그 안에서 수신된다. 이들 아날로그 검출 신호들은 1차 신호 및 2차 신호로 불릴 수 있다. 1차 신호는 바람직하게는 1차 입력 신호를 생성하기 위해 아날로그 프런트 엔드 회로의 회로에 의해 처리된다. 2차 신호는 바람직하게는 아날로그 프런트 엔드 회로의 회로에 의해 처리되어 2차 입력 신호를 생성한다. 아날로그 프런트 엔드(AFE)는 또한 회로가 1차 또는 2차 신호를 처리하도록 구성되었는지 여부에 따라 1차 아날로그 프런트 엔드와 2차 프런트 엔드로 논리적으로 분할될 수 있다.
용량성 검출이 사용된다면, 아날로그 프런트 엔드는 각각의 용량성 전극들에서 검출된 전하를 전압 신호로 변환하기 위한 전하-전압 변환기를 포함한다. 아날로그 프런트 엔드(AFE)는 안티-앨리어스 필터링과 같은 필터링을 위한 회로를 포함 할 수 있다. 아날로그 프런트 엔드(AFE)는 아날로그 신호를 증폭하기 위한 회로, 및 아날로그-디지털 변환기, 예를 들어 버퍼 증폭기 회로 및 안티-앨리어스 필터를 구동하기 위한 회로를 더 포함할 수 있다. 아날로그 프런트 엔드의 목적은 완전 디지털 1차(100) 및 2차(100) 루프 내에서 아날로그-디지털 변환 및 후속 디지털 신호 처리에 적합한 아날로그 1차 및 2차 입력 신호들을 갖는 1차(100) 및 2차(200) 루프들을 제공하는 것이다.
1차 및/또는 2차 질량의 아날로그, 연속 시간 검출은 1차 및 2차 질량들의 회전자 전극들에 공급되는 높은 DC 검출 바이어스 전압과 함께 사용될 수 있으므로, 높은 레벨의 신호 전류는 1차 및 2차 신호들에 대해 생성된다. 연속 시간 검출에 대해, 1차 입력 신호 및 2차 입력 신호는 연속적인 시간 신호들을 포함한다.
회전자 전극들에 대해 높은 DC 바이어스 전압의 사용은 낮은 클록 주파수가 디지털 부분들에서 사용될 수 있게 한다. DC 검출이 적용될 때 AC 검출 신호에 필요한 복조가 필요하지 않다는 사실 덕분에 디지털 클록 주파수가 낮아질 수 있다. 검출 및 작동 전극들에 대한 DC 바이어스 전압의 사용은 또한 공진 주파수의 낮은 복잡도의 정전기 제어를 가능케 한다. DC 검출 및 작동을 이용하는 주파수 동조 기능은 부분적으로, 전력 소비, 비용들을 줄이는데 도움이 되고, 2차 및 1차 공진들이 일치되도록 동조될 수 있을 때 성능을 향상시킨다.
디지털 1차 루프 회로(100)는 아날로그 백 엔드(ABE) 회로에 대한 1차 출력 신호를 생성한다. 아날로그 백엔드(ABE) 회로는 1차 루프의 제 1 디지털-아날로그 변환기(DAC)(110) 및 아날로그 버퍼들로부터의 양자화 잡음을 감소시키기 위하여 하나 이상의 필터들과 같은 회로를 포함할 수 있다. 아날로그 백 엔드(ABE) 회로는 1차 질량을 의도된 1차 운동으로 구동하도록 구성된다. 예를 들어, 아날로그 백 엔드는 연속 시간 증폭기들을 포함할 수 있다. 1차 요소, 1차 아날로그 프런트 엔드, 디지털 1차 루프 회로(100) 및 1차 아날로그 백 엔드는 1차 질량을 안정된 진동 운동으로 구동하도록 구성된 폐쇄된 구동 루프를 형성한다.
디지털 2차 루프(200)는 MEMS 디바이스로 측정된 각속도를 나타내는 검출 결과 출력 신호를 생성한다. 또한, 디지털 2차 루프(200)는 직교 오차를 정전기적으로 보상하기 위해 사용될 수 있는 직교 위상 보상 신호(QC)를 생성할 수 있다. 당업자가 알고 있는 바와 같이, 직교 오차의 정전 보상은 용량성 감지 및 구동을 위해 구성된 센서 요소들에 공통적이다. 직교 보상이 사용된다면, 직교 보상 신호(QC)는, 2차 질량의 운동에서 직교 오차를 보상하기 위해 아날로그 백 엔드(ABE)에 사용될 2차 루프에서 생성된다.
도 4, 도 5 및 도 6의 실시예들에서, 힘 피드백(FF) 신호는, 특히 공진 주파수(fRES) 부근 또는 공진 주파수(fRES)에서 2차 소자의 움직임들을 향한 댐핑 힘을 야기하기 위하여, 아날로그 백 엔드(ABE)에서 사용될 디지털 2차 루프(200)에서 생성된다. 힘 피드백 루프 동작의 기본적인 기능 원리는 디지털 2차 루프(200)의 응답 함수를 변화시키도록 구성된 폐쇄 루프의 기본 기능 원리여서, 디지털 2차 루프 (200)의 진폭 응답 함수는 공진기의 동작 주파수에서 또는 그 근처에서 보다 평탄해진다. 일부 실시예들에서, 디지털 2차 루프(200)의 위상 응답은 또한 힘 피드백(FF)에 의해 안정화될 수 있어, 디지털 2차 루프(200)의 위상 응답의 도함수(변화율)는 공진 주파수(fRES)의 근처의 주파수들 상에서의 임의의 힘 피드백 성능 없는 디지털 2차 루프(200)의 매우 예리한 위상 응답 곡선과 비교하여, MEMS 요소의 공진 주파수 주위에서 덜 극적으로 변하게 된다. 힘 피드백 루프의 세부사항들 및 예들은 힘 피드백의 제목으로 아래에서 기술될 것이다.
- 1차 루프
다음의 설명에서, 1차 루프 회로 및 이를 위한 다양한 설계 대안들이 도 3, 도 4, 도 5 및 도 6과 관련하여 보다 상세하게 설명된다.
상술한 바와 같이, 1차 신호는 1차 질량의 움직임에 의해 야기되고, 아날로그 프런트 엔드 부분(AFE)에 의해 아날로그 전기 신호로 변환된다. 아날로그 프런트 엔드 부분(AFE)은 디지털 1차 루프(100)의 입력에서 수신되는 1차 입력 신호를 제공한다. 이러한 1차 입력 신호는 디지털 1차 루프(100)의 제 1 아날로그-디지털 변환기(ADC)(101)에 의해 디지털화된다. 제 1 ADC(101)의 출력에서 수신된 신호는 디지털화된 1차 신호로서 불려질 수 있다.
디지털 DF(106)는 디지털 1차 루프(100)에서 필요한 위상 이동을 구현하기 위하여 사용되고, 반면에 DF(106)는 동시에, 예를 들어 아날로그-디지털 변환기에 의해 야기된 양자화 잡음과 같은 임의의 원하지 않는 고주파 잡음에 대한 감쇄를 제공한다. 디지털 필터(DF)(106)는 저역 필터일 수 있다. 디지털 1차 루프(100) 내의 DF(106)는 2차 또는 더 높은 차수로 이루어져야 한다. 디지털 필터가 저역 필터인 경우, 저역 필터의 차수는 짝수인 정수이다. 이것은 유익한데, 왜냐하면 고주파수들에서, 예를 들어 주파수(10*fRES) 위에서, 짝수 정수 차수의 저역 필터에 의해 야기된 위상 이동이 180도의 정수배에 접근하고, 따라서 구동 신호가 고주파 기생 미세기계 공진들에 전력을 전달할 수 없기 때문이다. 바람직하게, 디지털 DF(106)는 IIR 필터로 알려진 무한 임펄스 응답 필터를 포함한다. 디지털 필터(106)로서 IIR 필터를 사용하는 이점은, FIR 및 IIR 필터 모두가 공진 주파수 상에서 매우 정확한 위상 이동을 제공한다 할지라도, IIR 필터는 공진 주파수 이상에서 과도한 지연을 도입하지 않고 이를 행한다는 점이다. FIR은 일반적으로 더 많은 지연과 선형 위상 응답을 제공하는 반면, 공진 주파수 이상의 주파수들에서 바람직하고 대략 일정한 위상 이동은 IIR을 사용하여 얻어질 수 있다. 또한, IIR 필터는 FIR보다 적은 디지털 포트들로 구현될 수 있다. 따라서, 디지털 필터(106)로서 IIR 필터를 선택하는 것은 회로에 의해 요구되는 면적을 감소시킨다.
디지털 필터(106)로서 IIR 필터를 사용하는 이점은 IIR 필터가 공진 주파수가 변화할지라도 공진 주파수 상에서 매우 정확한 위상 이동을 제공한다는 점이다. 따라서, IIR 필터는 실용적인 디바이스 내에서 공진 주파수의 범위를 정확하게 필터링할 수 있고, 공진 주파수는 예를 들어 온도에 따라 약간 변한다. 전형적으로, 이러한 주파수 변화는 의도된 공진 주파수로부터 단지 1 퍼센트의 부분들이다. 이러한 작은 변화가 1차 공진기를 구동하는 데 필요한 구동 힘의 관점에서 큰 문제를 일으키지는 않지만, 디지털화된 1차 신호를 기반으로 하는 2차 검출 신호의 복조에서 주요 도전과제를 초래할 수 있다. 이는 1차 공진기의 공진 주파수의 약간의 변화조차도 디지털화된 2차 신호와 디지털 동위상(I) 및 직교 위상(Q) 복조 신호들 사이에 상당한 위상 오차를 유발할 수 있기 때문이고, 이는 감지된 각속도의 위상 오차를 초래한다. DF는 또한 피킹 필터(peaking filter)로서 구현될 수 있고, 따라서 MEMS 요소 공진 주파수(fRES)에서 신호의 증폭의 증가를 가능케 한다. 이러한 증가된 증폭은, 필터가 90도 위상 지연을 생성하도록 설계된 주파수 지점에서 1차 공진이 이상적이지 않을 때, 증가된 위상 오차의 증가된 위험성을 통해 달성된다. 필터의 Q값이 클수록 위상 미분은 커진다. 피킹 디지털 필터는 1차 요소의 주파수가 구동되는 피킹 필터의 큰 이득 주파수의 정확한 설정을 허용한다. 바람직하게, 큰 이득 주파수는 공진 주파수(fRES)와 동일하다. 따라서 1차 루프에서 피킹 필터를 사용하는 것은 기생의 원하지 않는 진동 모드의 양호한 차단을 용이하게 한다.
DF(106)의 출력에서 수신된 신호의 상대 위상은 φ1로 표시된다. 디지털 1차 루프(100) 내의 위상 지연의 필요성은, 1차 질량을 공진 주파수(fRES)에서 안정한 진동으로 설정하기 위해, 1차 질량을 향해 아날로그 백 엔드 회로(ABE)에 의해 생성된 구동 신호에 의해 야기된 구동 힘이 1차 질량의 진동 운동과 비교하여 본질적으로 90도의 위상 이동을 가져야 한다는 사실로부터 발생한다. 용어 디지털화된 1차 신호는 원래의 디지털화된 1차 신호 또는 위상 이동된 디지털화 된 1차 신호를 언급할 수 있다. 용어 필터링된 디지털화된 1차 신호는 특히 디지털 필터 DF(106)에 의해 위상 이동되고 필터링된 디지털 필터(DF)(106)의 출력 신호를 언급한다. 위상 이동을 위한 디지털 필터(DF)(106)의 사용은 유리하게, 공진 주파수에서 매우 정확한 위상 이동이 달성될 수 있기 때문에 클록 생성을 위한 PLL 회로의 생략을 가능케 한다: 90도 위상 지연은 2차 디지털 저역 필터의 고유 주파수 상에서 달성된다. 저역 필터링에 덧붙여 위상 이동을 위해 동일한 디지털 저역 필터를 사용하는 것이 유익한데, 왜냐하면 디지털 1차 루프에 필요한 회로의 실리콘 면적이 감소되기 때문이다. 디지털 저역 필터를 통해 -90도 위상 이동(90도 위상 지연)이 정확하게 이루어질 수 있어, 위상 이동된 디지털화된 1차 신호는 예를 들어 디지털 2차 루프(200)에서 필요한 복조 신호들을 생성하기 위해 사용될 수 있다. 당업자가 알고 있는 바와 같이, 공진 주파수(fRES)에서의 구동 루프 타겟 위상 이동은 90 + 180*n - 180*pol도 중 임의의 것이 될 수 있고, n은 정수이다. 또한, 1차 구동 신호 극성은 구동 루프 내에서 공진 주파수의 진동을 가능하게 하기 위하여 제어 가능할 수 있다. 수식에서 극성이 반전될 때 pol = 1이고, 반전되지 않을 때 0이다. 드라이브 루프의 극성이 잘못되면 진동이 시작하지 않거나 감쇠될 것이다. 극성 반전은 1차 AFE(61), DF(106) 출력에서 이루어질 수 있거나, 또는 곱셈기 회로(105) 내에 통합될 수 있다. POC(203) 입력 신호 및 CD(202) 입력 신호들에 대한 극성 제어의 효과를 고려하여 이들 신호 경로들에서도 올바른 극성을 보장하는 것이 또한 중요하다. POC(203) 및 CD(202)의 기능은 본 명세서에서 뒤에 기술된다.
디지털 필터(106)는 바람직하게는 1차 신호를 사용하여 생성되는 클록을 사용한다. 1차 신호를 필터링하는 것은 클록 신호의 잡음을 감소시킨다. 1차 신호로부터 클록을 생성하는 것의 이점은 클록이 1차 공진 주파수(fRES)의 변화들을 따를 것이라는 점이다. 따라서, 90도 위상 이동 주파수는 또한 디지털 필터(106)의 계수들을 조정할 필요성을 감소시키는 1차 공진 주파수의 변화들을 따른다. 클록은 필터링된 디지털화된 1차 신호로부터 직접 생성될 수 있거나, 안정된 시스템 클록은 필터링된 디지털화된 1차 신호를 입력으로서 수신하는 PLL에 의해 제공될 수 있다.
동일한 디지털 필터(DF)(106)는 또한 ADC(101)로부터의 양자화 잡음을 제한하도록 구성될 수 있다. 양자화 잡음은 아날로그 1차 신호를 디지털화하기 위해 시그마-델타 오버샘플링 ADC의 사용으로부터 발생할 수 있다. 이 경우, 공진 주파수 성분(fRES)를 90도만큼 위상 이동시키고, 디지털 1차 신호가 양자화 잡음이 악영향들을 미칠 수 있는 임의의 추가 신호 처리를 위해 사용되기 전에 디지털 1차 루프 내의 양자화 잡음을 제한하는 두 가지 요건들은 단일 디지털 필터(DF)(106)를 통해 달성될 수 있다.
또한, 1차 루프 내의 동일한 디지털 필터(DF)(106)는, PLL이 이렇게 생성하기 위해 사용되는 경우 온도로 인한 공진 주파수의 변화들, 및 1차 시스템 클럭의 변화에 대한 둘 모두의 보상을 제공할 수 있다. 이러한 주파수 보상은 디지털 필터(DF)(106)의 필터링 계수를 조정하는 것을 통해 달성될 수 있다.
자동 이득 제어 회로(AGC)(104)는 1차 입력 신호의 진폭에 대응하는 디지털화된 1차 신호의 전체 교류 진폭 레벨을 검출하고, 검출된 진폭에 기초하여 1차 출력 신호의 신호 레벨을 연속적으로 제어한다. 이러한 접속에서 용어 전체 진폭은 진폭 레벨(전류 또는 전압 진폭에 대응할 수 있는)이 디지털화된 1차 신호의 임의의 특정 진폭 구성 요소를 언급하지 않는다는 것을 나타낸다. AGC(104)는 설정 위상(φ1)을 갖는 DF(106)로부터 수신된 디지털 AC 신호를 곱하여 디지털 1차 AC 신호를 형성하는 디지털 곱셈기 요소(105)에 대한 제어 신호를 제공할 수 있다. 디지털 1차 AC 신호는 그 후 제 1 디지털-아날로그 변환기(DAC)(110) 내에서 아날로그 1차 출력 신호로 변환되고, 신호를 추가 처리하고, 처리된 신호를 1 차 질량을 향한 1차 구동 신호로서 공급하기 위하여 아날로그 백 엔드(ABE)에 공급된다. 용량성 자이로스코프들에서, 초기 목표가 정확한 모드 일치로 설정되지만 모드 일치가 적극적으로 제어되지 않는 특히 근접 모드 일치의 경우, 이러한 구현이 실현 가능하다. 모드 일치는 1차 및 2차 질량들의 공진 주파수가 동일하다는 것을 의미한다. 1차 진폭이 AGC(104)에 의해 제어될 때, 구동의 AC 성분은 최소화되고, 이는 근접 모드 일치의 자이로스코프에서 실현 가능하다. 이는 용량성 코리올리 위상 2차 신호와 비교할 때 교차-결합 위상이 알려지지 않을 수 있다는 사실에 기인한다. 곱셈기 회로(105)의 사용은 1차 질량에 대해 압전 여기가 사용될 때, 즉 1차 출력 신호가 압전형 액추에이터를 구동하기 위해 사용될 때 특히 유용할 수 있다.
도 3은 AGC(104)로의 입력 신호를 얻기 위한 두 가지 선택사항들을 도시한다. 실선으로 도시된 제 1 선택사항에서, 이러한 입력 신호는 위상 이동이 디지털 필터(DF)(106)를 통해 디지털화된 입력 신호에 대해 수행된 후에 얻어진다. 이러한 선택사항은 DF(106)가 디지털화된 입력 신호의 임의의 높은 주파수의 잡음을 필터링하는 동안 AGC(104)에 의해 수신된 신호의 잡음을 감소시키는 것을 가능케 한다.
도 3은 또한 AGC(104)에 대한 입력 신호가 디지털 필터(DF)(106)를 통한 위상 이동 이전에 디지털화된 1차 신호인 대안적인 해결책을 도시한다. 이러한 대안은 파선으로 도시되었다. 이러한 대안을 통해, DF(106) 민감도의 가능한 변동들에 의해 야기된 이득 제어에 대한 임의의 영향이 회피된다. 또 다른 대안(미도시)에서, 디지털화된 1차 신호는 제곱될 수 있고, 정리 후의 최종 DC 성분은 AGC(104)에서 진폭 정보로서 사용될 수 있다. 이러한 대안의 이점은 이득 제어에 의해 야기된 잡음을 감소시킨다는 점이다.
코히어런트 검출을 사용하지 않고 AGC(104)에서 진폭 검출을 구현하는 것이 유익한데, 왜냐하면 이 방식으로 구동 루프의 강력한 시동을 위해 어떠한 PLL도 필요하지 않기 때문이다.
구동 루프 동작을 위해 어떠한 PLL도 사용되지 않으면, AGC(104) 입력 신호에 대한 두 가지 선택사항들 사이의 선택이 영향을 받을 수 있다. 이것은 동기식 검출이 PLL이 없이 사용 가능하지 않을 수 있고, 따라서 AGC 입력에서 대역 밖의 신호들이 AGC 동작에 영향을 미칠 수 있다는 사실에 기인한다. 따라서 DF(106)의 출력으로부터 AGC 입력을 취하는 것이 더 실현 가능할 수 있고, 이는 또한 신호 대역을 제한할 수 있다. 다른 한 편으로, 비동기 동작 때문에, DF(106)는 또한, 이상적인 타깃 위상 이동 주파수로부터 벗어나서, 하지만 여전히 구동 힘이 충분한 주파수 범위 내에서 동작할 가능이 있다. 이것이 LPF 출력에서 1차 타깃 진폭 내의 과도한 부정확성을 야기한다면, LPF 이전에 취해진 AGC 입력이 더 실현 가능성이 있는 대안이 될 수 있다.
DC 회전자 바이어스 전압이 높을 때, 예를 들어 5V 내지 25V의 범위일 때, 디지털 1차 루프(100)에서 디지털 곱셈기 소자(105)를 사용하는 것이 유리한데, 왜냐하면 높은 DC 바이어스가 1차 구동 신호 내에서 낮은 전압의 사용을 가능하게 하기 때문이다. 이 경우, AC 구동 신호의 진폭은 예를 들어 0.6V일 수 있고, 어떠한 경우든 양호하게 공칭 1.8V 공급 레일 내에서 있어, 높은 DC 회전자 바이어스는 가장 높은 AC 구동 신호 진폭보다 최대 20배 높을 수 있다. 높은 DC 바이어스가 사용되지 않으면 일반적으로 구동 DC 제어를 위해 필요한 고전압 구동을 생략하는 것은, 1차 루프 회로에 의해 요구되는 실리콘 면적을 감소시킨다. 2차 신호 내에서 1차 구동 루프가 유도한 오프셋 (1차 유도 오프셋으로도 알려진) 및 잡음은 이러한 장치 내에서 보상하기에 비교적 간단하다. 오프셋 보상은 나중에 더 상세히 기술된다.
또 다른 대안적인 실시예에서, AGC(104)는 DC 신호를 제공하고, 이 신호는 디지털 1차 AC 신호를 형성하기 위하여 곱셈기(105) 대신에 회로에 배치된 디지털 합산 요소 내에서 위상(φ1)을 갖는 AC 신호와 결합된다. 유사하게 필요한 높은-전압 구동에도 불구하고, 이러한 선택사항은 드라이브와 2차 감지 사이의 일정한 교차-결합 경로가 지배적인 속도 오프셋 소스일 때 실현 가능할 수 있다. DC 제어는 AC 부분이 일정하게 유지될 때 오프셋이 안정화되도록 허용한다.
디지털 1차 루프에서 DF(106)를 통한 도 3의 구현은 시스템 시작 동안 높은 이득을 요구할 수 있는데, 왜냐하면 구동 신호가 검출된 1차 신호로부터 직접 생성되고, 1차 질량의 운동이 작은 진폭을 갖는 시작 도중에 이 신호가 초기에 약하기 때문이다. 요구되는 시작 증폭 필요들을 충족시키기 위해 DF(106)가 더 높은 이득을 갖도록 허용하기 위해, 진폭 제한 회로(AL)(107)는, 충분한 진폭이 시동 도중에 그리고 자연적으로 디바이스의 정상 동작 도중에 또한 달성될 때, 디지털화된 1차 신호의 진폭을 제한하기 위해 이러한 제 1 실시예에 도입되어, 디지털화된 1차 신호의 진폭은 회로의 선형 범위에서 유지되게 된다. 이러한 진폭 제한 회로(AL)(107)는 예를 들어 데이터 비트들을 위한 대수 스케일러 또는 간단한 우측 이동 소자를 포함할 수 있고, 이러한 소자는 DF (106) 출력에서 미리 결정된 신호 임계 레벨이 도달될 때, DF(106) 출력에 제공된 디지털화된 1차 신호의 진폭을 제한한다. 또한, 진폭 제한 회로(AL)(107)는, 1차 입력 신호 레벨이 DF(106) 출력에서 미리 결정된 신호 임계 레벨보다 낮을 때, 시작 도중에 디지털 1차 루프의 이득을 증가시키도록 구성될 수 있다. 즉, 진폭 제한 회로(AL)(107)는 디지털 1차 구동 AC 신호의 진폭을 제어한다. 이러한 간단한 진폭 제한 회로(AL)(107)는 빠르고 믿을만한 시작을 가능하게 하는 매우 비용 효과적인 방법을 제공한다. 진폭 제한 회로(AL)(107) 내의 위상 이동은 중요하지 않고 따라서 신호의 위상에 오로지 미미한 영향만을 미치고, 따라서 AL(107)의 출력에서 신호의 위상(φ1)은 DF(106)의 위상 응답에 의해 한정된다. 시동 장치들에 대해 추가로 가능한 장치는 나중에 기술될 것이다.
도 3의 실시예에서, DF(106)의 대역 밖의 이득은 1차 질량의 공진 주파수(fRES)에서의 이득보다 약간 높거나, 심지어 낮도록 설계될 수 있다.
도 3의 실시예에서, 1차 요소의 시작은 전기 회로들 상의 스위칭으로부터 발생하는 잡음에 의해 야기되는 작은 자극에 의해 단순히 야기될 수 있다. 특정 시작 자극이 없는 그러한 시작 프로세스는 상대적으로 느리고, 제 1 아날로그-디지털 변환기(ADC)(101)의 상대적으로 높은 분해능의 성능을 요구하여, 잡음에 의해 야기 된 최소 운동은 ADC(101)의 양자화 레벨들 사이에서 사라지지 않는다.
도 4에 도시된 실시예에서, 디지털화된 1차 신호는 멀티플렉서 회로(MUX)(109)를 통해 디지털 필터(DF)(106)에 공급된다. 본 실시예에서, 디지털 필터는 바람직하게는 저역 필터이다. 멀티플렉서 회로(109)의 목적은 시작을 위해 디지털 1차 루프(100)를 향해 시작 임펄스의 제공을 가능하게 하는 것이다. 디지털 펄스 형태의 신호가 MUX(109)의 입력을 통해 디지털 1차 루프(100)에 공급되도록 시작은 시작시 MUX(109)를 제어함으로써 구현되고, 이는 디지털 1차 루프(100) 및 아날로그 백 엔드 회로(BE)가 1차 질량(미도시)를 향한 초기 구동 힘을 생성하게 하여, 1차 질량이 진동 모드에서의 운동을 시작하게 한다. 디지털 펄스 형태 신호는 단일 임펄스 샘플을 포함할 수 있다, 즉 0이 아닌 값을 갖는 디지털 값 또는 한정된 전압 단차 또는 펄스 응답의 디지털 표현과 같은 다른 적합한 파형은 필터(DF)(106)의 입력을 향해 공급된다. 이것은 DF(106)가 그 임펄스 응답에 따라 신호를 출력하게 한다. 이러한 출력 신호는 또한 DF(106)의 고유 주파수(ω0)와 동일하거나 그 근처의 주파수 성분들을 포함한다. 이러한 고유 주파수(ω0)가 MEMS 소자의 공진 주파수와 일치하면, 이러한 시작 임펄스 신호는 공진 주파수(fRES)에서의 MEMS 공진기 진동의 시작을 야기한다. 정상 동작 동안, 디지털화된 1차 신호는 신호 위상 또는 진폭에 영향을 미치지 않는 멀티플렉서 회로(MUX)(109)를 통해 단순히 공급된다. 시작 임펄스를 디지털 펄스 형태로 공급하고, 시작을 위한 초기 공진 주파수 신호의 생성에서 DF(106)의 임펄스 응답 특성을 이용하는 것은, 매우 컴팩트한 회로를 허용하고, 또한 효과적인 시작의 구현을 가능케 한다. 유사한 기능이 MUX를 예를 들어 합산 요소로 대체함으로써 달성될 수 있음이 또한 일반적으로 알려져 있고, 정상 동작 동안 디지털 1차 루프에 합산되는 신호는 0으로 설정된다.
디지털 회로에서, 위에서 개시된 시작 임펄스는 간단하고 구현하기 쉽다. 이러한 시작 임펄스는 1차 루프가 미리 한정된 공진 주파수(fRES)에서 정전기 단계에 의해 생성된 신호를 증폭하는 것을 시작하게 하는 단지 작은 정전기 단계일 수 있다. 임펄스가 1차 출력 신호에 직접 공급될 수 있다면, 무한 대역폭으로 인한 기존의 원치 않는 공진기 진동 모드들의 위험성을 야기할 수 있다. 따라서, 도 4에 도시 된 바와 같이 DF(106) 이전에 디지털 1차 루프(100)에 시작 임펄스를 공급하는 것이 실현 가능하다. 바람직하게는 1을 초과하고, 예를 들어 1에서 4에 이르는, 높은 Q값을 통해, DF(106)의 90도 위상 지연 및 진동 주파수는 시작을 위해 서로 충분히 근접한다.
도 5에 도시된 다른 실시예에서, 멀티플렉서 회로(MUX)(109)는 디지털 합산 요소(105) 이후 및 제 1 DAC(110) 이전에 디지털 1차 루프(100)에 배치된다. 이전의 시작 멀티플렉서 실시예와 유사하게, 멀티플렉서 회로(109)의 목적은 시작을 위해 구동 루프를 향한 시작 임펄스의 제공을 가능하게 하는 것이다. 이러한 제 2 실시예에서, 시작 임펄스는 1차 아날로그 백 엔드 및 1차 질량을 향해 먼저 공급되어, 1차 질량이 운동을 시작하게 하고, 이러한 움직임은 1차 입력 신호에 반영된다. 이러한 대안은 DF(106)의 Q-값이 예를 들어, 1 미만이면, 실행 가능하게 되고, 이 경우 임펄스의 전력을 도 4의 경우의 공진 주파수에서 감쇠시킬 것이다.
2개의 특정 예들이 본 명세서에 개시되었지만, 디지털 1차 루프(100) 내의 다른 가능한 위치들은, 디바이스의 시작 상태 동안 디지털 1차 루프에서 시작 임펄스의 공급을 가능케 하기 위하여, 멀티플렉서 회로 MUX(109)에 적용가능할 수 있다.
디지털화된 1차 신호는 또한, 2차 신호에서 1차 유도된 오프셋의 보상을 가능하게 하기 위해 이러한 신호를 이용하는 디지털 2차 루프(200)에 공급된다. 도 3의 실시예와 같은 일부 실시예들에서, 디지털화된 1차 신호는 디지털 필터(DF)(106)를 통한 위상 이동 이후에만 디지털 2차 루프에 제공된다. 즉, 신호는 신호 진폭이 구동 AC 신호 성분에 대응하는 1차 루프 지점으로부터 제공되고, 이는 오프셋 보상을 위해 사용된 이러한 신호가 심지어 AGC 제어 이후에도 교차 결합된 1차 구동 AC 신호와 일치되는 것을 허용한다. 도 4의 예시적인 실시예와 같은 다른 실시예에서, 디지털화된 1차 신호는 제 1 아날로그-디지털 변환기(ADC)(101)로부터의 출력으로부터 직접적으로, 즉 디지털화된 1차 신호의 위상 이동 이전에 디지털 2차 루프를 향해 제공된다. 이러한 2차 신호의 임의의 1차 유도된 오프셋을 보상하기 위해, 디지털화된 1차 신호를 DF(106)를 통해 위상 이동시키기 전 또는 후에 디지털 1차 루프(100)로부터 디지털 2차 루프(200)를 향해 제공된 이러한 디지털화된 1차 신호는 1차 오프셋 보상 신호로 불린다. 그러나, 신호가 DF(106) 이후에 취해져야 하는 교차 결합 구동 AC 신호에 기인한 오프셋과, 신호가 바람직하게 DF(106) 이전에 취해져야 하는 2차 AFE 또는 직접 여기 내의 클럭 신호들의 교차-결합과 같은 구동 AC 신호에 직접적으로 의존하지 않는 다른 소스들에 기인한 오프셋 사이를 구별하는 것이 중요하다. 디지털 2차 루프의 IIR(206) 이전의 모든 실온 오프셋들의 보상은 어떠한 동적 범위 제한도 발생하지 않는 것을 보장한다. 이러한 종류의 장치는 1차 루프의 전체 디지털 설계에 의해 유리하게 가능하게 되고, 여기에서 결합 감도 및 위상의 조정 및 교정이 매우 작은 단계들에서 가능하며, 이는 아날로그 설계에서는 실현될 수 없을 것이다.
도 3, 도 4 및 도 5의 실시예들에 도시된 바와 같이, 디지털 부분에 대한 고품질 클록의 사용이 디지털 PLL 없이 디지털 제어기 회로 토폴로지를 가능하게 하지만, 고품질 클록 소스가 항상 이용 가능하지는 않을 수 있는데, 왜냐하면 이러한 고품질 클록이 일반적으로 오로지 외부 구성 요소들로부터 사용 가능하기 때문이다. 온-칩 이완형 발진기들 또는 링 발진기들은 일반적으로 외부 수정 발진기들보다 훨씬 더 많이 드리프트한다. 특히, 요소 공진 주파수(fRES) 및/또는 디지털 필터 응답 사이의 심지어 약간의 주파수 드리프트도 전체 MEMS 디바이스의 열악한 성능을 초래할 수 있다. 예를 들어, 폴딩 톤(folding tone)은 디지털 1차 루프(100) 및/또는 디지털 2차 루프(200)에서 생성될 수 있고, 이는 움직이는 MEMS 질량들 중 하나 이상의 원치 않는 공진 모드들에 의해 심지어 강화될 수 있다. 디지털 1차 루프(100) 내에서 사용되는 클록이 MEMS 발진과 동기화되지 않으면, 이러한 폴딩 문제는 대역내 잡음, 오프셋 및 대역밖의 잡음 중 어느 하나에 영향을 미칠 수 있고, 또한 변하는 주변 온도 및 회로 노화로 인한 회로의 성능 변화들에 영향을 미칠 수 있다. 실제로, 이러한 문제의 출현이 특정 온도점과 같은 특별한 조건들을 요구할 수 있으므로, 이러한 문제들이 디바이스 내에서 발생한다는 것을 인식하는 것은 어려울 수 있다.
디지털 및 아날로그 스테이지들 사이의 컴팩트한 인터페이스를 제공하는 잡음 성형 DAC들을 통한 튜닝 기능을 갖는 이완 발진기와 같은 시스템 클록 소스를 결합함으로써, 적절한 동기화는 필요할 때 향상되고 쉽게 구현될 수 있다. 따라서, 높은 시스템 클록 주파수 요건을 갖는 복잡한 디지털 PLL을 구비하는 부담없이 동기식 동작이 달성될 수 있다. 예를 들어, 5-비트 2차 또는 3차 델타-시그마-DAC는 실시예들에 따른 회로 내에서 잡음 성형 DAC로서 사용될 수 있다. 1차 루프 디지털 필터(DF)(106)는 DAC의 비선형성에 의해 야기되는 오차들 및 1차 신호와 시스템 클록 사이의 임의의 위상 오차를 제거하는 적분기를 포함할 수 있다. 도 3, 도 4, 도 5 및 도 6에 도시된 디지털 1차 루프(100)에서, DF(106)의 주파수 응답은, 시스템이 시작될 때 초기 주파수 오차가 10%를 초과하지 않는 한 시작이 계속되도록, 설계될 수 있다. AGC(104)의 입력이 LPF 이전에 취해질 때, 10% 오차는 DF 위상 이동이 이상적으로 -90도가 아니라는 사실 때문에 오로지 구동 힘의 감소만을 야기하고, DF(106)에 대한 고품질 인자가 사용될 때 이득은 감소할 수 있다. 한계는 예를 들어, 초기 디지털 클록의 10% 불일치가 1.5 %의 구동 힘의 감소와 동등한 구동 신호에서 10도(10°)의 위상 오차를 야기하는 것일 수 있다. 이것은 시동에 최소한의 충격을 미치며, 도 6의 폐쇄된 구동 루프와 PLL(300)은 모두 서로 독립적으로 시작할 수 있다.
제어기의 디지털 회로를 위한 고품질 클록 소스를 제공하기 위해, 도 6의 실시예에 개시된 바와 같이 PLL(300)이 사용될 수 있다. 이러한 PLL(300)은 단지 고품질의 DSP 마스터 클록 신호(CLK_DSP)를 생성하기 위하여 사용되지만, 폐쇄된 구동 루프 회로 또는 디지털 1차 루프(100)의 일부는 아니다. 유리하게, 1차 루프 디지털 필터(DF)(106)는 PLL(300)에 대한 필터링된 진동 입력 신호를 제공한다.
도 7은 디지털 신호 처리 회로를 위해 동기화된 고품질 DSP 마스터 클럭 신호(CLK_DSP)를 제공하기 위한 예시적인 PLL 회로(300)를 좀 더 상세히 도시한다. PLL(300)은 디지털 필터(DF)(106)에 의해 수행된 필터링의 결과로서 왜곡이 없는 필터링된 클록 신호(필터링된 디지털화된 1차 신호)를 DF(106) 출력으로부터 수신한다. PLL(300) 내의 위상 주파수 검출기(PFD)(701)는 클록 분할 회로(DIV)(705)를 통해 분할된 아날로그 VCO(710)로부터 수신된 클록 신호를 디지털 1차 루프(100)로부터의 기준 신호와 비교하고, 2개의 입력들 사이의 위상 및 주파수 차이에 대해 변하는 DC 신호를 생성한다. 이러한 DC 성분은 VCO(710)를 제어하기 위하여 루프 필터(LF)(702) 내의 필터링 이후 사용된다. 디지털 1차 루프 내의 LPF가 공진 주파수에서 90도 위상 지연을 갖도록 설계되지만, 시스템이 최대 10도의 초기 오차로 시작할 때, 이러한 오차는 PLL이 기준 주파수에 동기화된 후에 제거될 것이다. 동기화 이후, PLL이 디지털 1차 및 디지털 2차 루프들 모두에서 디지털 제어 회로에 대해 정확한 DSP 마스터 클록 신호(CLK_DSP)를 제공할 때, 2차 동기 검출 및 오프셋 소거가 정밀하게 기능한다. DSP 마스터 클럭 주파수는 제어 가능하게 만들어질 수 있어, 공진 주파수가 변경된다 할지라도, 공진 주파수와 일치될 수 있다. 1차 루프의 시작은, 시작 도중의 주파수 안정화가 디지털화된 1차 신호 레벨 및 시동 시간에 무시할만한 영향을 미치는 방식으로, 디지털 제어기 회로가 비동기 클록으로 클럭킹될 때에도 시작이 발생하는 것을 보장함으로써, DSP 마스터 클록의 동기화와 독립적으로 이루어질 수 있다.
복조 신호들 및 교정된 위상 이동 계수들
디지털 2차 루프(200)는 코히어런트 검출을 위해 동위상 복조 신호(I = sin (2πfPRIMT + φ3)) 및 직교위상 복조 신호(Q = sin (2πfPRIMT + φ4) = cos (2πfPRIMT + φ3))를 필요로 한다. 도 3, 도 4, 도 5 및 도 6에 개시된 실시예들에서, 전역 필터들(APF1(151) 및 APF2(152))은 위상 이동을 위해 디지털 1차 루프(100)와 디지털 2차 루프(200) 사이에 배치된다. 디지털 2차 루프(200)에 대한 복조 신호들은 필터링된 디지털화된 1차 신호로부터 이들 전역 필터들(APF1(151) 및 APF2(152))에 의해 생성된다. 당업자가 잘 알고 있는 바와 같이, 전역 필터의 사용은 단순히 필터 실현을 위한 하나의 대안이고, 예를 들어, 저역 필터, 고역 필터 또는 대역 필터들은 특히 오프셋 감소 또는 고주파 잡음 필터링이 요구될 때 또한 실행 가능한 옵션들이다. 대안적으로, 위상 이동은 지연 라인들 또는 해당 기술에서 알려진 임의의 다른 실행 가능한 대안으로 구현될 수 있다. φ3과 φ4 사이의 정확한 90도 위상 이동은 또한 공진 주파수에서 90도 위상 이동을 구현하는 논리 회로로 구현될 수 있다. 그러나, 필터 옵션은 디지털 제어 회로에서 낮은 클록 주파수의 사용을 허용하고, 따라서 추가로 전체 설계의 목표들 중 하나인 디지털 회로에서 낮은 전력 소모를 용이하게 하므로, 유리하다. 전역 필터들에 의해 야기된 위상 이동은 교정된 위상 시프트 계수들(CPC)을 사용하여 교정되고, 각각의 전역 필터가 자신의 교정 계수들을 가져, 각각의 전역 필터가 각각의 신호에 대해 의도된 위상 이동을 야기하도록 한다. 동위상 복조 신호(I)와 직교위상 복조 신호(Q) 사이의 위상 이동은 본질적으로 90도이다. 교정된 위상 이동 계수들(CPC)은 CPU와 같은 프로세서 또는 레지스터들(미도시)로부터 수신될 수 있다. 교정된 위상 이동 계수(CPC)는 바람직하게는 제조 프로세스 도중에 MEMS 디바이스의 초기 교정 동안 얻어지고, MEMS 디바이스가 동작 중일 때 나중의 사용을 위해 레지스터들 또는 메모리/메모리들에 저장된다. 상이한 교정된 위상 이동 계수들은 공진 주파수(fRES)의 변동, 요소와 ASIC 사이의 기생 저항들의 변동, 및 2차 루프 특성들의 변동과 같은 효과들 포함하도록 온도 범위에 걸쳐 교정될 수 있다.
도 3, 도 4, 도 5 및 도 6에 도시된 실시예들에서, 위상 이동 전역 필터들(APF(151) 및 APF2(152))은 디지털 1차 루프(100)와 디지털 2차 루프(200) 사이에 논리적으로 배치된다. 실용적인 회로 구현에서, 이들 필터들은 MEMS 제어 회로의 임의의 적절한 위치에서 구현될 수 있다는 것이 이해되어야 한다.
2차 루프
2차 신호는 2차 질량의 움직임으로 인해 야기되고, 아날로그 프런트 엔드 회로(AFE)에 의해 아날로그 전기 신호로 변환된다. 아날로그 프런트 엔드 회로는 디지털 2차 루프 회로(200)의 입력에서 수신되는 아날로그 2차 입력 신호를 제공한다. 이러한 2차 입력 신호는 제 2 ADC(201)로 지칭될 수 있는 디지털 2차 루프 회로(200)의 아날로그-디지털 변환기(ADC)(201)에 의해 디지털화된다.
두 가지 기본 설계 대안들이 디지털 2차 루프(200)를 위해 개시된다.
제 1 실시예는 도 3에 도시된다. 이러한 제 1 실시예는 힘 피드백 성능이 없는 회로이다. 디지털화된 2차 신호는 제 1 저역 필터(216)로 필터링될 수 있다. 피드백 목적들을 위해 디지털화된 2차 신호의 위상을 조정할 필요가 특별히 없지만, 공진 주파수(fRES)보다 큰 고조파 주파수들과 같은 원하지 않는 고주파수들만을 감쇄시킬 필요가 있기 때문에, 이러한 제 1 저역 필터(216)는 임의의 디지털 저역 필터 토폴로지를 사용할 수 있다. 바람직하게, 제 1 저역 필터(216)는 무한 임펄스 응답(IIR) 필터를 포함한다.
디지털 2차 루프 회로(200)의 제 2 및 제 3 실시예들에서, 힘 피드백 기능이 포함된다. 이들 실시예들은 각각 도 4 및 도 5에 개시된다. 도 6의 디지털 2차 루프의 실시예는 본질적으로 도 5의 실시예에 대응한다. 제 2 및 제 3 실시예들에 따르면, 디지털화된 2차 신호는 바람직하게, 코히어런트 검출기 회로(CD)(202)에 의해 디지털화된 필터링된 신호를 처리하기 전에, 제 1 무한 임펄스 응답 필터(IIR)(206)를 통해 필터링된다. 디지털 2차 루프에서 IIR(206)을 사용하는 이점은 다수의 목적들이 단일 필터 회로로 만족될 수 있다는 점이다. 2차 신호의 90도 위상 지연을 요구하는 IIR(206)은 힘 피드백을 위해 필요하다. 따라서, 면적과 전력이 절약된다. 제 1 무한 임펄스 응답 필터(IIR)(206)은 공진기의 공진 주파수 (fRES)에서 디지털화된 2차 신호에 대해 -90도 위상 이동을 생성한다. 제 1 IIR(206)을 사용하는 것의 추가 이점들은, 디지털화된 2차 신호의 DC 신호 레벨이 유지되고, 제 1 IIR(206)이 본질적으로 디지털 저역 필터인 동안, 공진 주파수(fRES) 이상의 고조파 주파수들 및 잡음이 감쇠된다는 점이다. 제 1 IIR(206)은 바람직하게는 2차 이상의 차수의 저역 필터이다. 필터는 또한 피킹 필터(peaking filter)로 구성될 수 있다. 2 차 신호의 검출이 90도 위상 지연 없이 또한 구현될 수 있지만, 1차 주파수에서 90도 위상 지연을 갖는 디지털화된 2차 신호는 2차 루프에서 힘 피드백 기능을 구현하기 위하여 유용하다. 디지털 2차 루프(200)에서의 힘 피드백 장치는 2차 요소 및 2차 프런트 엔드 및 2차 백엔드 회로들을 갖는 폐쇄된 루프 토폴로지를 형성한다. 힘 피드백 및 그 효과들은 나중에 보다 상세하게 기술될 것이다. 제 1 IIR(206)은 제 2 ADC(201)에 의해 야기된 임의의 양자화 잡음을 필터링하도록 추가적으로 구성될 수 있다.
디지털 2차 루프(200)는 위상 이동 회로를 통해 디지털 1차 루프로부터 디지털 동위상 복조 신호(I = sin (2πfPRIMT + φ3)) 및 디지털 직교위상 복조 신호(Q = sin (2πfPRIMT + φ4) = cos (2πfPRIMT + φ3))를 수신한다. 복조 신호는 필터링된 디지털화된 1차 신호로부터 생성된다. I 및 Q 복조 신호들의 위상들은, 바람직하게 2개의 위상 이동 전역 필터들(APF1(151) 및 APF2(152))을 포함하는 위상 이동 회로에 의해, 디지털화되고 바람직하게는 필터링되며 위상 이동된 2차 신호의 주의 깊게 위상 정렬된 하향 변환을 위해 이들을 사용하기 전에, 조정되어, 이들 신호들의 위상을 MEMS 디바이스 회로의 임의의 부분들에 의해 야기된 위상 지연들로 조정하고, 이들 지연들은 예를 들어 디지털 2차 루프 아날로그-디지털 변환기(ADC)(201)및 다른 신호 처리의 지연, 및 예를 들어 기생 저항으로 인해 출현할 수 있는 1차 및 2차 기계적인 요소들에 의해 야기된 지연들을 포함한다. 적어도 제 2 아날로그-디지털 변환기(ADC)(201)에 의해 야기된 지연이 예를 들어 제 2 ADC(201)에 의해 사용되는 샘플링 주파수에 의존하고, 따라서 I 및 Q 복조 신호들의 위상들이 회로 내의 공지된 순시 지연들에 따라 디지털화되고 위상 이동된 2차 입력 신호의 위상과 그들의 위상을 일치시키기 위하여, 적절하게 조정될 필요가 있을 수 있음을 주목해야 한다. 상술한 바와 같이, I 및 Q 복조 신호들의 위상들의 조정은 교정된 위상 이동 계수들(CPC)에 의해 제어된다.
도 4의 실시예에 따른 디지털 2차 루프(200)는 또한 디지털 1차 루프(100)로부터 1차 오프셋 보상 신호로서 디지털화된 1차 신호를 수신한다. 도 5 및 도 6에 도시된 실시예들에서, 디지털 2차 루프는 디지털 1차 루프의 곱셈 요소(105)의 출력으로부터 디지털 1차 구동 AC 신호의 형태로 1차 오프셋 보상 신호를 수신하고, 도 3의 제 2 실시예에서, 1차 오프셋 보상 신호는 진폭 제한 회로(AL)(107)의 출력으로부터 수신된다. 디지털 1차 루프(100)로부터 디지털화된 1차 신호를 얻는 정확한 지점과는 별도로, 2차 신호에 대한 1차 유도된 오프셋 보상을 수행하기 위해 디지털 2차 루프에 제공된 이러한 신호를 1차 오프셋 보상 신호로서 지칭할 수 있다.
디지털화된 2차 신호를 코히어런트 검출기를 향해 공급하기 전에, 이러한 1차 오프셋 보상 신호는, 임의의 1차 구동 유도된 2차 오프셋을, 즉 1차 구동 신호와 2차 신호 사이를 상관시키는 임의의 오프셋, 및 결과적으로 또한 디지털 1차 AC 구동 신호 내의 잡음에 의해 야기된 2차 신호 내의 잡음을 보상할 수 있도록 처리된다. 오프셋 보상은 감산(합산) 소자(213) 내의 디지털화된 2차 신호로부터 적절하게 지연되고 스케일링된 1차 오프셋 보상 신호를 감산함으로써 구현될 수 있다. 1차 오프셋 보상 신호의 지연 및 스케일링은 1차 오프셋 보상 회로(POC)(203))로 구현된다. 1차 구동 유도된 2차 오프셋 보상의 하나의 결과는 2차 신호의 내의 다양한 크로스토크 관련 오차가 감소될 수 있다는 것이다. 또한, 1차 구동 유도된 2차 오프셋 보상은 검출된 각속도를 나타내는 검출된 동위상 크기 신호 내의 오프셋 오차를 감소시킨다. 1차 오프셋 보상 신호를 처리하기 위한 회로 및 방법은 도 15와 관련하여 나중에 보다 상세하게 논의될 것이다.
코히어런트 검출 회로(CD)(202)는 그 출력들 중 하나에 2차 신호의 복조된 동위상 성분을 제공하고, 이러한 동위상 성분 신호는 자이로스코프가 겪는 검출된 각속도에 대한 정보를 제공한다. 이러한 동위상 성분 신호는 추가의 처리를 위해 각각의 디지털 2차 루프 출력(각도도 출력) 내의 디지털 신호로서 제공될 수 있다. 덧붙여, 코히어런트 검출기 회로(CD)(202)는 2차 신호의 복조된 직교 성분을 그 출력에서 제공할 수 있고, 이러한 성분은 적절한 신호 처리가 디지털 2차 루프(200) 및 2차 아날로그 백 엔드 회로(ABE) 내에 적용된 후에 직교 보상을 위해 사용될 수 있다.
디지털 2차 루프 회로(200)가 직교 보상 신호를 생성하도록 구성되면, 코히어런트 검출기 회로(CD)(202)로부터 얻어진 2차 입력 신호의 직교 성분은 직교 보상 제어기 회로(QCC)(204)를 통해 추가로 처리될 수 있다. 직교 보상 제어기 회로 (QCC)(204)는 복조된 2차 신호의 직교 위상 성분에서 직교 성분을 추출하도록 구성된다. QCC(204)는 복조된 2차 신호의 직교 성분을 적분하도록 구성된 적분기 회로로서 구현될 수 있다. 디지털-아날로그 변환기(DAC)(205)는 최종적으로 디지털 직교 보상 성분 신호를 아날로그 직교 보상 신호(QC)로 변환하며, 이러한 아날로그 직교 보상 신호(QC)는 2차 질량의 직교 움직임을 제거 또는 감소시키기 위해, 직교 보상 신호(QC)를 2차 요소와 동작 가능하게 배열된 용량성 직교 보상 전극들을 향해 다시 추가로 공급하기 위한 아날로그 백 엔드 회로(ABE)에 공급될 수 있다.
도 5 및 도 6에 도시된 실시예들에서, 디지털 2차 루프(200)는 교차-결합 보상 회로(CCC)(210)를 더 포함한다. 교차-결합 보상은 디지털 2차 루프 회로(200) 내에서 피드백 루프를 형성한다. 교차-결합 보상(CCC)(210)은 2차 루프의 동적 응답의 제어를 가능하게 하고, 2차 백 엔드(ABE)와 2차 프런트 엔드(AFE) 사이에서 발생하는 교차-결합의 보상을 가능하게 한다. 교차-결합 보상의 디지털 구현은 간단한 스케일링 기능을 포함할 수 있으며, 이는 피드백 신호의 극성을 심지어 변경시킬 수 있다. 이러한 교차-결합 보상의 디지털 구현은 많은 아날로그 커패시터들과 정밀한 저항들을 요구할 아날로그 2차 루프 내의 유사 피드백과 비교할 때 면적 효율적이다.
힘 피드백
도 4, 도 5 및 도 6에 도시된 바와 같이, 디지털 2차 루프(200)는 디지털 2차 루프(200)에서 힘 피드백 신호(FF)를 생성하기 위한 디지털 힘 피드백 회로를 포함할 수 있다. 힘 피드백 신호(FF)는 아날로그 백 엔드 회로를 통해 2차 요소를 향해 공급된다. 이러한 힘 피드백 신호(FF)는 2차 루프의 응답 함수를 조정하기 위하여 사용되어, 2차 루프의 진폭 응답 함수가 공진기의 공진 주파수에서 또는 그 근처에서 더 평평해지게 된다. 따라서, 힘 피드백 기능은 2차 루프를 안정화시킨다.
힘 피드백 신호(FF) 생성은 바람직하게는 2차 또는 더 높은 차수의 피킹 무한 임펄스 응답 필터 회로(IIR)(206)를 통해 이를 필터링함으로써 디지털화된 2차 신호로부터 시작한다. 바람직하게는, 무한 임펄스 응답 필터 회로(IIR)(206)는 제 2 차수로 이루어진다. 2차 필터는 작은 칩 면적을 요구하고, 디지털화된 2차 신호 내의 작은 지연들을 초래한다. 신호 프로세서에서 구현되는 경우, 이는 예를 들어 FIR 필터와 비교하여 시간 단계당 더 적은 수의 계산들을 적절하게 의미하며, 따라서 계산 절감 및 감소된 지연들을 제공한다. 덧붙여, 앞에서 설명한 바와 같이, IIR은 공진 주파수들 범위에서 정확한 위상 이동을 제공하고, 공진 주파수를 초과하여 오로지 작은 지연들 및 작은 회로 면적을 야기하고, 반면에 FIR은 공진 주파수에서 정확한 위상 이동을 제공하지만, 더 큰 지연들 및 더 큰 회로 면적을 갖는다. IIR 필터 회로(206)의 Q-값을 원하는 레벨로 구성하고, IIR 필터 회로(206)의 피크 주파수를 적절히 조정하기 위해 필터 계수들의 세트가 계산된다. 이와 같은 공진 주파수(fRES)에 추가하여, 주위 온도는 이들 필터 계수들에 영향을 미치는 파라미터일 수 있다. 이것은 온도가 기계적 공진기의 공진 주파수(fRES)를 변경시킬 수 있기 때문이다. 상이한 계수들은 공진 주파수(fRES)의 변화에 기초하여 한정될 수 있다. 정의된 필터 계수들은 메모리(들) 또는 레지스터(들)에 저장될 수 있고, 메모리 또는 레지스터들 또는 CPU로부터 필터에 제공될 수 있다. 공진 주파수(fRES)에서, IIR 필터 회로(206)는 신호의 위상을 90도만큼 변화시킨다. 2차 질량의 2차 검출 운동의 위상에 관한 이러한 90도 위상 지연은 힘 피드백 신호를 위해 요구된다. 입력되는 디지털화된 2차 신호의 직류(DC) 레벨은 IIR 필터 회로(206)에서 변경되지 않고 유지되고, 1차 주파수 이상의 주파수들은 댐핑된다. 힘 피드백 루프에서 IIR 필터(206)를 사용하는 추가적인 이점은 피킹 IIR 필터에 의해 야기된 위상 이동이 공진 주파수보다 높은 주파수들에서 180°에 접근하고, 이러한 위상 이동은 넓은 주파수 범위에 걸쳐 크게 변하지 않는다는 점이다. 예를 들어 1의 Q값에 대해, 피킹 IIR 필터의 위상 이동은 6*fRES 이상의 주파수들에서 170도를 초과하고, 이러한 위상 이동은 10개 이상의 주파수들의 주파수 범위에 걸쳐 180°±10° 내에 유지된다. 5의 Q값에 대해, 피킹 IIR 필터의 위상 이동은 이미 2*fRES의 주파수에서 170도를 초과하고, 마찬가지로 2*fRES보다 높은 10개 이상의 주파수들의 주파수 범위에 걸쳐 180°±10° 내에 유지된다.
상술한 위상 응답의 기술적인 이점은 본질적으로 180°위상 이동을 갖는 신호가 기계적 공진기들에서 임의의 원치 않는 발진 모드들을 야기할 수 없다는 점이다.
동일한 디지털 IIR 필터가 1차 및 2차 루프 모두를 위해 사용된다면, 칩 면적 및 계산 절감을 위한 추가 가능성이 제공된다. 이것은 디지털 IIR 필터의 클록 속도를 두 배로 함으로써 구현될 수 있다.
IIR 필터(206)는 바람직하게는 1차 신호를 사용하여 생성된 클록을 사용한다. 1차 신호를 필터링하는 것은 클록 신호의 잡음을 감소시킨다. 1차 신호로부터 클록을 생성하는 것의 이점은 클록이 1차 공진 주파수(fRES)의 변화들을 따를 것이라는 점이다. 따라서, 90도 위상 이동 주파수는 또한 1차 공진 주파수의 변화들을 따르고, 이는 디지털 IIR 필터의 계수를 조정해야 할 필요성을 감소시킨다. 클록은 필터링된 디지털화된 1차 신호로부터 직접 생성될 수 있거나, 또는 안정된 시스템 클록은 필터링된 디지털화된 1차 신호를 입력으로서 수신하는 PLL에 의해 제공될 수 있다.
선택적으로, 힘 피드백 루프는 2차 지연 보상 회로(207)를 포함할 수 있다. 디지털 2차 루프 회로(200)에서 사용되는 샘플링 속도가 높고 각각의 샘플링 지연이 fRES에서 등가 위상 지연으로서 1도 미만이고 및/또는 2차 루프의 AFE/ABE 섹션들 내에 필터를 도입하는 지연이 없다면, 2차 지연 보상 회로(207)는 생략될 수 있다.
제 3 디지털-아날로그 변환기(DAC)(209)는 디지털 신호를 아날로그 힘 피드백 신호(FF)로 변환시키고, 이러한 아날로그 힘 피드백 신호(FF)는 2차 아날로그 백-엔드 회로(ABE)를 향하여 공급되기에 적합하고, 피드백 힘이 MEMS 소자의 2차 질량에 대해 야기되게 하기 위하여 사용되기에 적합하다.
도 8은 피킹 IIR 필터 회로(206)의 다수의 주파수 응답 곡선들을 도시한다. 도 8에서, 피킹 IIR 필터의 응답 곡선들은 250Hz 간격들을 갖고 도시되었다. 실용적인 디바이스에서, 피킹 IIR 필터 회로(206)의 동작 파라미터를 정확하게 설정하기 위해, 예를 들어 1Hz 또는 바람직하게는 10Hz 간격들로 필터 계수들이 계산될 수 있어서, IIR 필터 회로(206)의 피킹 주파수는 공진 주파수(fRES)를 높은 정밀도로 일치시키도록 구성될 수 있다. 당업자가 알고 있는 바와 같이, 기계적인 공진기의 온도는 공진 주파수에 영향을 미칠 가능성이 있다. 따라서, 피킹 IIR 필터 회로(206)의 동작 파라미터들은 온도에 의존할 수 있고, 온도는 필터 계수들에 대한 하나의 선택 파라미터로서 사용될 수 있다.
도 9a는 힘 피드백 루프의 주요 요소들 및 특히 주파수 종속 전달 함수들을 갖는 이들 요소들의 단순화된 개략도를 도시한다. 이들은 아날로그 백 엔드 회로(ABE)에서 2차 요소(52), 2차 루프 IIR(206), 2차 지연 보상 회로(SDC)(207) 및 아날로그 필터(FILT)(172)를 포함한다. 2차 요소(공진기)로부터 수신된 전기 신호인 2차 입력 신호는 바람직하게는 연속 시간 내에 있고, 디지털화된 2차 신호가 위상 이동을 위해 디지털 도메인에서 1차 IIR(206)에 공급되기 전에, 도 3, 도 4, 도 5 및 도 6에 도시된 제 2 ADC(201)에 의해 디지털화된다(아날로그-디지털). 또한, 디지털 영역에서, 2차 지연 보상 회로(SDC)(207)는, 신호가 제 3 DAC(209, 디지털-아날로그)에서 아날로그 힘 피드백 신호(FF)로 변환되기 전에, 힘 피드백 신호의 지연을 조정한다. 2차 지연 보상(SDC)(207)과 제 3 DAC(209, 디지털-아날로그) 사이의 임의의 위치에서 시험 목적들을 위한 시험 입력 합산 요소(211)는 힘 피드백 루프 내에 제공될 수 있어, 힘 피드백 신호(FF)를 아날로그 백 엔드 회로에 제공한다. 이러한 합산 요소는 MEMS 디바이스의 정상 동작 도중에 사용되지 않으므로, 도 3 내지 도 6에 도시되지 않았다. 도 9a의 개략도는 힘 피드백 루프의 시험을 위한 결과 신호를 제공하도록 구성된 테스트 출력들에 대한 대안들을 나타낸다. 테스트 출력(Sout1)은 피킹 IIR 필터(206)를 통해 위상 이동된 후에 코히어런트 검출기 회로 (CD)(202)를 향해 공급된 디지털화된 2차 신호에 대응한다. 테스트 출력(Sout2)은 2차 지연 회로(SDC)(207)의 출력에서의 신호를 나타낸다.
도 9b는 각각 도 9a에 도시된 요소들의 전달 함수들을 도시한다. 도 9a와 비교하여, 다른 "요소", 즉 2차 질량에 영향을 미치는 기계적 힘들을 나타내는 합산 요소(182)가 도 9b에 추가된다. 2차 요소를 나타내는 기계적 공진기(TF_RES)(521) 및 아날로그 백 엔드 필터(TF_FILT)(1721)의 전달 함수들은 아날로그 도메인 내에 있고, 반면에 제 2 무한 임펄스 응답 필터를 나타내는 전달 함수(TF_IIR)(2061) 및 2차 지연 보상 회로를 나타내는 전달 함수(TF_COMP)(2071)는 디지털 도메인 내에 있다. 자연적으로, 2차 요소의 2차 질량에 영향을 미치는 힘들은 아날로그이고, 합산 기능(182)과 함께 도시된 바와 같이 아날로그 영역 내에서 발생하는 반면, 예시적인 장치에서 시험 신호들은 또한 신호 합산 기능(2111)과 함께 도시된 바와 같이, 디지털 도메인 내에 추가된다. 본 예에서, 공진기의 공진 주파수(fRES)는 105 rad/s이다.
도 10은 입력 신호(Tin) 및 출력 신호들(Sout1 및 Sout2) 중 하나를 갖는 2차 요소 및 IIR(TF_IIR)을 나타내는 기계적 공진기(TF_RES)만을 갖는 루프의 결합된 전달 함수의 보드 선도를 도시한다. IIR 저역 필터의 4가지 상이한 Q값들(5, 10, 15 및 20)에 대응하는 곡선들이 도면에 그려져 있지만, Q=5, Q=10 및 Q=20인 Q값이 도면에 식별되었다. Q값이 클수록, 위상의 미분은 공진 주파수에서 작아지고, 이것은 공진 주파수 주변의 평탄화하는 위상 응답 곡선에 의해 도시된다. Q값들은 원하는 설계 파라미터들에 기초하여 선택될 수 있다. 2차 IIR Q값은 바람직하게 1 내지 30의 범위 내에 있을 수 있다. 2차 루프에 대한 빠른 안정화 시간이 예상될 때, 2 차 IIR의 Q값은 바람직하게 1 내지 3의 범위 내에 있다. 공진 주파수에서 위상의 작은 도함수가 유리한데, 왜냐하면 위상 시프트가 대략 원하는 수준에 있는 신호 대역이 더 넓을수록, 구동과 감지 즉 1차 및 2차 운동들 사이의 주파수 불일치에 허용 오차가 더 커지기 때문이다. 즉, 1차 루프와 2차 루프의 정밀한 주파수 매칭은 덜 중요해진다. IIR 필터의 Q값을 증가시키는 것은 위상 미분이 동일하게 낮은 레벨로 유지하면서 대역밖의 이득을 줄이는 것을 가능케 한다. 또한, DC 피드백이 양이고, 기계적인 공진기(2차 요소(52)) 및 IIR(206) 모두에서 -90도 위상 이동이 fRES에서 음의 피드백을 보장하는 동안, 발진을 방지하기 위하여, 루프의 DC 이득이 항상 1 미만인 것을 주목해야 한다.
그래프에 그려진 Q값들이 모두 1보다 훨씬 크고, 이는 바람직한 선택사항임에도 불구하고, 일부 경우들에서 더 낮은 Q값들이 사용 가능하다. IIR의 Q-값이 예를 들어, 1-3의 범위로 낮아지면, 위상 미분은 fRES에서 증가하지만, 다른 한 편으로 공진 근처의 대역밖 이득은 낮아질 수 있어, 피크가 존재하지 않을 수 있다. 이것은 5의 Q값을 통해 이미 관찰될 수 있었고, 이러한 대역밖의 이득은 상당히 낮아진다. 따라서, 2차 루프 IIR의 1-3의 낮은 Q값 범위는 2차 루프에 매우 빠른 안정 시간이 요구되는 조건을 위해 실행 가능한 대안을 제공할 수 있고, 잠재적으로 증가된 높은 주파 이득은 양호하게 허용되고, 어떠한 기생 모드도 여기되지 않는다.
도 11a는 도 9b에 도시된 요소들의 개별 전달 함수를 갖는 보드 선도를 나타낸다. 2차 요소를 나타내는 기계적 공진기(RF_RES)의 크기 전달 함수는 공진 주파수(fRES)에서 명확한 피크를 가지며, IIR 필터(TF_IIR)의 전달 함수는 또한 공진 주파수(fRES)에서 피크를 보이도록 설정된다. 힘 피드백의 구현을 위한 중요한 특징은, 이러한 주파수에서, IIR 필터(TF_IIR)의 위상 응답이 기계적 공진기의 위상 응답에 오히려 가깝다는 것이다. 백-엔드 내의 아날로그 필터들은 주로 공진 주파수(fRES)보다 확실히 높은 고주파, 예를 들어 양자화 잡음을 필터링하여 제거하도록 구성되며, 따라서 아날로그 필터들(TF_FILT)의 위상 응답은 공진 주파수에서 신호의 위상에 대해 단지 약간의 변화들을 야기한다. 2차 지연 보상의 전달 함수(TF_COMP)는 DC 신호를 제거하도록 구성된 고역 필터로서 모델링될 수 있고, 고역 필터의 위상 이동이 저역 필터들과 반대 방향인 동안 2차 지연 보상의 전달 함수(TF_COMP)는 아날로그 필터링(TF_FILT)에 의해 야기된 약간의 위상 이동을 보상하도록 구성될 수 있다.
힘 피드백을 위해, 전체 루프 전달 함수는 -180도 위상 이동, 즉 공진 주파수(fRES)에서 180도 위상 지연을 가져야 한다. 이러한 위상 이동은 공진기의 피킹 전달 함수(TF_RES) 및 IIR 필터(TF_IIR)로 달성된다. 따라서 어떠한 추가 위상 반전도 필요하지 않거나 허용되지 않는다. 본질적으로 코리올리 가속도계를 형성하는 센서 루프가 2차 공진 주파수에서 동작 영역을 제공하는 가장 높은 신호를 가지므로, 1차 및 2차 공진 주파수들의 주파수 일치는 필수적이다.
Tin으로부터 Sout1 또는 Sout2 로의 힘 피드백 루프의 결합된 폐쇄 루프 전달 함수를 도시하는 보드 선도는 IIR에 대해 상이한 Q값으로 도 11b에서 볼 수 있다. 아날로그 필터링(TF_FILT)의 영향을 도입하는 효과는 곡선들에서 보여질 수 있다. TF_FILT가 루프에 영향을 미칠 때, 공진 주파수(fRES) 이상의 주파수들에서의 이득은 증가한다. 루프 내에 고역 필터(TF_COMP)를 추가함으로써, 공진 주파수(fRES)보다 높은 주파수들에서의 이득은 TF_FILT가 없는 것과 유사한 레벨로 되돌아간다. 공진 주파수(fRES) 미만의 이득은 오로지 TF_FILT 및 TF_IIR로 달성된 원래의 "중간" 피크보다 약간 높다. 전달 함수 요소들(TF_RES, TF_IIR, TF_COMP 및 TF_FILT)을 갖는 2차 루프의 결합된 전달 함수는 오로지 공진기의 전달 함수(TF_RES) 및 위상 이동 요소(TF_IIR)를 갖는 "이상적인" 회로와 비교하여 공진 주파수(fRES)에서 약간 더 작은 위상 이동을 가질 수 있다. 결합된 위상 전달 함수 및 이에 따라 도 11b의 모든 위상 이동 요소들을 갖는 회로의 결합된 전달 함수들의 단계 응답은, 오로지 공진기(TF_RES) 및 필터(TF_IIR)의 조합에 대해 거의 동일한 레벨의 안정화 시간을 갖는 힘 피드백 루프를 제공한다.
IIR의 품질 인자(품질값, Q값으로도 알려진)를 높이는 것은 대역밖의 주파수들에서 더 적은 이득이 사용되는 것을 허용한다. 이는 2차 루프가 원하지 않는 기생 모드들에서 진동하기 어렵게 한다. 디지털 설계는 고품질 인자를 갖는 신뢰할 수 있는 필터를 가능케 하는 반면, 유사한 위상 응답을 갖는 아날로그 필터의 구현은 달성하기 매우 어려울 것이다. 아날로그 필터 설계에서, Q값에서의 상당한 변화가 허용되어야 하며, 이는 다시 문제가 될 것이다.
2차 루프의 디지털화는 2차 루프 회로 설계에서 추가적인 유연성을 초래한다. 심지어 더 넓은 낮은 미분 위상 응답의 대역은, 하나가 아니라 2개의 2차 IIR 필터들을 병렬로 배열하고, 2개의 IIR들을 필터의 고유 주파수에서 유사하지만 약간의 차이(즉, 800Hz)를 갖게 달리 구성하고, 2개의 IIR들의 고유 주파수들의 평균을 시스템의 공진 주파수에 맞춤으로써 달성될 수 있다. 단일 IIR(206)을 대체하는데 사용될 수 있는 병렬 IIR들(206a, 206b)을 갖는 이러한 대안적인 구성은 도 12에 도시된다. 제 1 IIR(206a)의 고유 주파수는, 예를 들면, fRES+Δf로 설정되고, 제 2 IIR(206b)의 고유 주파수는 fRES-Δf로 설정될 수 있다. 당업자가 알고 있는 바와 같이, 저역 필터의 고유 주파수는 필터에 의해 야기된 위상 이동이 -90도인 주파수와 동일하다. 병렬 IIR들을 갖는 장치는 더 낮은 대역밖의 폐쇄 루프 공진 이득을 허용하고, 동시에 공진 주파수 부근의 이득 변동도 또한 낮아진다. 합산 요소(222)는 출력 신호들을 결합하기 위해 2개의 병렬 필터들의 출력에서 필요하다.
디지털 힘 피드백 루프를 더 이용하기 위해, 제 2 아날로그-디지털 변환기(ADC)(201)에 설정된 요건들은 경감될 수 있다. 이산-시간 시그마-델타 ADC는 제 2 ADC(201)의 실현 가능한 대안이지만, 연속-시간 시그마-델타 ADC가 더 양호할 수 있다. 이는 연속-시간 시그마-델타 ADC는 MEMS 공진기와 직접 인터페이스하여 고전압 검출 DC 바이어스가 미리 취해질 수 있는 반면, ADC 내부 피드백으로 인한 미미한 비선형성은 공진 주파수에서 높은 루프 이득에 의해 효과적으로 감소되기 때문이다. 따라서, 아날로그-디지털 변환 전에 감소된 수의 이득 증가 회로가 요구된다. 충분히 높은 전압 검출 DC 바이어스와 연속-시간 시그마-델타 ADC를 통해, 2차 아날로그 프런트 엔드에서 심지어 1의 이득을 갖는 해결책이 구현될 수 있다. 즉 아날로그-디지털 변환 이전에 어떠한 추가적인 이득 증가 회로도 갖지 않는 해결책이 달성될 수 있다.
디지털 2차 루프 회로(200)의 지연 요건들이 폐쇄 루프 동역학에 큰 영향을 미치지 않게 하기 위하여 쉽게 엄격해지기 때문에, 나이키스트형 아날로그-디지털 변환기(ADC) 및 디지털-아날로그 변환기들(DAC)은 전체 디지털 제어기 회로의 전류 소비의 주된 부분을 쉽게 야기한다. 전력 소비가 중요한 인자인 응용들에서, 하나의 가능한 대안 해결책은 아날로그-디지털 변환 및 디지털-아날로그 변환 모두를 위해 오버샘플링 데이터 변환기들을 사용하는 것이다. 이러한 접근법은 도 13에 도시된다.
도 13에 따르면, 2차 신호는 2차 요소(52)로부터 수신되고, 아날로그 신호 처리는 2차 아날로그 프런트 엔드 회로(62)에서 수행되어 디지털화를 위해 준비된 2차 입력 신호를 생성한다. 10MS/s(10*10^6 샘플들/초)의 샘플링 속도를 갖는 단일-비트 2차 시그마-델타 아날로그-디지털 컨버터(ΣΔADC)(201)는 신호 주파수(공진 주파수(fRES))가 20kHz일 때 250의 오버-샘플링 비율을 제공한다. 실행 가능한 오버-샘플링 비율의 범위는 100과 300 사이일 수 있다. 이러한 예시적인 경우, 시그마-델타 아날로그-디지털 변환기(ΣΔADC)(201)의 양자화 잡음이 제한된 동적 범위는 16 비트에 근접하는 반면, 지연은 전형적으로 오로지 2 샘플들이다. 높은 오버샘플링 비율, 즉 높은 샘플링 속도는 ADC 변환에 의해 야기된 지연을 감소시킨다. 양자화에 관한 추가의 개선은 예를 들어 시그마-델타 ADC 회로에서 3차 변조기를 사용함으로써 직접적인 방식으로 얻어진다. 이는 시그마-델타 ADC를 신호 주파수에서 또는 보다 정확하게 공진 주파수(fRES)에서 양자화 잡음 전달 함수 내에 노치를 갖도록 구성함으로써, 신호 주파수에서 로컬 양자화 잡음 최소값의 생성을 가능케 한다. 이 방법은 지연이 2차 변조기를 사용하는 일 실시예의 지연으로부터 증가되도록 허용되는 경우 심지어 더 낮은 샘플링 속도를 허용한다.
단일-비트 데이터 스트림은 제 1 무한 임펄스 응답 필터(IIR)(206)의 입력 또는 출력에서 데이터 속도의 어떠한 변화도 없이 제 1 IIR(206)에 직접 공급될 수있다. 따라서, 신호의 데시메이션은 필요하지 않으며, 동일한 샘플링 주파수가 전체 힘 피드백 루프에서 사용될 수 있다. 피킹 타입의 제 2 무한 임펄스 응답 필터 (IIR)(206)는 필터링된 2차 신호의 고주파 양자화 잡음 내용을 상당히 감소시키지만 이를 제거하지는 않는다. 그러므로 대역밖의 잡음 성분의 폴딩을 방지하기 위하여, 복조 이전에 부가적인 필터링을 사용함으로써 또는 높은 선형성과 디지털화된 2차 입력 신호 데이터 속도와 동일한 데이터 속도로 사인 복조 반송파(I)를 사용함으로써, 코히어런트 검출기 회로(CD, 미도시)에서 디지털화된(바람직하게는 IIR 필터링된) 2차 신호의 복조에서 잔여 양자화 잡음을 고려하는 것이 중요하다. 디지털화되고 바람직하게는 IIR 필터링된(따라서 위상 지연된) 2차 신호는 힘 피드백 신호(FF)의 생성을 위해 사용될 수 있다. 힘 피드백 신호가 제 3 디지털-아날로그 변환기(209)에서 아날로그 힘 피드백 신호(FF)로 변환되기 전에 힘 피드백 신호의 지연 및 이득을 조정하기 위해 추가의 2차 지연 및 이득 제어 회로들(207, 208)이 제공될 수 있다. 추가의 아날로그 저역 필터(301)는 예를 들어, 힘 피드백 신호(FF)의 고주파 잡음 내용을 감소시키기 위해 2차 아날로그 백-엔드 내에서 힘 피드백 신호(FF)를 필터링하도록 구성될 수 있다.
바람직하게는, 2차 힘 피드백 루프 내의 제 3 DAC(209)는 디지털 2차 루프(200) 내의 제 2 ADC(201)와 동일한 주파수로 동작하는 다중-레벨 시그마-델타 (ΣΔ) 디지털-아날로그 변환기(ΣΔDAC)이다. 이러한 다중-레벨 DAC의 사용은 양자화 잡음을 감소시킨다. 이러한 접근 방식을 통해, ADC(201)와 제 3 DAC(209) 사이의 추가 필터링의 필요성이 없고, 반면에 동일한 샘플링 속도는 디지털 부분에서 폴딩이 발생하지 않는 것을 보장한다. 아날로그 부분의 교차-결합이 잠재적으로 문제가 될 수 있고, 따라서 샘플링 속도의 나이키스트 주파수보다 높은 전력을 감쇠시키기 위하여 아날로그 저역 필터(301)를 추가하는 것이 중요할 수 있다. 제 3 DAC(209) 출력에서의 양자화 레벨들의 수, 출력 선형성 및 회로의 아날로그 백-엔드 부분에서 저역 필터(301)의 복잡성 사이에 절충이 이루어질 수 있다. 저역 필터(301)의 지연은 작게 유지되어야 하며, 저역 필터(301)의 코너 주파수를 2차 신호의 신호 주파수의 적어도 10배(10×)로 구성하는 것이 바람직하다. 센서 요소의 비이상성으로 인한 및/또는 ADC(209)에서의 폴딩으로 인한 신호 주파수 오차로 변환하는 제 3 DAC(209)의 양자화 잡음의 위험성을 줄이기 위하여 아날로그 저역 필터링이 사용될 수 있다. 그러나, 2차 질량은, 질량의 관성이 질량이 기계적인 저역 필터로 작용하도록 하기 때문에, 고주파수 양자화 잡음을 위한 필터로서 또한 사용될 수 있다. 고주파수들에서 매우 높은 잡음 내용이 있다면, MEMS 소자의 비선형성 및 ADC(209)에서 샘플링 동작과 함께 2차 질량의 고주파수 모드들이 잡음으로 하여금 신호 주파수에 중첩되도록 야기하지 않음을 주의해야 한다.
도 13에 도시된 다른 실시예의 이점은, 변환기 회로들에서의 지연이 최소화되고, 변환기 회로들에 의한 전력 소비가 나이키스트형 변환기들과 비교하여 감소된다는 점이다.
코히어런트 검출기
도 14는 도 2 내지 도 6에 개시된 임의의 제어기 회로들과 관련하여 디지털 2차 루프에서 사용될 수 있는 예시적인 코히어런트 검출 회로(CD)(202)의 예시적인 개략도를 나타낸다.
이상적인 경우 Q=cos(2πfREST + φ3)로 표현될 수 있는 동위상 복조 신호(I=sin(2πfREST + φ3)) 및 직교 위상 복조 신호(Q=sin(2πfREST + φ4))는, 이들 신호의 위상을 조정하여 디지털화된 2차 신호의 동위상 및 직교 성분들과 일치시키고, I 및 Q 신호들의 상대 위상 차이를 90도로 설정하기 위하여, 위상 조정된다. 상술한 바와 같이, 위상 조정 복조 신호들(I 및 Q)은 공진 주파수(fRES)에서 1차 루프로부터 발진 신호를 수신하는, 적절하게 교정된 위상 이동 필터들(APF1(151) 및 APF2(152))로부터 수신될 수 있다. 선택적으로, 변조 신호들은 도 2에서와 같이 DDS로부터 수신될 수 있다. 위상 이동 필터들을 통해 복조 신호들에 대한 위상 조정을 수행하는 목적은, 디지털화된 2차 신호를 하향 변환하기 위하여 사용되는 신호들이 디지털화된 2차 신호와 동일한 위상이어서, 하향 변환이 가능한 한 위상 정렬되고 획득된 동위상 크기 성분의 신호에 어떠한 직교 신호 성분도 누출되지 않고, 반대의 경우도 마찬가지인 것을 보장하는 것이다. 위상 값들(φ3 및/또는 φ4)은, 위상(φ1)에서의 위상 조정된 디지털화된 1차 신호와 디지털 2차 루프에서의 위상 이동 후의 또는 위상 이동이 없는 디지털화된 2차 신호 사이의 위상 차이를 야기하는 임의의 및 모든 시스템 지연을, 디지털 2차 루프의 설계에 따라 보상하도록 조정된다.
제 2 아날로그-디지털 변환기(ADC)(201)로부터 수신되고, 제 1 IIR 필터(206) 또는 제 1 저역 필터(216)를 통해 선택적으로 필터링되고 위상 이동된 디지털화된 2차 신호는, 2개의 2차 신호 처리 브랜치들(branches), 즉 동위상 브랜치(711, 714, 715) 및 직교 브랜치(712, 713)로 분할된다. 지연된 동위상 복조 신호(I)는 코히어런트 검출기 회로의 동위상 브랜치에서 신호를 하향 변환하기 위하여 사용되고, 지연된 직교 위상 복조 신호(Q)는 코히어런트 검출기 회로(202)의 직교 브랜치에서 신호를 하향 변환하기 위하여 사용된다. 직교 보상이 사용되지 않으면, 직교 브랜치가 생략될 수 있다.
동위상 신호 처리 브랜치에서, 디지털화된 2차 신호는 제 1 혼합기 회로(711)를 통해, 이제 지연된 동 위상 복조 신호(I=sin(2πfREFT + φ3))를 사용하여 하향 변환되고, 이러한 하향 변환은 동위상 크기 신호를 초래한다. 복조에서 최소화된 위상 오차, 즉 가능한 한 완벽한 위상 정렬로 위상 정렬된 하향 변환을 수행하는 것이 중요하다. 이러한 관점에서 완벽함은 신호의 위상들이 동일하거나 또는 높은 통계적 의존성을 갖는 것을 나타낸다. 하향 변환에서, 2차 신호의 원하는 신호 대역은, 입력 각속도가 일치 주파수에서 센서 출력 응답을 생성하는 방식으로, 매우 낮은 주파수들로 변환된다. 일 실시예에서, 하향 변환된 원하는 신호 대역은 직류 레벨, 즉 0Hz로부터 시작한다. 하향 변환된 동위상 크기 신호는 이후 더 높은 주파수들을 갖는 임의의 원하지 않는 신호 성분들을 감소시키기 위해 저역 필터링될 수 있다. 데시메이팅 필터, 예컨대 종속접속된 적분기-콤(CIC) 필터는 하향 변환된 동위상 신호를 필터링하고 동위상 크기 신호의 샘플링 속도를 감소시키기 위하여 사용될 수 있다. 데시메이팅 필터(714)는 샘플링 주파수의 큰 변화들의 관점에서 유연하고, 또한 하향 변환 동안 신호에 출현할 수 있는 1차 주파수의 임의의 고조파 성분들을 효율적으로 필터링 제거한다.
2차 신호를 디지털화하기 위해 시그마-델타 ADC의 사용의 결과로서 2차 루프가 높은 주파수들에서 높은 레벨의 양자화 잡음을 함유하는 경우, 디지털 1차 및 디지털 2차 루프들 모두에서 그리고 디지털 2차 및 디지털 1차 루프들 사이의 신호 경로들에서, 공진 주파수의 100-300배 수준에서 동일한 높은 샘플링 속도를 사용하는 것이 유용할 수 있다. 최소한 2차측과 동일한 샘플링 속도를 갖기 위해 1차 루프 신호의 선형 보간이 가능할 수 있다. 동일한 샘플링 속도의 사용은, 1차 신호가 양자화 잡음을 갖지 않고, 본질적으로 또한 fRES 이상의 신호 전력을 갖지 않은 것을 가정하면, 복조 프로세스에서 2차 ADC 양자화 잡음의 하향 변환을 방지할 것이다. 이론적으로, 힘 피드백이 2차 루프에서 사용되지 않으면, 공진 주파수의 10배 정도의 샘플링 속도가 사용될 수 있다. 그러나, 힘 피드백 응답 시간 요건들은 디지털 회로의 샘플링 속도의 실제 최소값을 공진 주파수의 약 100배로 설정한다.
데시메이션 필터(714)를 통해 동위상 크기 신호를 선택적으로 필터링한 후에, 동위상 크기 신호의 작은 나머지 위상 오차들은 추가로 보정되어, 달성된 동위상 및 직교 채널(Is, Qs) 크기 신호들에 대한 벡터 놈을 계산할 수 있다. 벡터 놈 회로(VN)(715)는 동 위상 크기 신호에 대해 대한 벡터 놈(
)을 계산하도록 구성된 동 위상 처리 브랜치에 포함될 수 있어, 벡터 놈은 결합된 동 위상 크기 값(Is) 및 직교 크기 값 벡터들(Qs)의 길이의 절대값을 나타내게 된다. 벡터 놈의 부호는 검출된 각속도의 정확한 방향을 유지하기 위해 동 위상 신호 벡터의 부호와 동일하다. 따라서, 코히어런트 검출기 회로에 의해 제공된 최종 동위상 크기 신호는 결합된 최종 동위상 및 직교 크기 벡터들의 길이의 절대값을 포함할 수 있다. 벡터 놈의 계산은 예를 들어 상대 위상들(φ3 및 φ4)을 갖는 공진 주파수 신호들에 대응하는 동위상 및 직교 복조 신호들(I 및 Q) 사이의 비-최적 위상 차이(정확한 90도로부터 벗어나는)에 의해 야기되는 오차를 보상하기 위하여 사용될 수 있다. 디지털 진동 신호들(φ3과 φ4) 사이의 정확한 90도 위상 차이를 보장하는 대신에 동위상 신호에 대한 위상 정렬된 검출을 수행한 후에 벡터 놈의 계산을 사용하는 이점은, 이들 신호들을 생성하는 회로의 설계 제약들이 줄어들 수 있다는 점이다. 벡터 놈 계산은 복조에서 임의의 위상 불일치들의 영향을 제거하기 위하여 유용할 수 있다. 예를 들어, 복조 클록 위상 오정렬의 존재시, 직교 보상은 각속도 신호들에 반응할 수 있다. 따라서, 직교 보상 대역폭을 초과하는 주파수들에서, 동 위상 크기 채널의 이득이 변할 수 있다. 벡터 놈 계산은 이러한 유형의 주파수 의존 이득 이동을 제거할 수 있다. 벡터 놈의 효율적인 계산은 코르딕(CORDIC) 알고리즘을 사용하여 구현될 수 있다.
하나의 다른 구현에서, 1차 오프셋 보상 회로(POC)(203)에 의해 제공되는 지연되고 스케일링된 1차 오프셋 보상 신호는, 하향 변환 전에 동 위상 브랜치 내의 감산 요소(213)를 제 1 혼합기 회로(711)와 결합시킴으로써 코히어런트 검출기(DC)(202)의 동위상 브랜치로부터 감산된다.
직교 신호 처리 브랜치에서, 디지털화된 2차 신호는 지연된 직교 위상 복조 신호(Q)를 사용하여 제 2 혼합기 회로(712)에서 하향 변환되어, 직교 크기 신호를 초래한다. 동위상 복조 신호(I)와 유사하게, 가능한 한 완벽한 위상 정렬로 디지털화된 2차 신호의 하향 변환을 수행하는 것이 중요하다. 하향 변환의 위상 오차는, 특히 직교 보상이 완벽하지 않을 경우, 이득 오차를 그리고 또한 오프셋 의존성을 유발할 수 있다. 하향 변환에서, 2차 신호의 원하는 신호 대역은, 입력 각속도가 일치 주파수에서 센서 출력 응답을 생성하는 방식으로, 매우 낮은 주파수들로 변환된다. 일 실시예에서, 하향 변환된 원하는 신호 대역은 직류 레벨, 즉 0Hz로부터 시작한다. 하향 변환된 직교 브랜치 신호는 이후 더 높은 주파수들을 갖는 임의의 원하지 않는 신호 성분들을 줄이기 위해 저역 필터링된다. 데시메이팅 필터(713)는 필요할 때 하향 변환된 직교 크기 신호를 필터링하기 위하여 사용될 수 있다. 직교 신호 처리 브랜치에서 하향 변환 및 필터링의 결과는 2차 입력 신호에서 직교 성분의 크기를 나타내는 디지털 신호이다. 일 실시예에서, 데시메이팅 필터는 약 100Hz 이상의 주파수를 갖는 임의의 신호 성분들을 감쇠시킨다. 데시메이팅 필터들(713, 714)은 선택적이며, 예를 들어 디지털 LPF(106) 및 IIR(206)이 제 1 또는 제 2 ADC들(101, 201)에 의해 각각 야기된 임의의 양자화 잡음을 필터링하도록 구성될 때 코히어런트 검출기 회로(202)로부터 생략될 수 있다는 것을 주목해야 한다.
오프셋 보상
도 15는 1차 오프셋 보상 회로(POC)(203)의 일 실시예를 도시한다. 1차 구동 유도된 2차 오프셋은 다양한 이유들로 발생할 수 있다. 예를 들어, 1차 구동과 2차 신호 사이의 크로스토크는, 1차 운동이 여전히 작지만 1차 구동이 활성화될 때, 2차 신호의 동위상 성분의 존재로서 검출될 수 있다. 1차 및 2차 채널들 사이의 오프셋의 다른 예시적인 소스는, 몇 가지를 언급하면, 복조 오차, 1차 질량의 1차 운동으로 인한 2차 질량의 직접 여기, 바이어스 전압의 0이 아닌 임피던스로 인한 리플 및 비-등방성 감쇠이다. 오프셋은, 따라서, 자이로스코프 디바이스가 각속도를 겪지 않을 때, 2차 신호의 0 값으로부터의 임의의 편차를 나타낸다. 디지털 지연 회로 (710) 및 곱셈 회로(717)를 포함하는 오프셋 보상 회로는, 감산(합산) 요소(213)를 통해 2차 신호 체인에 결합되고, 디지털화된 2차 동위상 신호로부터 다수의 오프셋 신호를 보상하도록 구성된다.
1차 지연(ΔPRIM)은 교정 프로세스 내에서 한정되고, 하나 이상의 교정 계수들(CoeffT)은 2차 신호로부터의 크로스토크 신호의 동위상 성분을 최소화하기 위해 한정될 수 있다. 예를 들어, 상이한 교정 계수들(CoeffT)은 상이한 주변 온도들에 대해 한정될 수 있다. 온도 의존 교정 계수들(CoeffT)을 사용하는 것은 보다 전통적인 온도 보상을 통해 가능한 것보다 상이한 주변 온도들에서 오프셋 보상을 개선할 수 있다. 특히, 이러한 온도 의존적인 교정 계수들(CoeffT)은 1차 루프 신호들의 부정확성을 감소시킬 수 있고, 이는 1차 구동 유도된 2차 오프셋과 상관된다. 교정 프로세스에서 한정된 지연 값 및/또는 대응하는 교정 계수들은 이후 후속 사용을 위해 적절한 메모리 또는 레지스터(들)에 저장된다.
1차 구동 유도된 2차 오프셋 보상을 가능하게 하기 위하여 필요한 1차 오프셋 보상 신호에 대한 조정 가능한 지연(ΔPRIM)은, 예를 들어 프로그램 가능한 FIFO 회로 또는 조정 가능한 지연(ΔPRIM)을 도입하기 위하여 구성된 디지털 필터를 갖는 적합한 디지털 지연 회로(710)로 구현될 수 있다. FIFO 및 디지털 필터 모두는 정확하고 작은 위상 단계를 제공하고, 따라서 양호한 위상 교정 허용오차를 제공한다. 또한, 교정 계수(CoeffT)는, 디지털화된 2차 신호로부터 최종 오프셋 보상 신호를 감산하기 전에, 곱셈기 회로(717)로 시간 지연된 1차 오프셋 보상 신호에 적용될 수 있다.
도 16은 예시적인 MEMS 자이로스코프에서 1차 구동 유도된 2차 오프셋의 보상 결과를 도시한다. 검출된 각속도가 0dps(degrees per second)인 상황에서, 보상되지 않은 및 보상된 2차 동위상 신호의 두 신호들의 전력 스펙트럼 밀도(PSD)가 그려진다. 보상되지 않은 신호는 특히 5Hz 미만의 주파수에서 높은 오프셋 레벨을 나타낸다. 보상된 신호는 이러한 주파수들 상에서 1차 구동 루프 유도된 2차 오프셋의 상당한 감소를 나타낸다.
기술이 진보함에 따라, 본 발명의 기본적인 개념이 다양한 방식들로 구현될 수 있음은 당업자에게 자명하다. 그러므로, 본 발명 및 그 실시예들은 위의 예들에 제한되지 않고, 오히려 이들은 청구항들의 범위 내에서 변경될 수 있다.
Claims (17)
- MEMS 자이로스코프를 위한 디지털 제어 회로에 있어서:
디지털화된 1차 신호를 처리하도록 구성된 디지털 1차 루프 회로로서,
아날로그 1차 입력 신호를 상기 디지털화된 1차 신호로 디지털화하도록 구성된 제 1 아날로그-디지털 변환기, 및
상기 MEMS 자이로스코프의 기계적인 공진기의 공진 주파수에서 상기 디지털화된 1차 신호의 -90도 위상 이동을 야기하도록 구성된 제 1 무한 임펄스 필터로서, 상기 제 1 디지털 무한 임펄스 응답 필터는 그의 출력에서 필터링된 디지털화된 1차 신호를 제공하는, 상기 제 1 무한 임펄스 필터를 포함하는, 상기 디지털 1차 루프 회로;
디지털화된 2차 신호를 처리하도록 구성된 디지털 2차 루프 회로; 및
상기 필터링된 디지털화된 1차 신호로부터 2개의 위상 이동된 복조 신호들을 생성하도록 구성된 디지털 위상 이동 필터 회로를 포함하고,
상기 디지털 2차 루프는 상기 2개의 위상 이동된 복조 신호들을 사용하여 상기 디지털화된 2차 신호를 복조하도록 구성되는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 1 항에 있어서,
상기 제 1 무한 임펄스 응답 필터는 또한 상기 제 1 아날로그-디지털 변환기에 의해 야기된 상기 디지털화된 1차 신호 내의 양자화 잡음을 필터링하도록 구성되는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 1 항 또는 제 2 항에 있어서,
상기 디지털 2차 루프 회로는 아날로그 2차 입력 신호를 상기 디지털화된 2차 신호로 디지털화하도록 구성된 제 2 아날로그-디지털 변환기를 포함하고;
상기 디지털 위상 이동 필터 회로는 동위상 복조 신호 및 직교 복조 신호를 포함하는 상기 2개의 위상 이동된 복조 신호들을 상기 디지털 위상 이동 필터 회로의 출력들 상에서 생성하고;
상기 디지털 2차 루프 회로는 상기 동위상 복조 신호 및 상기 직교 복조 신호를 수신하고 상기 동위상 및 직교 복조 신호들을 사용하여 상기 디지털화된 2차 신호의 위상 정렬된 복조를 수행하도록 구성된 코히어런트 검출기 회로(coherent detector circuitry)를 더 포함하는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 2 항에 있어서,
상기 디지털 2차 루프는 상기 MEMS 자이로스코프의 기계적인 공진기의 공진 주파수에서 상기 디지털화된 2차 신호의 -90도 위상 이동을 야기하도록 구성된 제 2 디지털 저역 IIR 필터를 더 포함하는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 4 항에 있어서,
상기 제 2 디지털 저역 필터는 또한 상기 제 2 아날로그-디지털 변환기에 의해 야기된 상기 디지털화된 2차 신호 내의 양자화 잡음을 필터링하도록 구성되는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 2 항, 제 4 항, 또는 제 5 항 중 어느 한 항에 있어서,
상기 디지털 위상 이동 필터 회로는 동위상 복조 신호 및 직교 복조 신호를 포함하는 상기 2개의 위상 이동된 복조 신호들을 생성하기 위하여 상기 디지털화된 1차 신호를 위상 이동시키도록 구성된 적어도 2개의 디지털 필터들을 포함하고, 상기 위상 이동 디지털 필터들은 온도에 따라 변할 수 있는 교정된 필터 계수들로 교정되도록 구성되는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 1 항, 제 2 항, 제 4 항, 또는 제 5 항 중 어느 한 항에 있어서,
상기 제 1 및 제 2 아날로그-디지털 변환기들 중 어느 하나는 시그마-델타 아날로그-디지털 변환기를 포함하는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 7 항에 있어서,
상기 시그마-델타 아날로그-디지털 변환기는 연속-시간의 시그마-델타 아날로그-디지털 변환기를 포함하는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 6 항에 있어서,
상기 아날로그-디지털 변환기의 양자화 잡음 전달 함수는 상기 MEMS 자이로스코프의 상기 기계적인 공진기의 공진 주파수에서 노치(notch)를 갖도록 구성되는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 1 항, 제 2 항, 제 4 항, 또는 제 5 항 중 어느 한 항에 있어서,
상기 디지털 1차 루프는 자동 이득 제어 회로를 더 포함하고, 상기 자동 이득 제어 회로는 상기 디지털화된 1차 신호의 전체 교류 진폭 레벨을 검출하고 디지털 곱셈 요소를 제어하도록 구성되고, 상기 디지털 곱셈 요소는 디지털 1차 AC 신호를 생성하기 위하여 상기 디지털화된 위상 이동된 1차 신호의 진폭을 곱하도록 구성되는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 1 항, 제 2 항, 제 4 항, 또는 제 5 항 중 어느 한 항에 있어서,
상기 디지털 1차 루프는 자동 이득 제어 회로를 더 포함하고, 상기 자동 이득 제어 회로는 상기 디지털화된 1차 신호의 전체 교류 진폭 레벨을 검출하고 디지털 1차 AC 신호를 생성하기 위하여 상기 위상 이동된 디지털화된 1차 신호와 합산될 DC 신호를 제공하도록 구성되는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 1 항, 제 2 항, 제 4 항, 또는 제 5 항 중 어느 한 항에 있어서,
상기 디지털 1차 루프는 상기 디지털 1차 루프 내에서 시작 신호를 제공하도록 구성된 시작 회로를 더 포함하고, 상기 시작 신호는 상기 제 1 디지털 무한 임펄스 응답 필터가 상기 MEMS 자이로스코프의 상기 기계적인 공진기의 공진 주파수의 주파수 성분을 포함하는 신호를 출력하게 하는 디지털 펄스 형태를 포함하는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 12 항에 있어서,
상기 디지털 1차 루프는 상기 제 1 디지털 무한 임펄스 응답 필터의 출력에서 상기 필터링된 디지털화된 1차 신호의 진폭을 제어하도록 구성된 진폭 제한 회로를 더 포함하는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 3 항에 있어서,
상기 코히어런트 검출기 회로는:
상기 디지털화된 2차 신호를 동위상 크기 신호로 하향 변환하기 위하여 상기 동위상 복조 신호를 사용하도록 구성된 제 1 혼합기 회로를 포함하는 동위상 브랜치; 및
상기 디지털화된 2차 신호를 직교 크기 신호로 하향 변환하기 위하여 상기 직교 복조 신호를 사용하도록 구성된 제 2 혼합기 회로를 포함하는 직교 브랜치를 포함하고,
상기 코히어런트 검출기 회로의 상기 동위상 브랜치는 상기 동위상 크기 신호에 대한 벡터 놈(vector norm)을 계산하도록 구성된 벡터 놈 회로를 더 포함하고, 상기 벡터 놈은 결합된 동위상 크기 값 및 직교 크기 값 벡터들의 길이의 절대값을 포함하는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 14 항에 있어서,
상기 동위상 브랜치 및 상기 직교 브랜치 중 적어도 하나는 각각의 크기 신호의 샘플링 속도를 필터링하고 감소시키도록 구성된 데시메이팅 필터(decimating filter)를 더 포함하는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - 제 1 항, 제 2 항, 제 4 항, 또는 제 5 항 중 어느 한 항에 있어서,
상기 디지털 제어기 회로는 또한 상기 필터링된 디지털화된 1차 신호를 위상 동기 루프 회로에 대한 입력으로 제공하도록 구성되고, 상기 위상 동기 루프 회로는 상기 디지털 제어기를 위한 마스터 클록을 제공하도록 구성되고, 상기 마스터 클록은 상기 MEMS 자이로스코프의 상기 기계적인 공진기의 공진 주파수에 동기화되는, MEMS 자이로스코프를 위한 디지털 제어기 회로. - MEMS 자이로스코프에 있어서:
1차 요소,
2차 요소,
상기 1차 및 2차 요소들로부터 수신된 아날로그 전기 신호들을 처리하도록 구성된 아날로그 프런트 엔드 회로, 및
제 1 항, 제 2 항, 제 4 항, 또는 제 5 항 중 어느 한 항에 따른 디지털 제어기 회로를 포함하고,
상기 1차 요소 및 상기 2차 요소는 DC 회전자 바이어스 전압을 제공받도록 구성되는, MEMS 자이로스코프.
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