JP2002188925A - 改良型クロック手段を備えた慣性速度センサー及び方法 - Google Patents
改良型クロック手段を備えた慣性速度センサー及び方法Info
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Abstract
策 【解決手段】 ドライブ信号は速度感知要素に送られ、
速度感知要素の動きに対応する出力信号を提供するため
にピックアップ回路は速度感知要素に連結され、デジタ
ル論理は速度センサーをキャリブレートし、速度センサ
ーの故障の発生を検知し、速度感知要素はデジタル論理
にシステムクロック信号を提供するための周波数基準と
して利用され、速度感知要素の振動とシステムクロック
信号との間には固定位相関係が維持され、作動電力がセ
ンサーに印加された後のある期間中は疑似遷移に対する
応答を排除するためにシステムクロック信号は濾波さ
れ、デジタル論理はシステムクロック信号と同期してリ
セットされることを特徴とする慣性速度センサー及び方
法が開示されている。
Description
的には慣性速度センサーに、より厳密には改良型クロッ
ク手段を備えた慣性速度センサー及び方法に属する。
機航法、ミサイル及び宇宙船の誘導、及び自動車安定制
御系を始めとして多種多様なアプリケーションに使用さ
れている。これらのアプリケーションの多くは、安全性
が最重要課題であるので、センサーの故障に対してガー
ドするための対策が講じられねばならない。
は、新しく且つ改良された慣性速度センサー及び方法を
提供することである。
を備えた慣性速度センサー及び方法を提供することであ
る。
感知要素に送られ、振動速度感知要素の動きに対応する
出力信号を提供するためにピックアップ回路は速度感知
要素に連結され、デジタル論理は速度センサーをキャリ
ブレートし、速度センサーの故障の発生を検知し、速度
感知要素はデジタル論理にシステムクロック信号を提供
するための周波数基準として利用され、速度感知要素の
振動とシステムクロック信号との間には固定位相関係が
維持され、作動電力がセンサーに印加された後のある期
間中は疑似遷移に対する応答を排除するためにシステム
クロック信号は濾波され、デジタル論理はシステムクロ
ック信号と同期してリセットされる慣性速度センサー及
び方法を提供する本発明に従って達成される。
すように、速度センサーは双端音叉の形をしたクオーツ
感知要素11を含んでいる。本音叉は単体の水晶材料か
ら製作されており、H型の構成で、一方がドライブ尖叉
12そして他方がピックアップ尖叉13となっている。
尖叉の各対は音叉の縦軸14周りに対称に配設されてい
る。
固有周波数で、音叉の面内で振動する。音叉が縦軸周り
の回転を受けると、コリオリの力が働いて両尖叉が音叉
の面から外れ、振動のピックアップモードを誘発する。
ドライブ及びピックアップ信号は、従来の方法で電極
(図示せず)を使用して尖叉に連結され、ドライブ信号
は尖叉の圧電振動を誘発し、ピックアップ信号は、コリ
オリの力により生まれたひずみに反応して圧電的に生成
された電荷の形態をとる。
しているが、必要に応じ単端音叉を含め他のタイプの振
動感知要素を使用することもできる。
して前値増幅器17に至り、その後復調器18に至る。
復調器を出た信号は、ローパスフィルタ19を通過し補
償加算器21に至り、その後出力増幅器22に至り、速
度出力信号は出力増幅器の出力に現れる。電圧入力が+
5ボルト及び0ボルトの場合、ゼロ入力に対して速度出
力は+2.5ボルトまでバイアスされ、正の速度入力に
対してはより大きな正の電圧まで振れるが、負の速度入
力に対してはゼロボルトに向かって振れる。+2.5ボ
ルトのレベルは、しばしば実質的なグラウンドと称され
る。
れているように、印加電力に正比例して装置のスケール
ファクタが変化するように、補償信号は加算器に加えら
れ、温度などの要素に関する出力信号を調整し、システ
ムを比率測定式にする。
携して作動するデジタル論理23が含まれており、これ
により、構成要素を手作業ではんだ付けする必要無し
に、装置を電子的にキャリブレートすることができる。
デジタル論理は、装置に故障が発生したことを検知する
内蔵テスト機能も提供している。デジタル論理からの信
号は、デジタル・アナログ変換器26を介して補償加算
器21に、そして出力増幅器22に送られる。
論理用のクロック基準として使用され、ドライブ回路即
ちオシレータ28から引き出されたクロック信号がクロ
ックフィルタ29を介してデジタル論理に送られるよう
になっている。これにより、外部クロックの必要性が排
除されるので、速度センサーの寸法及び費用が低減さ
れ、それにより総部品点数および回路盤面積が小さくで
きる。こうすると、音叉の完全性をモニターすることが
自動的にクロック信号の完全性をモニターすることにな
るので、故障検知のタスクを単純化することにもつなが
る。加えて、クロック信号は出力信号と同期しているの
で、合計及び差異周波数でのエイリアス信号やビートト
ーンも発生しない。
デジタル論理のクロック基準として用いられている。代
替的には、フェーズロックループを使用して、信号をよ
り速く処理するために多数の音叉ドライブ周波数を生成
することもできる。何れの場合でも、周波数確定要素は
感知要素として働く音叉と同じ音叉である。
レータ28は、AGC(自動利得制御)サーボループと
称されることもあるループを備えている。ドライブ尖叉
が振動しているときは、電流はドライブ電極をまたいで
生成される。この電流は電流対電圧増幅器31を通過し
て、復調器32の入力に印加される電圧を生み出す。電
流対電圧増幅器の出力に接続されている電圧コンパレー
タ33は、ドライブ周波数で方形波を生成する。この方
形波は、復調器の制御入力に送られ、復調器がドライブ
周波数で作動する状態となり、その出力はdcの項を含
んでいる。
られ、ここで固定スケールファクタ基準電圧36及びプ
ログラム可能スケールファクタ基準電圧37と結び付
く。加算回路の出力は、積分器38の入力に接続されて
いる。
より大きな正電圧、或いはより大きな負電圧の何れかに
向かって動くことになる。このことは、安定状態におい
て、積分器への入力は平均するとゼロであるということ
を意味する。このように、復調器の出力は、2つのスケ
ールファクタ基準電圧の合計を正確にキャンセルしなけ
ればならない。復調器の出力電圧は、音叉のドライブモ
ードの振動の振幅を表しているので、この2つのスケー
ルファクタ基準電圧は、ドライブモード信号の大きさを
セットする。
称軸周りの入力回転を面外ねじれモードにつなぐコリオ
リの力に依存している。コリオリの力は回転速度と尖叉
速度の積に比例し、その速度は尖叉振動の振幅に比例す
る。こうして、尖叉が駆動されてより大きな変位の振幅
と速度で振動するにつれ、コリオリの力を介する回転へ
の反応は比例的に増大する。
位回転あたりの反応は、駆動振幅に比例して増加する。
する際、スケールファクタ基準電圧36及び37は、デ
バイスのスケールファクタをも決める。固定電圧を使用
して基準スケールファクタをセットし、プログラム可能
電圧を使って微調整を行う。これにより、出来上がった
各速度センサーが適正なスケールファクタ出力を有する
ように、各装置のスケールファクタは、個々の音叉特性
の細かい違いに合わせて補正できるようになる。
をセットするためのプログラム可能データは、EEPR
OM24に記憶されデジタル論理23によりアクセスさ
れるデジタル係数から導き出される。そのデータはアナ
ログ電圧に変換され、加算回路34のプログラム可能バ
イアス電圧入力に送られる。現在のある好適な実施態様
では、スケールファクタ基準のプログラム可能コンポー
ネントの調整範囲は、固定コンポーネントの+/−35
パーセント程度となっている。
ープでの許容できない状況又は故障を検知するウインド
ウコンパレータ39によりモニターされる。ウインドウ
コンパレータは、1対のコンパレータ41、42と否定
和ゲート43とを備えており、コンパレータの出力は否
定和ゲートの入力に接続されている。電圧の上限及び下
限は、回路のトリップポイントを定義する基準電圧+R
EF及び−REFによりセットされる。他の2つのコン
パレータ入力は、積分器からの信号を受信するために合
わせて一つにされる。否定和ゲートの出力は、ローパス
フィルタ44を通過し内蔵テスト論理によりモニターさ
れる。
た限度内にある限り、ウインドウコンパレータの出力
は、内蔵テスト論理46に受容可能と判定される。仮に
積分器の出力が上記限度から外れるようなことが起きれ
ば、テスト論理は故障を検知し出力段階22をトリガして
正電圧レールに素早く切り替えるが、これを故障状況と
解釈する。
タイプには、音叉の欠陥又は破損、音叉につながる又は
音叉から出ている電気トレースがオープンであること、
音叉が封入されているパッケージの充填ガスの漏れによ
り発生する音叉モード“Q”ファクタの変化、及び積分
器を横切るフィードバックコンポーネントが短絡してい
るか或いはオープンであることが含まれる。
るようにするため、積分器の出力は加算回路49のバイ
アス電圧48と組み合わせられ、積分器の安定状態出力
を実質的なグラウンド、つまり正の供給電圧と負の供給
電圧の間の中間点から所要値に移動させる。これは、積
分器を横切るフィードバック経路が短絡すると、システ
ムに+5ボルト及び0ボルトの電圧が供給された場合に
は、積分器の出力は実質的グラウンド、つまり+2.5
ボルトに留まることから、必要である。この故障を検知
するために、積分器出力電圧の受容可能範囲は、標準作
動状態に関しては、実質的グラウンドから離れ、通常は
約+2.6ボルトから+4ボルトの範囲にバイアスされ
ねばならない。
プンになると、積分器増幅器は復調器により作り出され
たダブル周波数コンポーネントをすべて通すことにな
る。このダブル周波数信号は、ウインドウコンパレータ
を通過すると、増幅器出力がトリップ限界を通り越して
遷移するので、デジタル“1”と“0”のストリームが
できてしまう。ローパスフィルタ44は、このパルスス
トリームをdc電圧へ下げ、このdc電圧を内蔵テスト
論理が故障として検知する。
増幅されて、電圧コンパレータ33からの出力電圧を変
調するために振幅変調器52に送られる。電圧コンパレ
ータの出力はレールツーレールの方形波であり、変調器
は方形波のピークツーピーク振幅を調整して、音叉のド
ライブ尖叉に可変ドライブ電圧を供給する。
号により制御されるマルチプレクサ53を介してドライ
ブ尖叉に送られる。方形波はまた、音叉のドライブモー
ドの固有周波数に大凡等しい中央周波数での利得1.0
で、バンドパスフィルタ54の入力にも送られる。この
フィルタは、方形波の調波成分を著しく減衰させ、純粋
な正弦波に近い別のドライブ信号を作り出す。その信号
は、マルチプレクサの第2の入力に送られる。
圧はより素早く上昇し、結果的に正弦波よりも速くター
ンオンするので、ターンオン時間を最小限にするために
ターンオンの初期位相中にドライブ尖叉に送られる。一
旦、音叉振動の振幅があるレベルに到達し、積分器38
の出力がウインドウコンパレータ39の制御下限を超え
てしまうと、内蔵テスト論理は、マルチプレクサに対し
てその出力を方形波から正弦波に切り替えるコマンド信
号を生成する。相対的には調波の無い正弦波をここでは
使用して、次のターンオンシーケンスまでのオペレーシ
ョンの残り部分に対して音叉を駆動する。
の利点がどちらのタイプの欠点も受けずに提供される。
方形波は、振幅制御レベルでの音叉振動及び安定性のよ
り速い立ち上がりを提供する。しかしながら、方形波
は、幾つかの例では音叉構造の高次のモードと結びつい
てセンサー出力に望ましくないバイアスシフトを引き起
こしかねない高調波成分も有している。正弦波にはこの
ような調波は相対的に少なく、よりゆっくりと上昇する
ので、方形波よりもターンオンが遅くなり、起動オペレ
ーションにとってはあまり良いとは言えない。
定位相関係を有するようなやり方で生成されることが重
要である。仮に位相関係が1つのターンオンから次のタ
ーンオンまでで変化するのであれば、論理は依然として
適正に機能するであろうが、位相に差があると、クロッ
ク信号の出力信号経路への有限な結合のせいで、センサ
ーのバイアスオフセットに差異が生じやすい。固定クロ
ック位相関係であれば、結合があったとしても、ターン
オンからターンオンまで固定値を確実に有することにな
る。
に送られるときに通過するクロックフィルタ29により
提供される。図3に示すように、クロックフィルタは1
対のD型フリップフロップ56、57を備えており、そ
のフリップフロップ56、57はそれぞれQA及びQB
として示される自身の出力を消去するために同時にリセ
ットされる。これらのフリップフロップが正に向かうク
ロックエッジ上でトリガすると、入力クロック信号が電
圧コンパレータ33の出力から導出され、非反転クロッ
ク入力信号がフリップフロップ56に送られ、反転され
たクロック入力信号がインバータ58を介してフリップ
フロップ57に送られる。
インバータ61を備えたフィードバックループは、フリ
ップフロップ57のQ出力とD入力の間に接続されてい
る。これによりクロック入力は2で分割されるので、フ
リップフロップ57の出力の信号QBはクロック入力の
ちょうど半分に等しい周波数の方形波になる。
57のスレーブであり、フリップフロップ57からの遅
延QB出力信号が、インバータ62を介してフリップフ
ロップ56のD入力に送られる。こうして、フリップフ
ロップ56の出力の信号QAも、クロック入力のちょう
ど半分に等しい周波数の方形波になるので、2つのフリ
ップフロップの出力は、常に互いに入力クロック周期の
半分だけ位相ずれしていることになる。
移が入力クロック信号にある場合、そのような遷移がク
ロック出力信号に起きるのを防止する遅延をフィードバ
ックに導入する。遅延は、第1の正方向クロックエッジ
での最初の遷移の後ある一定の期間中に、フリップフロ
ップが更なる遷移を作るのを防止する。この遅延を図4
に示しているが、遅延はクロック期間の10から25パ
ーセント程度である。このようにしてフリップフロップ
を抑止することで、最初の遷移後短期間の内に多数の遷
移を含むかもしれないクロック入力からの出力信号がク
リーンなものとなる。このような遷移は、例えば、クロ
ック入力の生成に利用されるコンパレータのような要素
から生じるが、それらは起動時だけに限らずセンサーの
オペレーション中いつでも起こりうる。
びQBには疑似遷移が無く、これらの出力が排他的論理
和ゲート63に入力される。これら2つの信号は、両方
とも周波数がクロック入力信号の半分なので、それらは
合体してクロック入力信号と同じ周波数の新クロック信
号を生み出す。2つのフリップフロップは互いに隷属し
ており、それらのQA及びQB出力は、常に互いに入力
クロック周期の半分だけ位相がずれているので、フィル
タからの出力信号の位相は、常にフィルタへのクロック
信号入力に対して固定関係を持つ。この位相関係を図4
に示す。
間と十分な音叉駆動振動の立ち上がりとの間に生じる疑
似振動から正しくないクロック信号が派生することを防
止するリセット回路64を示している。この回路は、オ
シレータの周波数を決めるレジスタ68とキャパシタ6
9が付いている電圧コンパレータ67を備えた精密オシ
レータ66を含んでいる。この周波数は、システムクロ
ック周波数よりはるかに低く、ある現在の好適な実施態
様では、システムクロックは、周波数が10KHzで、
オシレータ66は周波数1Khzで作動する。
号71がある不確定周波数から標準の作動周波数に遷移
するには、ある有限期間が必要とされる。波形72は、
パワーが加えられるにつれて入力電圧が徐々に上昇する
様子を図示している。入力電圧が閾値レベル、通常は
3.8ボルトに到達すると、パワーオン・リセットパル
ス73が生成され、論理回路を初期状態にリセットす
る。
2分割)カウンタ74の入力に接続されている。カウン
タの出力は、制御論理77に送られるが、制御論理77
は、パワーオン・リセット回路78からの非同期リセッ
ト信号も受信する。カウンタ74からの信号を受信する
と、制御論理は、コンパレータ使用可能信号79をトグ
ルして電圧コンパレータ67を遮断するが、コンパレー
タ67は、ここで別のパワーオン・リセットが起きるま
では振動を止める。制御論理は又、リセットパルスシン
クロナイザ81も使用可能にするが、このシンクロナイ
ザ81は、有効であると知られているクロックフィルタ
29からのクロック信号と同期している同期リセット信
号を届ける。同期リセット信号は、論理和ゲート82で
非同期リセット信号と組み合わせられてシステムリセッ
ト信号83を提供する。図6に示すように、この信号
は、メインシステムクロックと同期する際、低い状態に
遷移し、次に高い状態に戻る。このようにしてリセット
信号を遅れて届けることにより、有効であると知られて
いるクロックが音叉から引き出された後、確実に最終的
なリセットを全デジタル論理回路に与えることができる
ようになる。制御論理は、オシレータ66からの信号の
2周期内にその機能を果たし、オシレータのオペレーシ
ョンに対し合計514周期を生み出し、その時点で完全
に使用不能となる。これには、典型的には、約0.5秒
必要とされる。
びシステムリセット信号を拡大スケールで示したもので
ある。これら2つの波形により示されるように、システ
ムリセット信号の負方向の遷移は、システムクロックに
対して非同期であり、正方向遷移前に幾つかのクロック
周期を生じることができるが、正方向遷移はシステムク
ロックと同期化している。
加えられたときデジタル論理を初期化する。タイミング
シーケンスが完了するまでは、内蔵テスト論理は、正レ
ール電圧での出力ステージ22からの信号を保持する。
その後、出力は、センサーの回転速度に対応する値を想
定できるようになる。出力がレールを外れると、それは
センサーの使用準備が整っていることの標示となり、有
効なデータを与える。出力は、ここで、故障が検知され
たときにだけ正レールに戻される。
かうとき、BITフラッグはラッチされ、別のパワータ
ーンオンシーケンスが起きるまでは、ラッチのかけられ
た状態のままにされる。しかしながら、起動中の遷移状
態によりBITフラッグにラッチが掛けられたままにな
らないように、ターンオンシーケンスが完了するまで
は、BITフラッグのラッチかけは禁止されている。
オン・リセット回路の閾値を下回ることになれば、回路
は自動的に再度トリガされる。再トリガの場合、パワー
の損失が起きたことが標示される。
路は、アプリケーション指定集積回路(ASIC)とし
て一体型に構築される。音叉及びEEPROMは、AS
ICに対して外部にあり、補償値は、コンピュータイン
ターフェース経由でASICのデジタル論理を介してE
EPROMにロードすることができる。ある現在の好適
な実施態様では、ASICにはコネクタ端子が3つしか
なく、即ち、+5ボルト、グラウンド(0ボルト)、及
び出力信号の端子である。
有する。感知要素自体をシステムのクロック基準として
使用することにより、クロックを別に必要とすることを
無くし、これにより、ユニットのサイズ及びコストを減
少する。クロックフィルタは、始動時の擬似発振に応答
して不正確なクロック信号が与えられることを防ぐ。ま
た、このクロックフィルタは、システムクロックと音叉
の発振との間に同じ位相関係が常に存在することも保証
する。パワーオンリセット回路は、システムクロックと
正確に同期するリセット信号を提供する。
性速度センサー及び方法が提供されたことは明白であ
る。現在のある特定の好適な実施態様しか詳細に説明し
ていないが、当業者には自明であるように、請求の範囲
に定義する本発明の範囲から逸脱することなく変更及び
修正を加えることができる。
実施態様を示すブロック線図である。
ブロック線図である。
ロック線図である。
を示すタイミング線図である。
である。
すタイミング線図である。
Claims (47)
- 【請求項1】 慣性速度センサーにおいて、共振固有周
波数を有する振動速度感知要素と、ドライブ信号を前記
速度感知要素に送るためのドライブ回路と、前記速度感
知要素の動きに対応する出力信号を提供するための前記
速度感知要素に連結されているピックアップ回路と、前
記速度センサーをキャリブレートし、前記速度センサー
の故障の発生を検知するためのデジタル論理と、前記デ
ジタル論理にシステムクロック信号を提供するための、
前記速度感知要素を周波数基準として利用している手段
と、前記速度感知要素の振動と前記システムクロック信
号との間に固定位相関係を維持するための手段と、作動
電力がセンサーに印加された後に続く期間中は疑似遷移
に対する応答を排除するために前記システムクロック信
号を濾波するための段階と、前記システムクロック信号
と同期して前記デジタル論理をリセットするための手段
と、を備えていることを特徴とする慣性速度センサー。 - 【請求項2】 前記固定位相関係を維持するための手段
は、前記速度感知要素の振動と同位相である入力クロッ
ク信号を提供する手段と、周波数が前記入力クロック信
号の半分に等しく上昇エッジが前記入力クロック信号の
上昇エッジ又は下降エッジの何れかと同期する第1信号
を生成するための、前記入力クロック信号に応答する手
段と、周波数が前記入力クロック信号の周波数の半分に
等しいが前記第1信号とは入力クロック周期の半分だけ
位相がずれている第2信号を生成するための手段と、前
記システムクロック信号を提供するために前記第1及び
第2信号を結合させるための手段と、を含んでいること
を特徴とする請求項1に記載の慣性速度センサー。 - 【請求項3】 前記クロック信号を濾波するための手段
は、作動電力がセンサーに印加された後のある期間中は
クロック信号の送り出しを禁止するための手段を含んで
いることを特徴とする請求項1に記載の慣性速度センサ
ー。 - 【請求項4】 前記クロック信号を濾波するための手段
は、前記クロック信号の期間の10から25パーセント
程度のある期間中は前記クロック信号の更なる遷移を禁
止するための、前記クロック信号の初期遷移に反応する
手段を含んでいることを特徴とする請求項1に記載の慣
性速度センサー。 - 【請求項5】 振動速度感知要素と、速度センサーをキ
ャリブレートし、故障を検知するためのデジタル論理
と、を有する速度センサーで慣性速度を感知する方法に
おいて、ドライブ信号を前記速度感知要素に送る段階
と、前記速度感知要素の動きに対応する出力信号を提供
するために前記速度感知要素からの信号をモニターする
段階と、システムクロック信号を前記デジタル論理に提
供するために前記速度感知要素を周波数基準として利用
する段階と、前記速度感知要素の振動と前記システムク
ロック信号との間に固定位相関係を維持する段階と、作
動電力が前記センサーに印加された後のある期間中は疑
似遷移への応答を排除するために前記システムクロック
信号を濾波する段階と、前記システムクロック信号に同
期して前記デジタル論理をリセットする段階と、から成
ることを特徴とする方法。 - 【請求項6】 前記固定位相関係は、前記速度感知要素
の振動と同位相である入力クロック信号を提供すること
と、周波数が前記入力クロック信号の周波数の半分に等
しく、上昇エッジが前記入力クロック信号の上昇エッジ
又は下降エッジの何れかと同期している第1信号を生成
することと、周波数は前記入力クロック信号の周波数の
半分に等しいが入力クロック周期の半分だけ前記第1の
信号と位相ずれしている第2信号を生成することと、前
記システムクロック信号を提供するために前記第1及び
第2信号を結合すること、により維持されることを特徴
とする請求項5に記載の方法。 - 【請求項7】 前記クロック信号は、作動電力が前記セ
ンサーに印加された後のある期間中は、クロック信号の
送り出しを禁止することにより濾波されることを特徴と
する請求項5に記載の方法。 - 【請求項8】 前記クロック信号は、クロック期間の1
0から25パーセント程度の期間中は、最初の遷移に続
く遷移を禁止することにより濾波されることを特徴とす
る請求項5に記載の方法。 - 【請求項9】 慣性速度センサーにおいて、共振固有周
波数を有する振動速度感知要素と、ドライブ信号を前記
速度感知要素に送るためのドライブ回路と、前記速度感
知要素の動きに対応する出力信号を提供するための前記
速度感知要素に連結されているピックアップ回路と、前
記速度センサーをキャリブレートし、前記速度センサー
の故障の発生を検知するためのデジタル論理と、前記デ
ジタル論理にシステムクロック信号を提供するために、
前記速度感知要素を周波数基準として利用する手段と、
を備えていることを特徴とする慣性速度センサー。 - 【請求項10】 前記速度感知要素の振動と前記システ
ムクロック信号との間の固定位相関係を維持するための
手段を更に含んでいることを特徴とする請求項9に記載
の慣性速度センサー。 - 【請求項11】 前記固定位相関係を維持するための手
段は、前記速度感知要素の振動と同位相である入力クロ
ック信号を提供するための手段と、周波数が前記入力ク
ロック信号の周波数の半分に等しく上昇エッジが前記入
力クロック信号の上昇エッジ又は下降エッジの何れかと
同期している第1信号を生成するための前記入力クロッ
ク信号に応答する手段と、周波数は前記入力クロック信
号の周波数の半分に等しいが入力クロック周期の半分だ
け前記第1信号と位相ずれしている第2信号を生成するた
めの手段と、前記システムクロック信号を提供するため
に前記第1及び第2信号を結合するための手段と、を含
んでいることを特徴とする請求項10に記載の慣性速度
センサー。 - 【請求項12】 作動電力が前記センサーに印加された
後のある期間中は疑似遷移への応答を排除するために前
記システムクロック信号を濾波するための手段を含んで
いることを特徴とする請求項9に記載の慣性速度センサ
ー。 - 【請求項13】 前記クロック信号の期間の10から2
5パーセントの期間中は前記クロック信号内の更なる遷
移を禁止するためのに前記クロック信号内の初期遷移に
応答する手段を含んでいることを特徴とする請求項9に
記載の慣性速度センサー。 - 【請求項14】 前記システムクロック信号と同期して
前記デジタル論理をリセットするための手段を含んでい
ることを特徴とする請求項5に記載の慣性速度センサ
ー。 - 【請求項15】 振動速度感知要素と、速度センサーを
キャリブレートし、故障を検知するためのデジタル論理
と、を有する速度センサーで慣性速度を感知する方法に
おいて、ドライブ信号を前記速度感知要素に送る段階
と、前記速度感知要素の動きに対応する出力信号を提供
するために前記速度感知要素からの信号をモニターする
段階と、システムクロック信号を前記デジタル論理に提
供するために、前記速度感知要素を周波数基準として利
用する段階と、から成ることを特徴とする方法。 - 【請求項16】 前記速度感知要素の振動と前記システ
ムクロック信号の間の固定位相関係を維持する段階を更
に含んでいることを特徴とする請求項15に記載の方
法。 - 【請求項17】 前記固定位相関係は、前記速度感知要
素の振動と同位相である入力クロック信号を提供するこ
とと、周波数が前記入力クロック信号の周波数の半分に
等しく上昇エッジが前記入力クロック信号の上昇エッジ
又は下降エッジの何れかと同期している第1信号を生成
することと、周波数は前記入力クロック信号の周波数の
半分に等しいが入力クロック周期の半分だけ前記第1信
号と位相ずれしている第2信号を生成することと、前記
システムクロック信号を提供するために前記第1及び第
2信号を結合すること、により維持されることを特徴と
する請求項16に記載の方法。 - 【請求項18】 作動電力が前記センサーに印加された
後のある期間中は疑似遷移への応答を排除するために前
記システムクロック信号を濾波する段階を含んでいるこ
とを特徴とする請求項15に記載の方法。 - 【請求項19】 前記クロック期間の10から25パー
セント程度の期間中は前記クロック信号内の初期遷移に
続く遷移を禁止する段階を含んでいることを特徴とする
請求項15に記載の方法。 - 【請求項20】 前記システムクロック信号と同期して
前記デジタル論理をリセットする段階を含んでいること
を特徴とする請求項15に記載の方法。 - 【請求項21】 慣性速度センサーにおいて、共振の固
有周波数を有する振動速度感知要素と、ドライブ信号を
前記速度感知要素に送るためのドライブ回路と、前記速
度感知要素の動きに対応する出力信号を提供するための
前記速度感知要素に連結されているピックアップ回路
と、前記速度センサーをキャリブレートし、前記速度セ
ンサーの故障の発生を検知するためのデジタル論理と、
前記速度感知要素の振動と固定位相関係を有する前記デ
ジタル論理にシステムクロック信号を提供するための手
段と、を備えていることを特徴とする慣性速度センサ
ー。 - 【請求項22】 前記システムクロック信号を提供する
ための手段は、前記速度感知要素の振動と同位相にある
入力クロック信号を提供するための手段と、周波数が前
記入力クロック信号の周波数の半分に等しく上昇エッジ
が前記入力クロック信号の上昇エッジ又は下降エッジの
何れかと同期している第1信号を生成するための前記入
力クロック信号に応答する手段と、周波数は前記入力ク
ロック信号の周波数の半分に等しいが前記第1信号とは
入力クロック周期の半分だけ位相ずれしている第2信号
を生成するための手段と、前記システムクロック信号を
提供するために前記第1及び第2信号を結合するための
手段と、を含んでいることを特徴とする請求項21に記
載の慣性速度センサー。 - 【請求項23】 作動電力が前記センサーに印加された
後のある期間中は疑似遷移への応答を排除するために前
記システムクロック信号を濾波するための手段を含んで
いることを特徴とする請求項21に記載の慣性速度セン
サー。 - 【請求項24】 前記クロック信号の期間の10から2
5パーセント程度の期間中はクロック信号内の更なる遷
移を禁止するための前記クロック信号内の最初の遷移に
応答する手段を含んでいることを特徴とする請求項21
に記載の慣性速度センサー。 - 【請求項25】 前記システムクロック信号と同期して
前記デジタル論理をリセットするための手段を含んでい
ることを特徴とする請求項21に記載の慣性速度センサ
ー。 - 【請求項26】 振動速度感知要素と、速度センサーを
キャリブレートし、故障を検知するためのデジタル論理
と、を有する速度センサーで慣性速度を感知する方法に
おいて、ドライブ信号を前記速度感知要素に送る段階
と、前記速度感知要素の動きに対応する出力信号を提供
するために前記速度感知要素からの信号をモニターする
段階と、前記速度感知要素の振動と固定位相関係を有す
るデジタル論理にシステムクロック信号を提供する段階
と、から成ることを特徴とする方法。 - 【請求項27】 前記システムクロック信号は、前記速
度感知要素の振動と同位相である入力クロック信号を提
供することと、周波数が前記入力クロック信号の周波数
の半分に等しく上昇エッジが前記入力クロック信号の上
昇エッジ又は下降エッジの何れかと同期している第1信
号を生成することと、周波数は前記入力クロック信号の
周波数の半分に等しいが入力クロック周期の半分だけ前
記第1信号と位相ずれしている第2信号を生成すること
と、前記システムクロック信号を提供するために前記第
1及び第2信号を結合すること、により提供されること
を特徴とする請求項26に記載の方法。 - 【請求項28】 作動電力が前記センサーに印加された
後のある期間中は疑似遷移への応答を排除するために前
記システムクロック信号を濾波する段階を含んでいるこ
とを特徴とする請求項26に記載の方法。 - 【請求項29】 前記クロック期間の10から25パー
セント程度の期間中は前記クロック信号内の初期遷移に
続く遷移を禁止する段階を含んでいることを特徴とする
請求項26に記載の方法。 - 【請求項30】 前記システムクロック信号と同期して
前記デジタル論理をリセットする段階を含んでいること
を特徴とする請求項26に記載の方法。 - 【請求項31】 慣性速度センサーにおいて、共振の固
有周波数を有する振動速度感知要素と、ドライブ信号を
前記速度感知要素に送るためのドライブ回路と、前記速
度感知要素の動きに対応する出力信号を提供するための
前記速度感知要素に連結されているピックアップ回路
と、前記速度センサーをキャリブレートし、前記速度セ
ンサーの故障の発生を検知するためのデジタル論理と、
作動電力が前記センサーに印加された後のある期間中は
疑似遷移に応答しない前記デジタル論理にシステムクロ
ック信号を提供するための手段と、を備えていることを
特徴とする慣性速度センサー。 - 【請求項32】 前記システムクロック信号を提供する
ための手段は、作動電力が印加された後のある期間中は
クロックパルスの送り出しを禁止するための手段を含ん
でいることを特徴とする請求項31に記載の慣性速度セ
ンサー。 - 【請求項33】 前記クロック信号の期間の10から2
5パーセント程度の期間中は前記クロック信号内の更な
る遷移を禁止するための前記クロック信号内の初期遷移
に応答する手段を含んでいることを特徴とする請求項3
1に記載の慣性速度センサー。 - 【請求項34】 前記システムクロック信号と同期して
前記デジタル論理をリセットするための手段を含んでい
ることを特徴とする請求項31に記載の慣性速度センサ
ー。 - 【請求項35】 速度感知要素と、速度センサーをキャ
リブレートし、故障を検知するためのデジタル論理と、
を有する振動速度センサーで慣性速度を感知する方法に
おいて、ドライブ信号を前記速度感知要素に送る段階
と、前記速度感知要素の動きに対応する出力信号を提供
するために前記速度感知要素からの信号をモニターする
段階と、作動電力が前記センサーに印加された後のある
期間中は疑似遷移に応答しないデジタル論理にシステム
クロック信号を提供する段階と、から成ることを特徴と
する方法。 - 【請求項36】 作動電力が印加された後のある期間中
クロックパルスの送り出しを禁止する段階を含んでいる
ことを特徴とする請求項35に記載の方法。 - 【請求項37】 前記クロック期間の10から25パー
セント程度の期間中は前記クロック信号内の初期遷移に
続く遷移を禁止する段階を含んでいることを特徴とする
請求項35に記載の方法。 - 【請求項38】 前記システムクロック信号と同期して
前記デジタル論理をリセットする段階を含んでいること
を特徴とする請求項35に記載の方法。 - 【請求項39】 慣性速度センサーにおいて、共振の固
有周波数を有する振動速度感知要素と、ドライブ信号を
前記速度感知要素に送るためのドライブ回路と、前記速
度感知要素の動きに対応する出力信号を提供するための
前記速度感知要素に連結されているピックアップ回路
と、前記速度センサーをキャリブレートし、前記速度セ
ンサーの故障の発生を検知するためのデジタル論理と、
クロック信号の初期遷移後のある期間中に起きるかもし
れない疑似遷移に応答しない前記デジタル論理にシステ
ムクロック信号を提供するための手段と、を備えている
ことを特徴とする慣性速度センサー。 - 【請求項40】 前記システムクロック信号を提供する
ための手段は、前記クロック信号の期間の10から25
パーセント程度の期間中は前記クロック信号の更なる遷
移を禁止するための前記クロック信号の初期遷移に応答
する手段を含んでいることを特徴とする請求項39に記
載の慣性速度センサー。 - 【請求項41】 前記システムクロック信号に同期して
前記デジタル論理をリセットするための手段を含んでい
ることを特徴とする請求項39に記載の慣性速度センサ
ー。 - 【請求項42】 速度感知要素と、速度センサーをキャ
リブレートし、故障を検知するためのデジタル論理と、
を有する振動速度センサーで慣性速度を感知する方法に
おいて、ドライブ信号を前記速度感知要素に送る段階
と、前記速度感知要素の動きに対応する出力信号を提供
するために前記速度感知要素からの信号をモニターする
段階と、クロック信号の初期遷移後のある期間中に起き
るかもしれない疑似遷移に応答しないデジタル論理にシ
ステムクロック信号を提供する段階と、から成ることを
特徴とする方法。 - 【請求項43】 クロック期間の10から25パーセン
ト程度の期間中は前記クロック信号内の初期遷移に続く
遷移を禁止する段階を含んでいることを特徴とする請求
項42に記載の方法。 - 【請求項44】 前記システムクロック信号と同期して
前記デジタル論理をリセットする段階を含んでいること
を特徴とする請求項42に記載の方法。 - 【請求項45】 慣性速度センサーにおいて、共振の固
有周波数を有する振動速度感知要素と、ドライブ信号を
前記速度感知要素に送るためのドライブ回路と、前記速
度感知要素の動きに対応する出力信号を提供するための
前記速度感知要素に連結されているピックアップ回路
と、前記速度センサーをキャリブレートし、前記速度セ
ンサーの故障の発生を検知するためのデジタル論理と、
前記デジタル論理にシステムクロック信号を提供するた
めの手段と、前記システムクロック信号と同期して前記
デジタル論理をリセットするための手段と、を備えてい
ることを特徴とする慣性速度センサー。 - 【請求項46】 前記デジタル論理をリセットするため
の手段は、パワーオンリセット信号の受信後のある所定
数の周期の間作動するオシレータと、リセット信号を生
成するための、オシレータからの信号に応答する手段
と、前記リセット信号を前記システムクロック信号と同
期させるための手段と、同期したリセット信号を前記デ
ジタル論理に送るための手段と、を含んでいることを特
徴とする請求項45に記載の慣性速度センサー。 - 【請求項47】 振動速度感知要素と、速度センサーを
キャリブレートし、故障を検知するためのデジタル論理
とを有する速度センサーで慣性速度を感知する方法にお
いて、ドライブ信号を前記速度感知要素に送る段階と、
前記速度感知要素の動きに対応する出力信号を提供する
ために前記速度感知要素からの信号をモニターする段階
と、デジタル論理にシステムクロック信号を提供する段
階と、前記システムクロック信号に同期して前記デジタ
ル論理をリセットする段階と、から成ることを特徴とす
る方法。 【請求高48】 前記デジタル論理は、パワーオンリセ
ット信号受信後のある所定定数の周期の間オシレータを
作動することと、前記オシレータからの信号に応答して
リセット信号を生成することと、前記リセット信号を前
記システムクロック信号と同期させることと、同期した
信号を前記デジタル論理に送ること、によってリセット
されることを特徴とする請求項47に記載の方法。
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