JP2008224558A - 半導体試験装置 - Google Patents

Abstract

【課題】機械式リレーの交換時期の明確化を図りつつ、被試験対象の破壊を防止することができる半導体試験装置を提供する。
【解決手段】所定電圧を発生する電源モジュール２と、電圧源ユニット１０の出力電圧を有接点の機械式リレー２０を介して被試験対象３０に印加する印加ライン１１と、被試験対象に印加された電圧を半導体リレー３２を介してユニットに帰還する検出ライン３１と、機械式リレー接点の動作によって生ずる機械式リレーの両端電圧と印加ラインを流れる電流に基づき機械式リレーの劣化を判定する劣化判定手段を有するＣＰＵ１６とを具備する。
【選択図】図１

Description

本発明は、ＩＣデバイスやメモリデバイス等の半導体デバイスを試験する半導体試験装置に関するものである。

この種の試験装置は被試験対象（ＤＵＴ）である半導体デバイスの製造ラインに配置されており、ＤＵＴの直流特性を検査する（特許文献１参照）。
また、従来の試験装置は電源モジュール（ＤＰＳ）を有し、このＤＰＳは、ＤＵＴにプログラマブルな電圧を出力する電圧源機能と、ＤＵＴで消費された電流を測定する消費電流測定機能とを有している。

詳しくは、図５に示されるように、ＤＰＳ９０は、例えばＤＵＴ３００に電圧を印加してＤＵＴ３００の消費電流を測定しており、プログラマブルな電圧を出力可能な電圧源ユニット（ＤＡＣ）１００を備え、ＤＡＣ１００の出力側にはＤＵＴ３００に電圧を印加する印加ライン１１０が設けられている。印加ライン１１０には、ＤＡＣ１００からの電圧を規定電圧まで増幅するパワーアンプ１２０、電流値を検出する抵抗１３０、この電流値を電圧値に変換するアンプ１４０、そして、この電圧値を読み取るＡＤＣ１５０が配設されており、ＤＡＣ１００の出力はＣＰＵ１６０からの駆動信号に基づいて機械式リレー２００でオン／オフ制御されている。

一方、ＤＵＴ３００に印加される電圧は検出ライン３１０を介してＤＰＳ９０に帰還されている。検出ライン３１０には、センス信号をＣＰＵ１６０からの駆動信号に基づいてオン／オフ制御する半導体リレー３２０、このセンス信号を所定電圧に増幅するアンプ３３０が配設されている。そして、検出ライン３１０はＤＡＣ１００の出力側に接続されており、センス信号とＤＡＣ１００の出力とを加算する加算器３４０が設けられている。このように、フォース出力と検出ラインとでフィードバックループが構成されているので、これら印加ライン１１０と検出ライン３１０との接続点（モニタ点）Ｍでは安定した電圧値を得ることができる。なお、モニタ点ＭがＤＵＴ３００の電源端子Ｖｃｃに近い位置にて形成されており、ＤＵＴ３００には安定した電圧が供給可能となる。

さらに、このＤＰＳ９０では、印加ライン１１０と検出ライン３１０との間が抵抗２２０を介して接続され、機械式リレー２００及び半導体リレー３２０のオフ時にも印加ライン１１０、検出ライン３１０のａ点、ｂ点を同電圧にしている。センス信号を帰還させた場合に、機械式リレー２００や半導体リレー３２０がオフからオンに切り替わると、ループが安定するまでに過渡電圧がＤＵＴ３００に出力され得るからである。なお、この抵抗２２０には数百ｋΩの大きさのものが実装されている。機械式リレー２００や半導体リレー３２０のオン時に、抵抗２２０を経由したセンス信号の帰還を避けるためである。

特開平０９−０１７３０４号公報

ところで、検出ライン３１０には大電流を流す必要がないことから、半導体リレー（例えばフォトモスリレー）３２０が採用されている。これに対し、印加ライン１１０には約５Ａ程度の大電流を流す必要があるため、電流容量の大きな機械式リレー２００が採用されている。

しかしながら、半導体リレー３２０は無接点で長寿命であるのに対し、機械式リレー２００は接点を有しており、動作回数が増えるに連れて摩耗等によって劣化し、その接点の接触抵抗が次第に大きくなって動作不良を生ずるとの問題がある。なお、上記従来の技術では、被測定リレーの接触抵抗が大きくなった場合にはこのリレーを交換する点が示されているが、上述した機械式リレーを交換する点については必ずしも明確ではない。

また、この問題の解決にあたり、機械式リレー２００と半導体リレー３２０とを同じタイミングでオンさせる点にも留意しなければならない。機械式リレー２００を長時間動作させた時の故障モードのひとつとして、機械式リレー２００に動作遅延が生じ、万一、半導体リレー３２０がオンした後に機械式リレー２００がオンすると、ＤＵＴ３００が破壊されるとの問題が別途生ずるからである。

具体的には、図６に示されるように、まず、半導体リレー３２０がオンすると、図５のａ点をセンス点とした電圧がＤＵＴ３００に向かう。つまり、ｂ点の電圧は抵抗２２０の分だけａ点の電圧よりも高くなっている。続いて、機械式リレー２００がオンすると、このｂ点の電圧が瞬間的にＤＵＴ３００に印加され、規定電圧Ｖｒや破壊電圧Ｖｄを超えてＤＵＴ３００の破壊を招き得るからである。

そこで、本発明の目的は、上記課題を解消し、機械式リレーの交換時期の明確化を図りつつ、被試験対象の破壊を防止することができる半導体試験装置を提供することである。

上記目的を達成するための第１の発明は、所定電圧を発生する電圧源ユニットと、ユニットの出力電圧を有接点の機械式リレーを介して被試験対象に印加する印加ラインと、被試験対象に印加された電圧を半導体リレーを介してユニットに帰還する検出ラインと、機械式リレー接点の動作によって生ずる機械式リレーの両端電圧と印加ラインを流れる電流に基づき機械式リレーの劣化を判定する劣化判定手段とを具備する。

第１の発明によれば、被試験対象には印加ラインを介して電圧が印加されるとともに、印加電圧を検出ラインを介して帰還するように構成されている。
ここで、印加ラインには機械式リレーが設けられており、劣化判定手段では、この機械式リレーの両端電圧と印加ラインを流れる電流とに基づいて接点の接触抵抗を求め、機械式リレーの劣化を判定している。これにより、機械式リレーの交換時期が明確になる。

第２の発明は、第１の発明の構成において、劣化判定手段は、警告表示手段に機械式リレーの交換を要する旨の信号を出力していることを特徴とする。
第２の発明によれば、第１の発明の作用に加えてさらに、劣化判定手段は機械式リレーの劣化状態をモニタし、警告表示手段に交換の必要性を出力するので、機械式リレーが破壊する前の段階にてユーザに機械式リレーの交換を促すことができる。

第３の発明は、第１や第２の発明の構成において、電圧源ユニット、印加ライン、機械式リレー、検出ライン及び半導体リレーで１つの電源モジュールを構成し、モジュールが並列用リレーを介して複数並設されており、一のモジュールにおける印加ライン及び検出ラインは所定の接続点で接続され、他のモジュールにおける各印加ラインのみが接続点に接続されていることを特徴とする。
第３の発明によれば、第１や第２の発明の作用に加えてさらに、複数の電源モジュールが並列に配置され、複数チャネルを構成する場合には、被試験対象には大きな電流が供給可能となる。そして、この場合にも、機械式リレーの交換時期が明確にされているので、この電流の安定供給が図られる。

第４の発明は、所定電圧を発生する電圧源ユニットと、ユニットの出力電圧を有接点の機械式リレーを介して被試験対象に印加する印加ラインと、被試験対象に印加された電圧を半導体リレーを介してユニットに帰還する検出ラインと、これら印加ラインと検出ラインの間に接続された抵抗と、機械式リレー接点の動作によって生ずる機械式リレーの両端電圧を検出する検出手段と、検出手段の出力に基づき半導体リレーを駆動する駆動制御手段とを具備する。

第４の発明によれば、被試験対象には印加ラインを介して電圧が印加されるとともに、印加電圧を検出ラインを介して帰還され、さらに、印加ラインと検出ラインとは抵抗で接続されている。
これにより、検出手段は機械式リレー接点の動作によって機械式リレーの両端に生ずる電圧を検出し、駆動制御手段は、この検出手段の出力を用いて半導体リレーをオンさせる。つまり、この半導体リレーは、機械式リレーがオンしない限り、オフのままである。よって、仮に、機械式リレーの劣化に伴って動作遅延が発生したとしても、半導体リレーが機械式リレーよりも先にオンしない。この結果、被試験対象では過渡電圧が発生せず、被試験対象の破壊が防止される。

第５の発明は、第４の発明の構成において、検出手段の出力と印加ラインを流れる電流に基づき機械式リレーの劣化を判定する劣化判定手段を有することを特徴とする。
第５の発明によれば、第４の発明の作用に加えてさらに、劣化判定手段では、機械式リレーの両端電圧と印加ラインを流れる電流とに基づいて機械式リレーの劣化を判定しており、機械式リレーの交換時期も明確になる。

本発明によれば、機械式リレーの劣化をモニタし、被試験対象の破壊を防止する半導体試験装置を提供することができる。

以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は本実施例における半導体試験装置の回路図であり、この装置は被試験対象（ＤＵＴ）であるＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）デバイスの製造ラインに配置されている。

当該装置のテストヘッド側にはＤＰＳ（電源モジュール）２が備えられている。このＤＰＳ２は、ＤＵＴ３０にプログラマブルな電圧を出力する電圧源機能と、ＤＵＴ３０で消費された電流を測定する消費電流測定機能とを有しており、本実施例では、ＤＵＴ３０に電圧を印加してＤＵＴ３０の消費電流を測定し、このＤＵＴ３０の直流特性を検査している（ＤＣテストの電源電流テスト）。

より詳しくは、このＤＰＳ２は、プログラマブルな電圧を出力可能な電圧源ユニット（ＤＡＣ）１０を備え、このＤＡＣ１０の出力側にはＤＵＴ３０に電源電圧を印加する印加ライン１１が設けられている。印加ライン１１にはパワーアンプ１２、抵抗１３、アンプ１４、ＡＤＣ１５がそれぞれ配設されており、パワーアンプ１２ではＤＡＣ１０からの電圧を規定電圧まで増幅している。

また、抵抗１３では印加ライン１１を流れる電流値を検出し、アンプ１４ではこの電流値を電圧値に変換している。さらに、ＡＤＣ１５ではこの電圧値を読み取り、この結果はＣＰＵ１６に出力される。印加ライン１１には有接点の機械式リレー２０が設けられており、ＤＡＣ１０からＤＵＴ３０への出力はＣＰＵ１６からの駆動信号に基づいてオン／オフ制御される。

一方、ＤＰＳ２にはＤＵＴ３０への印加電圧が検出ライン３１を介して帰還されている。検出ライン３１の一端はＤＵＴ３０の電源端子Ｖｃｃの近傍に形成されたモニタ点Ｍにて印加ライン１１に接続される。また、検出ライン３１には無接点の半導体リレー３２が設けられており、後述する如く、センス信号はＣＰＵ１６からの駆動信号に基づいてオン／オフ制御される。

さらに、検出ライン３１にはアンプ３３が配設され、センス信号を所定電圧に増幅している。そして、検出ライン３１の他端はＤＡＣ１０の出力側に接続されており、センス信号を帰還させる当該接続部分にはセンス信号とＤＡＣ１０の出力とを加算する加算器３４が設けられている。
印加ライン１１と検出ライン３１とは抵抗２２を介して接続され、機械式リレー２０や半導体リレー３２のオフ時にも印加ライン１１及び検出ライン３１のａ点、ｂ点を同電圧にしている。なお、この抵抗２２には数百ｋΩの大きさのものが実装される。

ここで、本実施例のＤＰＳ２では、ＤＵＴ３０の直流特性の検査の他、機械式リレー２０の劣化をもモニタしている。
具体的には、機械式リレー２０の両端側はアンプ（検出手段）２３に接続されており、機械式リレー２０の接点の動作によって生ずる両端電圧が検出されている。この検出された機械式リレー２０の両端電圧はＡＤＣ２４で読み取られ、この結果はＣＰＵ１６に出力されている。

このＣＰＵ１６は、図２に示されるように、劣化判定部（劣化判定手段）１７を有している。劣化判定部１７では、ＡＤＣ２４で読み取られた機械式リレー２０の両端電圧と抵抗１３で検出された印加ライン１１を流れるＤＵＴ３０で消費される電流とに基づいて機械式リレー２０の接点の接触抵抗を算出しており、機械式リレー２０の劣化を判別する。

詳しくは、この接点の接触抵抗の算出値が接触抵抗の規格値（例えば約５０ｍΩ以下）を超えている場合には、劣化判定部１７は機械式リレー２０の劣化を判定し、警告表示部（警告表示手段）１９に機械式リレー２０の交換を要する旨の信号を出力する。
また、このＣＰＵ１６はリレー制御部１８を有している。リレー制御部１８では、ＤＵＴ３０に所要電圧を印加する場合には機械式リレー２０をオンさせ、アンドゲート（駆動制御手段）２６を経由して半導体リレー３２をオンさせる。

より具体的には、再び図１に戻り、機械式リレー２０のオンによって生じた両端電圧を検出するアンプ２３はコンパレータ２５に接続され、この両端電圧の差分と基準電圧Ｖ_０とが比較されている。そして、このコンパレータ２５はアンドゲート２６に接続されており、アンドゲート２６には上述したＣＰＵ１６からの駆動信号も入力されている。つまり、アンドゲート２６は、コンパレータ２５からの信号及びＣＰＵ１６からの駆動信号の双方が入力された場合にのみ、半導体リレー３２をオンさせ、これら信号のうちいずれかの信号だけが入力された場合には、半導体リレー３２をオフさせる。

以上のように、本実施例によれば、ＤＵＴ３０には印加ライン１１を介して電圧が印加されるとともに、ＤＵＴ３０への印加電圧は検出ライン３１を介してＤＰＳ２に帰還され、ＤＵＴ３０で消費された電流をＤＰＳ２で測定するように構成されている。
ここで、印加ライン１１には機械式リレー２０が設けられており、劣化判定部１７では、機械式リレー２０の両端電圧と印加ライン１１を流れるＤＵＴ３０の消費電流とに基づいて機械式リレー２０の接点の接触抵抗を求め、この求められた抵抗値と規格値とを比較して機械式リレーの劣化を判定している。これにより、機械式リレー２０の交換時期が明確になる。

また、劣化判定部１７は機械式リレー２０の劣化状態をモニタし、警告表示部１９に交換の必要性を出力するので、機械式リレー２０が破壊する前の段階にてユーザに機械式リレーの交換を促すことが可能となる。
さらに、検出ライン３１は印加ライン１１の出力電圧をＤＡＣ１０の出力側に帰還させる。また、アンプ２３が機械式リレー２０の両端電圧を検出し、アンドゲート２６はアンプ２３の出力を持って半導体リレー３２をオンさせている。

換言すれば、半導体リレー３２は、機械式リレー２０がオンしない限り、オフのままである。よって、仮に、機械式リレー２０の劣化に伴って動作遅延が発生したとしても、半導体リレー３２は機械式リレー２０がオンした後にオンされる。この結果、ＤＵＴ３０には過渡電圧が印加されず、このＤＵＴ３０の破壊が防止される。

この点につき詳しく述べると、従来の構成ではリレー制御の逆転が生じてしまうが、本実施例では、図３に示されるように、まず、機械式リレー２０がオンすると、印加ライン１１の線路抵抗分だけ低くなってＤＵＴ３０に向かう。続いて、半導体リレー３２がオンになり、センス信号は加算器３４を経て検出ライン３１によるフィードバックが生じるので、破壊電圧Ｖｄに達することなく規定電圧Ｖｒに向けて収束し、この規定電圧ＶｒがＤＵＴ３０に出力されることが分かる。

本発明は、上記実施例に限定されず、特許請求の範囲を逸脱しない範囲で種々の変更を行うことができる。
例えば、上記実施例では、１系統のＤＰＳを有する半導体試験装置について説明されているが、必ずしもこの形態に限定されるものではない。つまり、この試験装置は複数系統（例えば４系統）のＤＰＳを有し、各系統ずつ使用して４つのＤＵＴを同時に検査しても良いし、また、４系統のＤＰＳで１つのＤＵＴを検査しても良い。

後者の構成については、図４に示されるように、４つのＤＰＳ２，２Ａ，２Ｂ，２Ｃがパワーアンプ１２とリレー２９との間に設けられた並列用リレー２８を介して接続されている。なお、この並列接続を明確にするための説明の都合上、抵抗１３，２２、アンプ２３やゲート２６等は省略されているが、これら各ＤＰＳは上記実施例と同様に構成されている。

ここで、ＤＰＳ（一のモジュール）２における印加ライン１１及び検出ライン３１はモニタ点Ｍで接続され、ＤＰＳ（他のモジュール）２Ａ，２Ｂ，２Ｃにおける各印加ライン１１Ａ，１１Ｂ，１１Ｃをモニタ点Ｍに接続し、各機械式リレー２０と、ＤＰＳ２のリレー２９をオンすると、ＤＰＳ２をマスター側とし、ＤＰＳ２Ａ，２Ｂ，２Ｃをスレーブ側としてそれぞれ動作させることができる。

この構成は、近年のＩＣデバイスには、その検査時に大電流電源が必要になる点を鑑みたものであり、複数のＤＰＳを並列接続し、複数チャネルを構成させると、ＤＵＴ３０には、仮に１系統のＤＰＳで約５Ａの電流が供給可能であるとすれば、並列接続の４系統によってＤＵＴ３０には約２０Ａの非常に大きな電流が供給可能となる。
そして、この構成の場合にも、ＣＰＵ１６にて機械式リレー２０の交換時期が明確にされていることから、チャネル間のバランスが崩れることなく、電流の安定供給が図られるとの効果を奏する。

また、上記実施例のＤＰＳはテストヘッド側に設けられているが、テスタ本体側に設けられていても良く、さらに、上記実施例ではＩＣデバイスをＤＵＴの例として挙げ、このデバイスを試験するＩＣテスタについて説明されているが、メモリデバイスを試験するメモリテスタであっても良い。

本実施例における半導体試験装置の回路図である。 図１のＣＰＵのブロック図である。 図１の装置における出力電圧を説明する図である。 他の実施例における半導体試験装置の回路図である。 従来の半導体試験装置の回路図である。 図５の装置における出力電圧を説明する図である。

符号の説明

２ ＤＰＳ（電源モジュール）
１０ ＤＡＣ（電圧源ユニット）
１１ 印加ライン
１６ ＣＰＵ
１７ 劣化判定部（劣化判定手段）
１９ 警告表示部（警告表示手段）
２０ 機械式リレー
２２ 抵抗
２３ アンプ（検出手段）
２６ アンドゲート（駆動制御手段）
３０ ＩＣデバイス（ＤＵＴ）
３１ 検出ライン
３２ 半導体リレー

Claims (5)

1. 所定電圧を発生する電圧源ユニットと、
   該ユニットの出力電圧を有接点の機械式リレーを介して被試験対象に印加する印加ラインと、
   被試験対象に印加された電圧を半導体リレーを介して前記ユニットに帰還する検出ラインと、
   前記機械式リレー接点の動作によって生ずる前記機械式リレーの両端電圧と前記印加ラインを流れる電流に基づき前記機械式リレーの劣化を判定する劣化判定手段と
   を具備することを特徴とする半導体試験装置。
2. 請求項１に記載の半導体試験装置において、
   前記劣化判定手段は、警告表示手段に前記機械式リレーの交換を要する旨の信号を出力していることを特徴とする半導体試験装置。
3. 請求項１又は２に記載の半導体試験装置において、
   前記電圧源ユニット、前記印加ライン、前記機械式リレー、前記検出ライン及び前記半導体リレーで１つの電源モジュールを構成し、該モジュールが並列用リレーを介して複数並設されており、
   一のモジュールにおける前記印加ライン及び前記検出ラインは所定の接続点で接続され、
   他のモジュールにおける前記印加ラインのみが前記接続点に接続されていることを特徴とする半導体試験装置。
4. 所定電圧を発生する電圧源ユニットと、
   該ユニットの出力電圧を有接点の機械式リレーを介して被試験対象に印加する印加ラインと、
   被試験対象に印加された電圧を半導体リレーを介して前記ユニットに帰還する検出ラインと、
   これら印加ラインと検出ラインの間に接続された抵抗と、
   前記機械式リレー接点の動作によって生ずる前記機械式リレーの両端電圧を検出する検出手段と、
   該検出手段の出力に基づき前記半導体リレーを駆動する駆動制御手段と
   を具備することを特徴とする半導体試験装置。
5. 請求項４に記載の半導体試験装置において、
   前記検出手段の出力と前記印加ラインを流れる電流に基づき前記機械式リレーの劣化を判定する劣化判定手段を有することを特徴とする半導体試験装置。

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