JP2008198679A - 固体撮像装置、固体撮像装置の製造方法、半導体装置、および半導体装置の製造方法 - Google Patents

Abstract

【課題】ＭＯＳトランジスタにシリサイド層を設けた領域の構成によらずに、シリサイド層を設けない領域においてのＭＯＳトランジスタの配置間隔を縮小でき、これによって微細化を達成することが可能な固体撮像装置および半導体装置を提供する。
【解決手段】電変換素子とともにＭＯＳトランジスタが配列された撮像領域１ａと、ＭＯＳトランジスタが設けられた周辺領域１ｂと、撮像領域１ａのみを覆うブロック膜１３と、ブロック膜１３から露出させた周辺領域１ｂのＭＯＳトランジスタＴｒｂのみにおけるソース／ドレイン１１ｂとゲート電極５ｂ表面に設けられたシリサイド層１５とを備えた固体撮像装置１００において、周辺領域１ｂのみに、ゲート電極５ｂとソース／ドレイン１１ｂ表面のシリサイド層１５とを分離する絶縁性のサイドウォール９が設けられている。サイドウォール９は、撮像領域１ａのみを覆うブロック膜１３とは異なるプロセスで成膜された膜を用いて構成されている。
【選択図】図４

Description

本発明は、２つの異なる領域にＭＯＳトランジスタが設けられた固体撮像装置、固体撮像装置の製造方法、半導体装置、および半導体装置の製造方法に関する。

モバイル機器(携帯電話、ＰＤＡ等)用のカメラに搭載されている固体撮像装置の１つとして、ＩＣ製造の標準的な技術であるＣＭＯＳ（Complementary Metal Oxide Semiconductor；相補型金属酸化物半導体）を利用したイメージセンサ（以下「ＣＭＯＳセンサ」という）が用いられている。このような固体撮像装置における撮像領域には、複数の画素が二次元アレイ状に配置されてなるものであるが、各画素部分には光電変換部の他に、転送ゲート、リセットゲート、アンプゲートなどのゲート部を有する複数のＭＯＳトランジスタが配置されている。また撮像領域の周辺に位置する周辺領域には、ＭＯＳトランジスタを用いて構成された駆動回路が設けられている。

以上のようなＣＭＯＳ構成の固体撮像装置においては、周辺領域のＭＯＳトランジスタに対しては、寄生抵抗の低減を目的としてソース／ドレインやゲート電極の表面にシリサイド層を設けている。これに対して、撮像領域のＭＯＳトランジスタに対しては、接合リークの発生を防止することが重要であるため、シリサイド層を設けない構成とすることが好ましい。

このような構成の固体撮像装置は、例えば次のようにして作製される。先ず図７（１）に示すように、撮像領域１ａと周辺領域１ｂとが設定された基板１上に、同一工程でポリシリコンからなるゲート電極５ａ，５ｂを形成し、これをマスクにした不純物導入によって基板１の表面層にソース／ドレインのエクステンション７ａ，７ｂを形成する。次に、図７（２）に示すように、ゲート電極５ａ，５ｂの側壁に絶縁性のサイドウォール９を形成し、これらをマスクにした不純物導入によって基板１の表面層にソース／ドレイン１１ａ，１１ｂを形成する。その後、図７（３）に示すように、撮像領域１ａのみを覆う絶縁性のブロック膜１３を形成する。尚、このブロック膜１３は、ここでの図示を省略した撮像領域の光電変換素子での受光量が最大となるように材質および膜厚が最適化されている。

次いで、図７（４）に示すように、ブロック膜１３をマスクにして、周辺領域１ｂにおける基板１の表面(ソース／ドレイン１１ｂの表面）と、ポリシリコンからなるゲート電極５ｂの表面にシリサイド層１５を形成する。この際、基板１表面のシリサイド層１５と、ゲート電極５ｂおよびゲート電極５ｂ表面のシリサイド層１５とは、サイドウォール９にて分離される。

以上の後には、図７（５）に示すように、基板１上に層間絶縁膜１９を成膜し、この層間絶縁膜１９に例えばソース／ドレイン１１ａやシリサイド層１５に達する接続孔１９ａを形成する。次いで、接続孔１９ａを介してソース／ドレイン１１ａやシリサイド層１５に接続された配線２１を形成する。

以上のように、２つの領域のうち、一方の領域に形成されたＭＯＳトランジスタのソース／ドレインにシリサイド層を形成せず、他方の領域に形成されたＭＯＳトランジスタのソース／ドレインにシリサイド層を形成する手順は、例えば下記特許文献１に開示されている。

特開平１１−１１１９４９号公報（特に図１４参照）

以上のようにして作製された固体撮像装置において装置の微細化を進展させるためには、特に撮像領域においては１画素あたりの占有面積の縮小化が求められる。ところが、撮像領域においては、各画素内における光電変換素子の開口面積を維持する必要性がある。このため、１画素あたりの占有面積を縮小化するためには、光電変換素子の周囲に設けられるＭＯＳトランジスタの配置面積を縮小することが求められる。

しかしながら、図７を用いて説明したようにして得られた構成においては、撮像領域１ａと周辺領域１ｂとのゲート電極５ａ，５ｂに、同一工程でサイドウォール９を形成している。このため、次に行うソース／ドレイン１１ａ，１１ｂの形成を考慮すると、撮像領域１ａにおけるゲート電極５ａ間も、周辺領域１ｂにおけるゲート電極５ｂ間と同程度にしか縮小することはできない。

また、特に図７（３）を参照すると、図撮像領域１ａにおいてゲート電極５ａ間が縮小されると、これを覆うブロック膜１３が、極狭いサイドウォール９間を埋め込むような成膜状態となる。このため、撮像領域１ａにおけるゲート電極５ａ間では、ブロック膜１３の膜厚が極所的に厚膜化した状態となる。このため、図７（５）に示したように、撮像領域１ａおよび周辺領域１ｂにおいて、層間絶縁膜１９およびブロック膜１３に対して同一工程で接続孔１９ａ，１９ｂを形成するエッチングにおいて、撮像領域１ａの接続孔１９ａがソース／ドレイン１１ａにまで到達しない問題が発生する。

以上のような問題を回避する手段として、図７（２）で示した工程でサイドウォール９を形成した後に、撮像領域１ａのみサイドウォール９を除去する工程を追加することが考えられる。しかしながらこの場合、エッチングなどによるシリコン基板へのダメージにより、シリコン基板１の表面層に不純物注入によって形成されている光電変換素子の特性劣化が懸念される。

また以上のような問題を回避する別の手段として、図７（２）に示した工程で、周辺領域１ｂのゲート電極５ｂ側壁のみにサイドウォール９を形成し、撮像領域１ａにはサイドウォール９を形成するための絶縁膜をエッチバックせずにそのままブロック膜として残す構成も考えられる。しかしながらこの場合、光電変換素子での集光効率が最大となるようにブロック膜を最適化することができない。

そこで本発明は、ＭＯＳトランジスタにシリサイド層を設けた領域の構成によらずに、シリサイド層を設けない領域においてのＭＯＳトランジスタの配置間隔を縮小でき、これによって微細化を達成することが可能な固体撮像装置および半導体装置を提供すること、さらにはこのような固体撮像装置の製造方法、および半導体装置の製造方法を提供することを目的とする。

このような問題を解決するための本発明の１つである固体撮像装置は、光電変換素子とともにＭＯＳトランジスタが配列された撮像領域と、ＭＯＳトランジスタが設けられた周辺領域とを備えており、撮像領域のみがブロック膜で覆われている。このブロック膜から露出させた周辺領域のＭＯＳトランジスタのみにおけるソース／ドレイン表面に、シリサイド層を設けている。そして特に、周辺領域のみに、ゲート電極とソース／ドレイン表面のシリサイド層とを分離する絶縁性のサイドウォールが設けられている。このサイドウォールは、撮像領域のみを覆うブロック膜とは異なるプロセスで成膜された膜を用いて構成されている。

また本発明のもう１つは、ＭＯＳトランジスタが設けられた第１領域および第２領域とを備えた半導体装置に関するもので、上記固体撮像装置においての撮像領域を第１領域とし、周辺領域を第２領域とした構成である。

このような構成の固体撮像装置(半導体装置）においては、ソース／ドレイン表面にシリサイド層が設けられない撮像領域(第１領域）には、ゲート電極とシリサイド層とを分離するためのサイドウォールをゲート電極の側壁に設けない構成とした。これにより、ソース／ドレイン表面にシリサイド層が設けられる周辺領域（第２領域）の構成によらずに、撮像領域(第１領域）においてはゲート電極間の間隔を縮小化することができる。しかも、シリサイド層を形成する際のマスクとなるブロック膜を、サイドウォールの形成膜とは異なるプロセスで成膜された膜としたことにより、固体撮像装置（半導体装置)内に残されるブロック膜を、装置に対して最適な構成とすることができる。

さらに本発明は、上述した構成の固体撮像装置（半導体装置）の製造方法でもあり、次のように行う。先ず第１工程では、撮像領域(第１領域）と周辺領域(第２領域）とが設定された基板上にゲート絶縁膜を介してゲート電極膜を形成し、撮像領域(第１領域）をゲート電極膜で覆った状態として、周辺領域(第２領域）におけるゲート電極膜をパターニングしてゲート電極を形成する。次の第２工程では、周辺領域（第２領域）におけるゲート電極の側壁に絶縁性のサイドウォールを形成する。その後第３工程では、撮像領域（第１領域）におけるゲート電極膜をパターニングしてゲート電極を形成する。次の第４工程では、撮像領域（第１領域）を覆うと共に周辺領域（第２領域）を露出させる状態でブロック膜を成膜する。そして、第３工程の後または第４工程の後の第５工程では、撮像領域(第１領域）および周辺領域(第２領域）のゲート電極と、周辺領域(第２領域）のサイドウォールとをマスクにした不純物導入により、撮像領域(第１領域）および周辺領域(第２領域）にソース／ドレインを形成する。その後の第５工程では、ブロック膜をマスクにして周辺領域(第２領域）におけるシリコン基板の露出面にシリサイド層を形成する。

以上のような製造方法では、周辺領域(第２領域）にサイドウォールを備えた状態でゲート電極を形成した後に、撮像領域(第１領域）にゲート電極を形成する構成としたことにより、同一基板上にサイドウォールを備えたゲート電極と、サイドウォールを備えていないゲート電極とが設けられる。また、サイドウォールの形成よりも後の別工程で、撮像領域（第１領域)を覆うブロック膜を形成するため、固体撮像装置（半導体装置)内に残されるブロック膜を、サイドウォールの構成にかかわらずに装置に対して最適な構成とすることができる。

以上説明した本発明によれば、ソース／ドレイン表面にシリサイド層が設けられる周辺領域（第２領域）の構成によらずに、撮像領域(第１領域）においてはゲート電極間の間隔を縮小化することができ、かつ固体撮像装置（半導体装置)内に残されるブロック膜を、装置に対して最適な構成とすることができる。このため、ブロック膜を最適化させることで、例えば撮像領域(第１領域）に設けられる光電変換素子における受光量を最大に保って特性を維持しつつ、撮像領域（第１領域）の縮小化を図り、装置の微細化を実現することが可能になる。特に固体撮像装置においては、撮像領域に設けられるＭＯＳトランジスタのゲート電極間を縮小できるため、光電変換素子の開口率を維持した状態で画素を縮小することが可能である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。以下の実施形態においては、半導体装置の１つである固体撮像装置について、その製造方法および構成の順に説明する。

図１には、ここで作製するＣＭＯＳ構成の固体撮像装置１００における撮像領域１ａの概略平面図を示す。この図に示すように、固体撮像装置１００においては、基板１の表面側に設けられた素子分離領域１０１で分離された各活性領域１０２の各画素に、各光電変換素子（例えばフォトダイオード）ＰＤが設けられている。またこの活性領域１０２には、光電変換素子ＰＤに隣接して基板１上に形成された転送ゲートＴＧ、転送ゲートＴＧに隣接するｎ型拡散層からなるフローティングディフュージョンＦＤが設けられている。さらに、フローティングディフュージョンＦＤに隣接して基板１上に形成されたリセットゲートＲＧ、リセットゲートＲＧに隣接するｎ型拡散層からなるリセットドレインＲＤ、リセットドレインＲＤ隣接して基板１上に形成されたアンプゲートＡＧ、およびアンプゲートＡＧに隣接するｎ型拡散層からなるソース拡散層ＡＳが配置されている。これにより、各画素には、光電変換素子ＰＤと共に、ゲート電極とその両脇の拡散層とからなる複数のＭＯＳトランジスタが設けられた構成となっている。

また、固体撮像装置１００には、以上のような撮像領域１ａの周辺部に、上述した各画素部分のＭＯＳトランジスタを駆動するための駆動回路が設けられた周辺領域を備えている。周辺領域の駆動回路は、複数のＭＯＳトランジスタによって構成されている。

以下においては、一例として上記構成の固体撮像装置１００の作製に適用される製造方法を説明する。

＜第１実施形態＞
先ず、図２（１）に示すように、例えば単結晶シリコンからなる基板(シリコン基板）１を用意し、第１領域と第２領域とを設定する。ここでは、第１領域は、光電変換素子を備えた画素が配列形成される撮像領域１ａであり、第２領域は駆動回路が配置される周辺領域１ｂであることとする。尚、撮像領域１ａの断面は、例えば図１に示した何れか２つのゲート(ゲート電極）を横切る断面に相等する。

そして、ここでの図示は省略したが、以上のような基板１の表面側に、素子分離領域を形成し、さらに撮像領域１ａにおける各画素に拡散層からなる光電変換素子を形成する。この際、分離絶縁領域とレジストパターンとをマスクに用いたイオン注入とその後の熱処理によって光電変換素子を構成する拡散層を形成する。この光電変換素子は、例えば、ｎ型拡散層の表面にｐ型拡散層を配置した構成となっている。

以上の後、素子分離領域と光電変換素子が形成された基板１上に、酸化シリコン等からなるゲート絶縁膜３を成膜し、この上部にポリシリコン等のシリコン材料からなるゲート電極膜５を成膜する。

次に、基板１における撮像領域１ａがゲート電極膜５で覆われた状態とし、周辺領域１ｂのみにおいてゲート電極膜５をパターニングしてゲート電極５ｂを形成する。ゲート電極膜５のパターニングは、ここでの図示を省略したレジストパターンをマスクに用いたドライエッチングによって行われる。また、ゲート電極膜５のパターンエッチングに引き続き、ゲート絶縁膜３をパターンエッチングしても良い。尚、ゲート絶縁膜３はエッチングせずにそのまま残しても良い。

次に、ゲート電極５ｂをマスクにして、周辺領域１ｂにおける基板１の表面層に、ソース／ドレインのエクステンション７ｂを形成するための不純物導入を行う。尚、ここでは、ｎ型のＭＯＳトランジスタが形成される領域と、ｐ型のＭＯＳトランジスタが形成される領域とに対して、レジストパターンをマスクに用いてそれぞれ別々にイオン注入による不純物導入を行うこととする。

次いで、図２（２）に示すように、周辺領域１ｂのみに形成したゲート電極５ｂの側壁に絶縁性のサイドウォール９を形成する。このサイドウォール９は、ゲート電極５ｂやゲート電極膜５を覆う状態で酸化シリコン膜のような絶縁膜を成膜した後、この絶縁膜をエッチバックしてゲート電極５ｂの側壁のみに残すことによって形成する。このようなサイドウォール９は、例えば膜厚１０ｎｍ程度で成膜した酸化膜と膜厚９０ｎｍ程度で成膜した窒化膜を積層しエッチバックすることよって得られる。

その後、図２（３）に示すように、撮像領域１ａにおいてゲート電極膜５をパターニングしてゲート電極５ａを形成する。これらのゲート電極５ａは、図１で示した転送ゲートＴＧ、リセットゲートＲＧ、またはアンプゲートＡＧであることとする。ここでは、撮像領域１ａにおける基板１の表面をゲート絶縁膜３で覆った状態にしておくことが好ましい。尚、ここでの図示は省略したが、撮像領域１ａにおける各画素に形成した光電変換素子部分も、ゲート絶縁膜３で覆われた状態としておく。これにより、次の工程においてのダメージが光電変換素子に及ぶことを防止できる。

以上のようにして、基板１上における撮像領域１ａにはゲート電極５ａを形成し、周辺領域１ｂにはサイドウォール９を備えたゲート電極５ｂを形成する。

以上後には、図３（１）に示すように、撮像領域１ａにおいてはゲート電極５ａをマスクにし、周辺領域１ｂにおいてはゲート電極５ａおよびサイドウォール９をマスクにして、基板１の表面層にソース／ドレイン１１ａ，１１ｂを形成するための不純物導入を行う。ここでは、ｎ型のＭＯＳトランジスタが形成される領域と、ｐ型のＭＯＳトランジスタが形成される領域とに対して、レジストパターンをマスクに用いてそれぞれ別々にイオン注入による不純物導入を行うこととする。尚、このイオン注入は、ここでの図示を省略したレジストパターンにより、先に形成した光電変換素子（ＰＤ）をマスクした状態で行われる。不純物導入後にはレジストパターンを除去する。

以上のようにして、撮像領域１ａには、ゲート電極５ａ脇における基板１の表面層に不純物を導入したソース／ドレイン１１ａを設けてなるＭＯＳトランジスタＴｒａが形成される。一方、周辺領域１ｂには、サイドウォール９を備えたゲート電極５ｂ脇における基板１の表面層に不純物を導入したソース／ドレイン１１ｂとエクステンション７ｂとを設けてなるＭＯＳトランジスタＴｒｂが形成される。

次に、図３（２）に示すように、周辺領域１ｂを露出させた状態で撮像領域１ａのみを覆う絶縁性のブロック膜１３を形成する。このブロック膜１３は、ここで作製される固体撮像装置（半導体装置）において撮像領域１ａに形成された光電変換素子（ＰＤ）を覆う状態でそのまま残される膜であり、光電変換素子（ＰＤ）受光量が最大となるように材質および膜厚が最適化されている。このようなブロック膜１３の一例としては、膜厚５ｎｍ程度で成膜した酸化膜と膜厚２０ｎｍ程度で成膜した窒化膜を積層した膜が用いられる。

次に、図３（３）に示すように、撮像領域１ａのブロック膜１３および、周辺領域１ｂのサイドウォール９をマスクにして、シリコンの露出部分をシリサイド化させたシリサイド層１５を形成する。ここでは、基板１の露出面である周辺領域１ｂのソース／ドレイン１１ｂの表面、およびゲート電極５ｂの表面のみにシリサイド層１５を形成する。

この際、基板１上の全面にコバルト（Ｃｏ）膜やモリブデン（Ｍｏ）膜さらには他の高融点金属膜を成膜し、熱処理を行う。これにより、高融点金属膜とシリコンとが接する部分において選択的にシリコンを金属化させたシリサイド層１５を形成する。シリサイド層１５の形成後には、未反応のまま残った金属膜を除去する。

次に、図４（１）に示すように、基板１の上方を、例えば窒化シリコン膜からなるストッパ層を介して、酸化シリコンからなる層間絶縁膜１９で覆う。次いで、撮像領域１ａと周辺領域１ｂとに、それぞれに設けられたＭＯＳトランジスタＴｒａ，Ｔｒｂに達する接続孔１９ａ，１９ｂを形成する。この際、撮像領域１ａにおいては、層間絶縁膜１９とブロック膜１３とをエッチングしてソース／ドレイン１１ａに達する接続孔１９ａが形成される。一方、周辺領域１ｂにおいては、層間絶縁膜１９をエッチングしてソース／ドレイン１１ｂ表面のシリサイド層１５に達する接続孔１９ｂが形成される。これらの接続孔１９ａ、１９ｂの開口は、同一のエッチング工程で行われる。

以上の後には図４（２）に示すように、層間絶縁膜１９上に、接続孔１９ａ，１９ｂを介してソース／ドレイン１１ａ，１１ｂに接続された配線２１を形成し、固体撮像装置（半導体装置）１００を完成させる。

以上のようにして得られた固体撮像装置１００は、周辺領域１ｂのみに、ゲート電極５ｂとソース／ドレイン１１ｂ表面のシリサイド層１５とを分離するサイドウォール９が設けられたものとなる。また、サイドウォール９は、撮像領域１ａのみを覆うブロック膜１３とは異なるプロセスで成膜された膜を用いて構成されたものとなる。

これにより、ソース／ドレイン１１ｂ表面にシリサイド層９が設けられる周辺領域１ｂの構成によらずに、撮像領域１ａにおいてはゲート電極５ａの間隔を縮小化することができる。しかも、シリサイド層９を形成する際のマスクとなるブロック膜１３を、サイドウォール９の形成膜とは異なるプロセスで成膜された膜としたことにより、固体撮像装置１００内に残されるブロック膜１３を、装置に対して最適な構成とすることができる。

したがって、ブロック膜１３を最適化させることで、例えば撮像領域１ａに設けられる光電変換素子における受光量を最大に保って特性を維持しつつ、撮像領域１ａの縮小化を図り、装置の微細化を実現することが可能になる。特に撮像領域１ａに設けられるＭＯＳトランジスタのゲート電極間を縮小できるため、光電変換素子の開口率を維持した状態で画素を縮小することが可能である。

さらに、周辺領域１ｂにおけるゲート電極５ｂにサイドウォール９を形成する際には、撮像領域１ａの基板１上がゲート電極膜５で覆われた状態となっている。このため、サイドウォール９を形成する際のエッチングダメージが、撮像領域１ａの基板１表面に加わることが防止される。したがって、サイドウォール９の形成時に、既に撮像領域１ａに光電変換素子が形成されている場合、光電変換素子に対してダメージが加わることを防止でき、光電変換素子の暗電流を低減することが可能である。

また、撮像領域１ａにおいては、サイドウォールが設けられていない分だけ、ブロック膜１３の下地パターン間（ゲート電極５ａ間）が広げられる。このため、サイドウォールが設けられていた場合には、ブロック膜１３が、極狭いサイドウォール９間を埋め込むような成膜状態となり、ブロック膜１３の膜厚が極所的に厚膜化した状態となっていたが、このようなブロック膜１３の厚膜化が防止される。したがって、層間絶縁膜１９およびブロック膜１３に対して同一工程で接続孔１９ａ，１９ｂを形成するエッチングにおいて、撮像領域１ａの接続孔１９ａを確実にソース／ドレイン１１ａにまで到達させることが可能になる。

＜第２実施形態＞
先ず、第１実施形態において、図２（１）〜図２（３）を用いて説明した工程を同様に行うことにより、基板１上における周辺領域１ｂにサイドウォール９を備えたゲート電極５ｂを形成した後、撮像領域１ａにゲート電極５ａを形成するまでを行う。

次に、図５（１）に示すように、撮像領域１ａを露出させた状態で周辺領域１ｂ上を覆う形状のレジストパターン３０を基板１上に形状する。そして、レジストパターン３０および撮像領域１ａのゲート電極５ａをマスクにして、撮像領域１ａにおける基板１の表面層に、ソース／ドレインのエクステンション７ａを形成するための不純物導入をイオン注入によって行う。尚、レジストパターン３０は、撮像領域１ａにおいては先に形成した光電変換素子（ＰＤ）も覆う形状であることとする。不純物導入後にはレジストパターン３０を除去する。

次に、図５（２）に示すように、周辺領域１ｂを露出させた状態で撮像領域１ａのみを覆う絶縁性のブロック膜１３を形成する。このブロック膜１３は、第１実施形態で形成したブロック膜１３と同様であって良く、光電変換素子（ＰＤ）受光量が最大となるように材質および膜厚が最適化されていることとする。

以上の後、図５（３）に示すように、撮像領域１ａにおいてはゲート電極５ａをマスクにし、周辺領域１ｂにおいてはゲート電極５ａおよびサイドウォール９をマスクにして、基板１の表面層にソース／ドレイン１１ａ，１１ｂを形成するための不純物導入をイオン注入によって行う。

この際、撮像領域１ａにおいては、ブロック膜１３を介して基板１の表面に不純物が導入されることになる。このため、撮像領域１ａに形成されるソース／ドレイン１１ａは、周辺領域１ｂに形成されるソース／ドレイン１１ｂよりも浅くなる。したがって、撮像領域１ａおよび周辺領域１ｂに形成されるソース／ドレイン１１ａ，１１ｂともに、必要とされる深さとなるように、イオン注入の際の注入エネルギーを調整することが重要である。

またここでは、ｎ型のＭＯＳトランジスタが形成される領域と、ｐ型のＭＯＳトランジスタが形成される領域とに対して、レジストパターンをマスクに用いてそれぞれ別々にイオン注入による不純物導入を行うこととする。尚、このイオン注入は、ここでの図示を省略したレジストパターンにより、先に形成した光電変換素子（ＰＤ）をマスクした状態で行われる。不純物導入後にはレジストパターンを除去する。

以上のようにして、撮像領域１ａには、ゲート電極５ａ脇における基板１の表面層に不純物を導入したソース／ドレイン１１ａとエクステンション７ａとを設けてなるＭＯＳトランジスタＴｒａ’が形成される。一方、周辺領域１ｂには、サイドウォール９を備えたゲート電極５ｂ脇における基板１の表面層に不純物を導入したソース／ドレイン１１ｂとエクステンション７ｂとを設けてなるＭＯＳトランジスタＴｒｂが形成される。

以上の後には、図５（４）に示すように、撮像領域１ａのブロック膜１３および、周辺領域１ｂのサイドウォール９をマスクにして、シリコンの露出部分をシリサイド化させたシリサイド層１５を形成する。ここでは、基板１の露出面である周辺領域１ｂのソース／ドレイン１１ｂの表面、およびゲート電極５ｂの表面のみにシリサイド層１５を形成する。このシリサイド層１５の形成は、第１実施形態で図３（３）を用いて説明したと同様に行われる。

次いで、図６（１）および図６（２）に示す工程は、第１実施形態において図４（１）および図４（２）を用いて説明したと同様に行う。

すなわち、図６（１）に示すように、基板１の上方を層間絶縁膜１９で覆い、この層間絶縁膜１９およびブロック膜１３にＭＯＳトランジスタＴｒａ’，Ｔｒｂに達する接続孔１９ａ，１９ｂを形成する。

次に、図６（２）に示すように、層間絶縁膜１９上に、接続孔１９ａ，１９ｂを介してソース／ドレイン１１ａ’，１１ｂに接続された配線２１を形成し、固体撮像装置（半導体装置）１００’を完成させる。

以上のようにして得られた固体撮像装置１００’も、第１実施形態の固体撮像装置と同様に、周辺領域１ｂのみに、ゲート電極５ｂとソース／ドレイン１１ｂ表面のシリサイド層１５とを分離するサイドウォール９が設けられたものとなる。また、サイドウォール９は、撮像領域１ａのみを覆うブロック膜１３とは異なるプロセスで成膜された膜を用いて構成されたものとなる。ただし、撮像領域１ａに形成されるＭＯＳトランジスタｔｒａ’も、エクステンション７ａを備えた構成となるところが、第１実施形態と異なる。

したがって、本第２実施形態においても、第１実施形態と同様に、光電変換素子における受光量を最大に保って特性を維持しつつ、また光電変換素子の開口率を維持した状態で画素を縮小することが可能になり、撮像領域１ａの縮小化と、これによる装置の微細化を実現することが可能になる。

また、周辺領域１ｂにおけるゲート電極５ｂにサイドウォール９を形成する際には、撮像領域１ａの基板１上がゲート電極膜５で覆われた状態となっていることも第１実施形態と同様であるため、光電変換素子に対してダメージが加わることを防止でき、光電変換素子の特性を維持することが可能である。

以上説明した各実施形態においては、本発明を固体撮像装置に適用した実施の形態を説明した。しかしながら本発明は、シリサイド層を備えないＭＯＳトランジスタが設けられる領域(第１領域）と、シリサイド層を備えたＭＯＳトランジスタが設けられる領域（第２領域）とを備えた半導体装置に広く適用可能である。このような一例として、例えば、シリサイド層を備えていないＭＯＳトランジスタとして耐圧トランジスタが配置される第１領域と、シリサイド層を備えたＭＯＳトランジスタで構成されたロジック回路が配置される第２領域とを備えた半導体装置に適用可能であり、第１領域の微細化に有効である。

本発明が適用される固体撮像素子における撮像領域の要部平面図である。 本発明の第１実施形態を説明する断面工程図（その１）である。 本発明の第１実施形態を説明する断面工程図（その２）である。 本発明の第１実施形態を説明する断面工程図（その３）である。 本発明の第２実施形態を説明する断面工程図（その１）である。 本発明の第２実施形態を説明する断面工程図（その２）である。 従来の製造工程を説明する断面工程図である。

符号の説明

１…基板、１ａ…撮像領域（第１領域）、１ｂ…周辺領域（第２領域）、３…ゲート絶縁膜、５…ゲート電極膜、５ａ，５ｂ…ゲート電極、７ａ，７ｂ…エクステンション（ソース／ドレイン）、９…サイドウォール、１１ａ，１１ｂ…ソース／ドレイン、１３…ブロック膜、１５…シリサイド層、１９…層間絶縁膜、１９ａ，１９ｂ…接続孔、２１…配線、Ｔｒａ，Ｔｒｂ…ＭＯＳトランジスタ、１００，１００’…固体撮像装置(半導体装置）、ＰＤ…光電変換素子

Claims (8)

1. 光電変換素子とともにＭＯＳトランジスタが配列された撮像領域と、ＭＯＳトランジスタが設けられた周辺領域と、前記撮像領域のみを覆うブロック膜と、当該ブロック膜から露出させた前記周辺領域のＭＯＳトランジスタのみにおけるソース／ドレイン表面に設けられたシリサイド層とを備えた固体撮像装置において、
   前記周辺領域のみに、前記ゲート電極と前記ソース／ドレイン表面のシリサイド層とを分離する絶縁性のサイドウォールが設けられており、
   前記サイドウォールが、前記撮像領域のみを覆うブロック膜とは異なるプロセスで成膜された膜を用いて構成されている
   ことを特徴とする固体撮像装置。
2. 請求項１記載の固体撮像装置において、
   前記サイドウォールと前記ブロック膜とは、膜厚、材質、または積層構造の少なくとも１つが異なる
   ことを特徴とする固体撮像装置。
3. 請求項１記載の固体撮像装置において、
   前記ブロック膜およびシリサイド層を覆う状態で設けられた層間絶縁膜と、
   前記層間絶縁膜および前記ブロック層に形成した接続孔を介して前記撮像領域のＭＯＳトランジスタおよび前記周辺領域のＭＯＳトランジスタにそれぞれ接続された配線とを備えた
   ことを特徴とする固体撮像装置。
4. 光電変換素子とともにＭＯＳトランジスタが配列された撮像領域と、ＭＯＳトランジスタが設けられた周辺領域とを備えた固体撮像装置の製造方法であって、
   前記撮像領域と周辺領域とが設定された基板上にゲート絶縁膜を介してゲート電極膜を形成し、当該撮像領域を当該ゲート電極膜で覆った状態で、当該周辺領域におけるゲート電極膜をパターニングしてゲート電極を形成する第１工程と、
   前記周辺領域におけるゲート電極の側壁に絶縁性のサイドウォールを形成する第２工程と、
   前記第２工程の後に前記撮像領域におけるゲート電極膜をパターニングしてゲート電極を形成する第３工程と、
   前記ゲート電極が形成された撮像領域を覆うと共に前記周辺領域を露出させる状態でブロック膜を成膜する第４工程と、
   前記第３工程の後または第４工程の後に、前記撮像領域および周辺領域のゲート電極と、前記周辺領域のサイドウォールとをマスクにした不純物導入により、当該撮像領域および周辺領域にソース／ドレインを形成する第５工程と、
   前記第５工程の後に、前記ブロック膜をマスクにして前記周辺領域におけるシリコン基板の露出面にシリサイド層を形成する第６工程とを行う
   ことを特徴とする固体撮像装置の製造方法。
5. 請求項４記載の固体撮像装置の製造方法において、
   前記第４工程は、前記第３工程の後に行われる
   ことを特徴とする固体撮像装置の製造方法。
6. 請求項４記載の固体撮像装置の製造方法において、
   前記第５工程の後に、前記基板上に層間絶縁膜を成膜し、当該層間絶縁膜および前記ブロック膜をパターンエッチングすることにより、前記撮像領域にソース／ドレインに達する接続孔を形成すると同時に前記周辺領域にソース／ドレイン表面のシリサイド層に達する接続孔を形成する工程を行う
   ことを特徴とする固体撮像装置の製造方法。
7. ＭＯＳトランジスタが設けられた第１領域および第２領域と、当該第１領域のみを覆うブロック膜と、当該ブロック膜から露出させた前記第２領域のＭＯＳトランジスタのみにおけるソース／ドレイン表面に設けられたシリサイド層とを備えた半導体装置において、
   前記第２領域のみに、前記ゲート電極と前記ソース／ドレイン表面のシリサイド層とを分離するサイドウォールが設けられており、
   前記サイドウォールが、前記第１領域のみを覆うブロック膜とは異なるプロセスで成膜された膜を用いて構成されている
   ことを特徴とする半導体装置。
8. ＭＯＳトランジスタが配列された第１領域と第２領域とを備えた半導体装置の製造方法であって、
   前記第１領域と第２領域とが設定された基板上にゲート絶縁膜を介してゲート電極膜を形成し、当該第１領域を当該ゲート電極膜で覆った状態で、当該第２領域におけるゲート電極膜をパターニングしてゲート電極を形成する第１工程と、
   前記第２領域におけるゲート電極の側壁に絶縁性のサイドウォールを形成する第２工程と、
   前記第２工程の後に、前記第１領域におけるゲート電極膜をパターニングしてゲート電極を形成する第３工程と、
   前記ゲート電極が形成された第１領域を覆うと共に前記第２領域を露出させる状態でブロック膜を成膜する第４工程と、
   前記第３工程の後または第４工程の後に、前記第１領域および第２領域のゲート電極と、前記第２領域のサイドウォールとをマスクにした不純物導入により、当該第１領域および第２領域にソース／ドレインを形成する第５工程と、
   前記第５工程の後に、前記ブロック膜をマスクにして前記第２領域におけるシリコン基板の露出面にシリサイド層を形成する第６工程とを行う
   ことを特徴とする半導体装置の製造方法。

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