JP2008192714A - 半導体パッケージ - Google Patents
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Abstract
【課題】積層型の半導体パッケージにおいて、その半導体パッケージを構成する半導体チップからの放熱を吸収して冷却するとともに、前記放熱に起因した封止樹脂におけるクラック発生などを抑制して、その品質低下を抑制した構造を提供する。
【解決手段】複数の半導体チップが積層されてなる半導体パッケージ10であって、最上部に位置する半導体チップが放熱板12と接触し、この放熱板12の大きさがパッケージサイズよりも小さく、前記複数の半導体チップ及び前記放熱板17は樹脂で封止する。
【選択図】図1
【解決手段】複数の半導体チップが積層されてなる半導体パッケージ10であって、最上部に位置する半導体チップが放熱板12と接触し、この放熱板12の大きさがパッケージサイズよりも小さく、前記複数の半導体チップ及び前記放熱板17は樹脂で封止する。
【選択図】図1
Description
本発明は、例えば高性能動作が要求される回路部分での高温化を抑制することを可能とした半導体パッケージに関する。
近年、高性能の3次元ICなどの装置を実現するため、配線基板上に少なくとも1つの半導体チップを積層して半導体装置とする方法(実装方法)が盛んに試みられている。この際、得ようとする半導体装置をより小型化するために、前記半導体チップの周辺部及び前記配線基板の周辺部にそれぞれパッドを形成し、これらパッド間をワイヤで電気的に接合するという、いわゆるワイヤーボンディングや、前記半導体チップに対して直接的に孔部を形成し、かかる孔部内に導電部材を埋設するとともに、この導電部材を介して配線基板と電気的及び機械的に接合する、いわゆるフリップチップ様の接合技術が用いられるようになっている。
上述したような積層型の半導体パッケージにおいては、例えば、特に高性能動作が要求される回路が組み込まれた半導体チップにおいて、前記回路部分での発熱によりかかる回路部分を含む領域が高温化してしまい、動作温度の上昇による熱暴走や特性劣化が問題となってくる。したがって、上述した積層型半導体パッケージにおける、任意の半導体チップに関して、その発熱部分を冷却する技術の開発が重要視されている。
また最近では、パッケージサイズの小型化、製造工程の簡略化、材料使用効率の向上などを目的として例えば特開2001−160597に開示されているパッケージダイシング方式のパッケージが増えている。このパッケージダイシング方式のパッケージにおいては多数のパッケージを同時にモールド封止し最後にダイシングをして個片化するため、ダイシング時に異種材料の積層界面で剥離やクラックが生じやすい。放熱板をパッケージと同じサイズにして、パッケージのダイシング時に個片化・分離するばあいには、放熱板とモールド樹脂あるいは熱伝導樹脂の界面で剥離が生じやすい。
また、特開2004−327556では、放熱板がチップサイズよりも大きいパッケージが開示されているが、半導体チップの動作による発熱・放熱時に前記半導体チップと前記放熱板との熱膨張差に起因した応力が発生するようになる。さらにこの応力は半導体チップ中心から端部に向かって増大し、端部において極大化する。この結果、前記封止樹脂中にクラックが発生しやすくなり、目的とする半導体パッケージの品質を劣化させてしまう場合があった。
特開2001−160597
特開2004−327556
本発明は、半導体チップ積層型の半導体パッケージにおいて、その半導体パッケージを構成する半導体チップからの放熱を吸収して冷却するとともに、前記放熱に起因した封止樹脂におけるクラック発生などを抑制して、その品質低下を抑制することを目的とする。
上記課題を解決すべく、本発明の一態様は、
複数の半導体チップが積層されてなる半導体パッケージであって、
最上部に位置する半導体チップが放熱板と接触し、この放熱板の大きさが接触する半導体チップよりも小さく、前記複数の半導体チップ及び前記放熱板は樹脂で封止されてなることを特徴とする、半導体パッケージに関する。
複数の半導体チップが積層されてなる半導体パッケージであって、
最上部に位置する半導体チップが放熱板と接触し、この放熱板の大きさが接触する半導体チップよりも小さく、前記複数の半導体チップ及び前記放熱板は樹脂で封止されてなることを特徴とする、半導体パッケージに関する。
上記態様によれば、積層型の半導体パッケージにおいて、その半導体パッケージを構成する半導体チップからの放熱を吸収して冷却するとともに、前記放熱に起因した封止樹脂におけるクラック発生などを抑制して、その品質低下を抑制することができる。
以下、本発明の具体的な実施形態について説明する。
(第1の実施形態)
図1は、第1の実施形態における半導体パッケージの構成を概略的に示す断面図である。図1に示す半導体パッケージ10においては、ベース基板14上において、第1の半導体チップ11及び第2の半導体チップ12が順次に積層されている。また、最上層に位置する第2の半導体チップ12上には、この第2の半導体チップ12の大きさよりも狭小化された放熱板17が形成されている。ベース基板14及び第1の半導体チップ11間、第1の半導体チップ11及び第2の半導体チップ12間、並びに第2の半導体チップ12及び放熱板17間は、マウント樹脂36、アンダーフィル樹脂26、及び熱伝導ペースト16で互いに接着固定されている。
図1は、第1の実施形態における半導体パッケージの構成を概略的に示す断面図である。図1に示す半導体パッケージ10においては、ベース基板14上において、第1の半導体チップ11及び第2の半導体チップ12が順次に積層されている。また、最上層に位置する第2の半導体チップ12上には、この第2の半導体チップ12の大きさよりも狭小化された放熱板17が形成されている。ベース基板14及び第1の半導体チップ11間、第1の半導体チップ11及び第2の半導体チップ12間、並びに第2の半導体チップ12及び放熱板17間は、マウント樹脂36、アンダーフィル樹脂26、及び熱伝導ペースト16で互いに接着固定されている。
また、第1の半導体チップ11及びベース基板14間は、図示しないボンディングパッドなどを介してワイヤ15によって互いに電気的に接続されている。さらに、第1の半導体チップ11及び第2の半導体チップ12間は、半田ボール24によって互いに電気的に接続されている。なお、ベース基板14の下方には半田ボール25が形成され、これによって、図1に示す半導体パッケージはいわゆるボールグリッドアレイ(BGA)状の構造を呈している。また、上記半導体チップ11,12及び放熱板17は、モールド樹脂19によって封止されている。
なお、半田ボール25を設けることなく、ベース基板14は例えばリードフレームとすることができる。
図1に示す半導体パッケージ10においては、例えば第2の半導体チップ12が、その駆動時において、例えばその論理回路構成などに起因して局所的に発熱する。しかしながら、図1に示す構成においては、第2の半導体チップ12に接触するようにして放熱板17を設けているので、第2の半導体チップ12における発熱は放熱板17によって吸収され、その結果、第2の半導体チップ12の冷却が可能となる。
また、本例では、放熱板17はパッケージ10の端部にまで延在することなく、接触する半導体チップよりも小さく設定されている。すなわち、図1に示す半導体パッケージ10においては、放熱板17の側方領域に封止樹脂(モールド樹脂)19が残存した状態となっている。したがって、第2の半導体チップ12と放熱板17との熱膨張差に起因した応力は放熱板のサイズに伴い急激に増大し半導体チップの端で極大化するが、本例においては応力が低く抑えられ、前記残存する封止樹脂19によって緩和されるようになる。この結果、封止樹脂19および熱伝導ペースト16中におけるクラックの発生を効果的に抑制することができ、半導体パッケージ10の品質劣化を抑制することができる。
なお、第1の半導体チップ11が発熱する場合においても、その発熱は第2の半導体チップ12を介して放熱板17で吸収するようになるので、第1の半導体チップ11は放熱板17によって効果的に冷却することができるようになる。また、第2の半導体チップ12の発熱は、放熱板から放熱されるので第1の半導体チップ11に熱的な影響を与えることが少なく、第1の半導体チップ11の温度上昇による誤動作や劣化を防止することが出来る。さらに第1の半導体チップ11の温度上昇による第1の半導体チップ11と通常は樹脂性のベース基板14の熱膨張の違いに起因する応力がマウント樹脂36内におけるクラックの発生を効果的に抑制することができ、半導体パッケージ10の品質劣化を抑制することができる。
(第2の実施形態)
図2は、第2の実施形態における半導体パッケージの構成を概略的に示す断面図である。なお、上記第1の実施形態と、同一あるいは類似の構成要素に関しては、同じ参照数字を用いて表している。
図2は、第2の実施形態における半導体パッケージの構成を概略的に示す断面図である。なお、上記第1の実施形態と、同一あるいは類似の構成要素に関しては、同じ参照数字を用いて表している。
図2に示す半導体パッケージ10においては、ベース基板14上において、第1の半導体チップ11が積層されるとともに、この第1の半導体チップ11上に第2の半導体チップ12及び第3の半導体チップ13が並列に積層されている。また、これら半導体チップ12及び13上には、これらの半導体チップ領域の端部にまで延在することなく形成された放熱板17が設けられている。放熱板と半導体チップ12、13との間は熱伝導ペースト16で互いに接着固定されている。
また、第1の半導体チップ11と第2の半導体チップ12及び第3の半導体チップ13との間は、半田バンプ24によって互いに電気的にフリップチップ接続されている。なお、ベース基板14の下方には半田ボール25が形成され、これによって、図3に示す半導体パッケージはいわゆるボールグリッドアレイ(BGA)状の構造を呈している。また、上記半導体チップ11、12、13及び放熱板17は、モールド樹脂19によって封止されている。
なお、半田ボール25を設けることなく、ベース基板14は例えばリードフレームとすることができる。
図2に示す半導体パッケージ10においては、例えば第2の半導体チップ12が、その駆動時において、例えばその論理回路構成などに起因して局所的に発熱する。しかしながら、図2に示す構成においては、第2の半導体チップ12に接触するようにして放熱板17を設けているので、第2の半導体チップ12における発熱は放熱板17によって吸収され、その結果、第2の半導体チップ12の冷却が可能となる。
さらに、図2に示す例では、放熱板17の中心Cを第2の半導体チップ12及び第3の半導体チップ13を総合的に考慮した、複数の半導体チップとしての発熱領域Wの中心Oに向けて偏在させるようにしており、特に、発熱領域W内の中心Oと一致させるようにしている。したがって、放熱板17による複数の半導体チップからの放熱吸収をより効果的に実施することができるようになる。
本例でも、放熱板17は半導体チップ12、13の端部にまで延在することなく、接着される複数のチップからなる領域よりも小さく設定されている。すなわち、図2に示す半導体パッケージ10においては、放熱板17の側方領域に封止樹脂(モールド樹脂)19が残存した状態となっている。したがって、第2、第3の半導体チップ12、13と放熱板17との熱膨張差に起因して、半導体チップの外周端で極大化する応力を回避させるとともに、前記残存する封止樹脂19によって緩和されるようになる。この結果、熱伝導ペースト16及び封止樹脂19中におけるクラックの発生を効果的に抑制することができ、半導体パッケージ10の品質劣化を抑制することができる。
なお、第1の半導体チップ11が発熱する場合においても、その発熱は放熱板17によって効果的に冷却することができるようになる。この際、第1の半導体チップ11の発熱を考慮し、放熱板17の中心Cを第1の半導体チップ11、第2の半導体チップ12及び第3の半導体チップ13を総合的に考慮した、複数の半導体チップとしての発熱領域Wの中心Oに向けて偏在させ、さらに、発熱領域W内に存在させ、特に中心Oと一致させることにより、放熱板17による第1の半導体チップ11からの放熱吸収をより効果的に実施することができるようになる。
(第3の実施形態)
図3は、第3の実施形態における半導体パッケージの構成を概略的に示す断面図である。なお、上記実施形態と、同一あるいは類似の構成要素に関しては、同じ参照数字を用いて表している。
図3は、第3の実施形態における半導体パッケージの構成を概略的に示す断面図である。なお、上記実施形態と、同一あるいは類似の構成要素に関しては、同じ参照数字を用いて表している。
図3に示す半導体パッケージ10においては、ベース基板14上において、第1の半導体チップ11が積層されるとともに、この第1の半導体チップ11上に第2の半導体チップ12及び第3の半導体チップ13が並列に積層されている。また、最上層に位置する第2の半導体チップ12及び第3の半導体チップ13上にはそれぞれチップサイズよりも小さい形状の放熱板17−1及び17−2が設けられている。ベース基板14と第1の半導体チップ11との間にはマウント樹脂36、第1の半導体チップ11と第2の半導体チップ12及び第3の半導体チップ13との間にはアンダーフィル樹脂26、さらに第2の半導体チップ12と放熱板17−1との間、並びに第3の半導体チップ13と放熱板17−2との間は、熱伝導ペースト16で互いに接着固定されている。
また、第1の半導体チップ11及びベース基板14間は、図示しないボンディングパッドなどを介してワイヤ15によって互いに電気的に接続されている。さらに、第1の半導体チップ11と第2の半導体チップ12及び第3の半導体チップ13間は、半田バンプ24によって互いに電気的に接続されている。なお、ベース基板14の下方には半田ボール25が形成され、これによって、図4に示す半導体パッケージはいわゆるボールグリッドアレイ(BGA)状の構造を呈している。また、上記半導体チップ11〜13及び放熱板17−1、17−2は、モールド樹脂19によって封止されている。
なお、半田ボール25を設けることなく、ベース基板14は例えばリードフレームとすることができる。
図3に示す半導体パッケージ10においては、例えば第2の半導体チップ12及び第3の半導体チップ13が、その駆動時において、例えばその論理回路構成などに起因して局所的に発熱する。しかしながら、図3に示す構成においては、第2の半導体チップ12に接触するようにして放熱板17−1を設け、第3の半導体チップ13に接触するようにして放熱板17−2を設けているので、第2の半導体チップ12における発熱は放熱板17−1によって吸収され、第3の半導体チップ13における発熱は放熱板17−2によって吸収され、その結果、第2の半導体チップ12及び第3の半導体チップ13の冷却が可能となる。
また、本例では、放熱板17-1と17-2は熱伝導性の劣るモールド樹脂19で互いに分離されているので相互に熱的な影響を与えることを回避できる。そのため、半導体チップ12が著しく発熱した場合でも半導体チップ13の温度への影響は少なく、半導体チップ13の動作に悪影響を及ぼすことが避けられる。
また、本例では、放熱板17−1及び17−2は、半導体チップ上において局所的に存在し、半導体チップ12及び13の端部にまで延在することがない。すなわち、図4に示す半導体パッケージ10においては、放熱板17の側方領域に封止樹脂(モールド樹脂)19が残存した状態となっている。したがって、第2の半導体チップ12と放熱板17−1との熱膨張差、及び第3の半導体チップ13と放熱板17−2との熱膨張差に起因したチップ端で極大化する応力が前記残存する封止樹脂19によって緩和されるようになる。この結果、熱伝導ペースト16及び封止樹脂19中におけるクラックの発生を効果的に抑制することができ、半導体パッケージ10の品質劣化を抑制することができる。
なお、第1の半導体チップ11が発熱する場合においても、その発熱は第2の半導体チップ12及び第3の半導体チップ13を介して放熱板17−1及び17−2で吸収するようになるので、第1の半導体チップ11は放熱板17−1及び17−2によって効果的に冷却することができるようになる。また、上述したように、第1の半導体チップ11、第2の半導体チップ12及び第3の半導体チップ13による発熱と、それに伴う温度上昇に起因した熱膨張差に基づく応力が、上記残存する封止樹脂19によって緩和されるので、封止樹脂19内におけるクラックの発生を効果的に抑制することができ、半導体パッケージ10の品質劣化を抑制することができる。
(第4の実施形態)
図4は、第4の実施形態における半導体パッケージの構成を概略的に示す断面図である。なお、上記実施形態と、同一あるいは類似の構成要素に関しては、同じ参照数字を用いて表している。
図4は、第4の実施形態における半導体パッケージの構成を概略的に示す断面図である。なお、上記実施形態と、同一あるいは類似の構成要素に関しては、同じ参照数字を用いて表している。
図4に示す半導体パッケージ10においては、ベース基板14上において、第1の半導体チップ11が積層されるとともに、この第1の半導体チップ11上に左方において第2の半導体チップ12が積層されている。また、第2の半導体チップ12上には放熱板17−1が設けられ、第1の半導体チップ11の露出した領域には放熱板17−2が設けられている。ベース基板14と第1の半導体チップ11との間にはマウント樹脂36、第1の半導体チップ11と第2の半導体チップ12との間にはアンダーフィル樹脂26、さらにこれら半導体チップ11、12と放熱板17―1、17−2との間は、熱伝導ペースト16で互いに接着固定されている。
また、第1の半導体チップ11及びベース基板14間は、図示しないボンディングパッドなどを介してワイヤ15によって互いに電気的に接続されている。さらに、第1の半導体チップ11と第2の半導体チップ12間は、半田バンプ24によって互いに電気的に接続されている。なお、ベース基板14の下方には半田ボール25が形成され、これによって、図4に示す半導体パッケージはいわゆるボールグリッドアレイ(BGA)状の構造を呈している。また、上記半導体チップ11、12及び放熱板17−1、17−2は、モールド樹脂19によって封止されている。
なお、半田ボール25を設けることなく、ベース基板14は例えばリードフレームとすることができる。
図4に示す半導体パッケージ10においては、例えば第1の半導体チップ11及び第2の半導体チップ12の少なくとも一方が、その駆動時において、例えばその論理回路構成などに起因して局所的に発熱する。しかしながら、図4に示す構成においては、上記半導体チップ11,12に接触するようにして放熱板17を設けているので、半導体チップにおける発熱は放熱板17によって吸収され、前記半導体チップの冷却が可能となる。
また、本例では、放熱板17―1及び17―2の端部が、第1の半導体チップ11の端部及び第2の半導体チップ12の端部の内部に配置されている。したがって、第1の半導体チップ11及び第2の半導体チップ12と放熱板17との熱膨張差に起因した応力の発生を抑制することができる。さらに、図4に示す半導体パッケージ10においては、放熱板17-1、17―2の側方領域に封止樹脂(モールド樹脂)19が残存した状態となっている。したがって、第1の半導体チップ11及び第2の半導体チップ12と放熱板17-1、17―2との熱膨張差に起因してチップ端で極大化する応力を回避でき、その応力は前記残存する封止樹脂19によって緩和されるようになる。この結果、熱伝導ペースト16及び封止樹脂19中におけるクラックの発生を効果的に抑制することができ、半導体パッケージ10の品質劣化を抑制することができる。
なお、第1の半導体チップ11が発熱する場合においても、その発熱は第2の半導体チップ12を介して放熱板17−1及び17―2で吸収するようになるので、第1の半導体チップ11は放熱板17−1、17―2双方によって効果的に冷却することができるようになる。
また、本例では、放熱板17−1と17−2は熱伝導性の劣るモールド樹脂19で互いに分離されているので相互に熱的な影響を与えることを回避できる。そのため、半導体チップ12が著しく発熱した場合でも半導体チップ11の温度への影響は少なく、半導体チップ11の動作に悪影響を及ぼすことが避けられる。
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。例えば、上記具体例では、2又は3の半導体チップを樹脂封止してパッケージ化する場合について説明しているが、4以上の半導体チップの封止に際しても、放熱板の設計を適宜に行うことによって、品質劣化のない半導体パッケージを作製することができる。
10 半導体パッケージ
11 第1の半導体チップ
12 第2の半導体チップ
13 第3の半導体チップ
14 ベース基板
15 ワイヤ
16 熱伝導ペースト
17、17−1、17−2 放熱板
19 モールド樹脂(封止樹脂)
24 半田バンプ
25 半田ボール
26 アンダーフィル樹脂
36 マウント樹脂
11 第1の半導体チップ
12 第2の半導体チップ
13 第3の半導体チップ
14 ベース基板
15 ワイヤ
16 熱伝導ペースト
17、17−1、17−2 放熱板
19 モールド樹脂(封止樹脂)
24 半田バンプ
25 半田ボール
26 アンダーフィル樹脂
36 マウント樹脂
Claims (5)
- 複数の半導体チップが積層されてなる半導体パッケージであって、
最上部に位置する半導体チップが放熱板と接触し、この放熱板の大きさが接触する半導体チップよりも小さく、前記複数の半導体チップ及び前記放熱板は樹脂で封止されてなることを特徴とする、半導体パッケージ。 - 前記放熱板は、前記放熱板の中心が前記複数の半導体チップの発熱中心に向けて偏在するようにして位置させたことを特徴とする、請求項1に記載の半導体パッケージ。
- 前記放熱板は、前記複数の半導体チップの発熱の中心領域内に配置させたことを特徴とする、請求項2に記載の半導体パッケージ。
- 前記半導体パッケージは、その最上部に2以上の半導体チップを有し、前記放熱板は前記2以上の半導体チップそれぞれに対して設けられていることを特徴とする、請求項1〜3のいずれか一に記載の半導体パッケージ。
- 前記放熱板の端部が、前記最上部に位置する半導体チップの外方端部の内側に設けられていることを特徴とする、請求項1〜4のいずれか一に記載の半導体パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007023624A JP2008192714A (ja) | 2007-02-02 | 2007-02-02 | 半導体パッケージ |
Applications Claiming Priority (1)
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JP2007023624A JP2008192714A (ja) | 2007-02-02 | 2007-02-02 | 半導体パッケージ |
Publications (1)
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JP2008192714A true JP2008192714A (ja) | 2008-08-21 |
Family
ID=39752554
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2007
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