JP2008187131A - 半導体装置、および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】可撓性絶縁基板26の表面に、プリント配線技術によって形成した導体パターン30に接続し、フリップチップ実装して絶縁基板上に半導体42を搭載する半導体装置47である。そのような半導体装置において、半導体の搭載位置における絶縁基板の裏面に、熱伝導性ペーストを塗布して硬化させることにより放熱体37を形成してなり、半導体の搭載位置に絶縁基板の表裏を貫通する貫通孔38を有し、その貫通孔に注入して、半導体を封止するとともに、その半導体を放熱体に連結する高熱伝導性の封止樹脂46を設けてなる。
【選択図】図1
Description
半導体の搭載位置における絶縁基板の裏面に、熱伝導性ペーストを塗布して硬化させることにより放熱体を形成してなり、
半導体の搭載位置に絶縁基板の表裏を貫通する貫通孔を有し、
その貫通孔に注入して、半導体を封止するとともに、その半導体を放熱体に連結する高熱伝導性の封止樹脂を設けてなるものである。
例えば可撓性を有する絶縁基板の表面に導体パターンをプリント配線技術により形成してから、
半導体の搭載位置における絶縁基板の裏面に、熱伝導性ペーストを塗布して硬化させることにより放熱体を形成して後、その放熱体とともに絶縁基板の表裏を貫通する貫通孔をあけ、または逆に半導体の搭載位置に絶縁基板の表裏を貫通する貫通孔をあけて後、半導体の搭載位置における絶縁基板の裏面に、熱伝導性ペーストを塗布して硬化させることにより放熱体を形成し、
導体パターンに接続し、好ましくはフリップチップ実装して絶縁基板上に半導体を搭載して後、
貫通孔に高熱伝導性の封止樹脂を注入して半導体を封止するとともに、その半導体を放熱体に連結する
ことを特徴とする、半導体装置の製造方法である。
図1(A)ないし(H)には、COF実装方式を採用するこの発明による半導体装置の製造工程を示す。
この図2に示すとおり、放熱体37は、基材25の裏面に長さ方向に連続して所定間隔置きに形成し、大きいほど放熱効果が大きくなり好ましいが、後述する基材25を曲げるときに湾曲する領域(図2中bで示す領域)には入り込まないようにする。
貫通孔38は、図示例のような矩形に限らず、円形その他の孔であってもよく、この図3に示すとおり放熱体37をはみ出さない程度に比較的大きな孔を、長さ方向に連続して所定間隔置きに形成する。
30 導体パターン
37 放熱体
38 貫通孔
42 半導体
46 封止樹脂
47 半導体装置
Claims (8)
- 絶縁基板の表面に形成した導体パターンに接続して前記絶縁基板上に半導体を搭載する半導体装置において、
前記半導体の搭載位置における前記絶縁基板の裏面に、熱伝導性ペーストを塗布して硬化させることにより放熱体を形成してなり、
前記半導体の搭載位置に前記絶縁基板の表裏を貫通する貫通孔を有し、
その貫通孔に注入して、前記半導体を封止するとともに、その半導体を前記放熱体に連結する高熱伝導性の封止樹脂を設けてなることを特徴とする、半導体装置。 - 前記放熱体の熱伝導率を1.0W/m・K以上としてなることを特徴とする、請求項1に記載の半導体装置。
- 前記放熱体の体積抵抗率を10−1Ω・cm以下としてなることを特徴とする、請求項1または2に記載の半導体装置。
- 前記放熱体をはみ出さないように前記貫通孔を設けてなることを特徴とする、請求項1ないし3のいずれか1に記載の半導体装置。
- 前記封止樹脂の熱伝導率を1.0W/m・K以上としてなることを特徴とする、請求項1ないし4のいずれか1に記載の半導体装置。
- 前記絶縁基板の表面の導体パターンに接続してフリップチップ実装し、前記絶縁基板上に前記半導体を搭載してなることを特徴とする、請求項1ないし5のいずれか1に記載の半導体装置。
- 絶縁基板の表面に導体パターンを形成してから、
半導体の搭載位置における前記絶縁基板の裏面に、熱伝導性ペーストを塗布して硬化させることにより放熱体を形成し、
その放熱体とともに前記絶縁基板の表裏を貫通する貫通孔をあけ、
前記導体パターンに接続して前記絶縁基板上に半導体を搭載して後、
前記貫通孔に高熱伝導性の封止樹脂を注入して前記半導体を封止するとともに、その半導体を前記放熱体に連結する、
ことを特徴とする、半導体装置の製造方法。 - 絶縁基板の表面に導体パターンを形成してから、
半導体の搭載位置に前記絶縁基板の表裏を貫通する貫通孔をあけ、
前記半導体の搭載位置における前記絶縁基板の裏面に、熱伝導性ペーストを塗布して硬化させることにより放熱体を形成し、
前記導体パターンに接続して前記絶縁基板上に半導体を搭載して後、
前記貫通孔に高熱伝導性の封止樹脂を注入して前記半導体を封止するとともに、その半導体を前記放熱体に連結する、
ことを特徴とする、半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101279469B1 (ko) * | 2011-09-02 | 2013-06-27 | 엘지이노텍 주식회사 | 방열성을 향상시킨 칩 온 필름 패키지 |
KR101670392B1 (ko) * | 2015-03-17 | 2016-10-31 | 매그나칩 반도체 유한회사 | 방열 반도체 소자 패키지 및 그 방법 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003068793A (ja) * | 2001-08-28 | 2003-03-07 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2004336020A (ja) * | 2003-04-16 | 2004-11-25 | Oki Electric Ind Co Ltd | 半導体装置の放熱構造、及びその製造方法 |
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2007
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003068793A (ja) * | 2001-08-28 | 2003-03-07 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2004336020A (ja) * | 2003-04-16 | 2004-11-25 | Oki Electric Ind Co Ltd | 半導体装置の放熱構造、及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101279469B1 (ko) * | 2011-09-02 | 2013-06-27 | 엘지이노텍 주식회사 | 방열성을 향상시킨 칩 온 필름 패키지 |
KR101670392B1 (ko) * | 2015-03-17 | 2016-10-31 | 매그나칩 반도체 유한회사 | 방열 반도체 소자 패키지 및 그 방법 |
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