JP2008166753A - 半導体素子パッケージと、その製造および実装方法 - Google Patents

半導体素子パッケージと、その製造および実装方法 Download PDF

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Abstract

【課題】半導体素子パッケージを、そのソルダーボールを介して外部回路基板に実装する生産工程中に発生しうるシールリング部及び電気的な接続のための接続部における不良を防ぐことのできる半導体素子パッケージと、その製造および実装方法を提供する。
【解決手段】本願による半導体素子パッケージは、半導体素子と、前記半導体素子と対向するように配設される基板アセンブリーと、前記半導体素子と前記基板アセンブリーとを密着シールするソルダーシールリングと、前記基板アセンブリーのソルダーシールリングの外周縁に設けられる多数のソルダーボールと、を備え、前記ソルダーシールリングの融点が前記ソルダーボールの融点よりも高いことを特徴とする。
【選択図】図３

Description

本発明は半導体素子パッケージと、その製造および実装方法に係り、さらに詳しくは、特にイメージセンサー半導体素子のパッケージと、その製造および実装方法に関する。
イメージセンサーは、人間や物事のイメージを撮像する機能を有する半導体素子であり、通常のデジタルカメラやビデオ付きカメラに加えて、携帯電話にも搭載され始めるに伴い、１９９９年頃からその市場が急速に膨張してきている。
図１は、通常のイメージセンサーの概略図である。図１に示すように、イメージセンサー、すなわち、イメージセンサーチップ２は、素子の中央部にイメージをセンシングする領域（通常、ピクセル領域と呼ばれる）４があり、周辺部にピクセルにおいて撮像した画像の電気信号を送信し、その他の信号を送受信し、および電力を供給するための端子（通常、ボンディングパッドと呼ばれる）６が配設されている。イメージセンシング領域４の下には多数のフォトダイオードが設けられていて光を電気信号に変換し、その上には赤色、緑色、青色の３原色カラーフィルタが設けられていて色を区分し、さらにその上にマイクロレンズが積層されていて光をフォトダイオードに集中させることにより感度を高める構造となっている。図１は、この種のイメージセンサー２の概略図であり、説明の都合上、イメージセンシング領域４と端子６のみを示している。
通常の半導体素子の場合には、普通、プラスチックパッケージと呼ばれるパッケージが多用されるが、エポキシ樹脂などの封止材を用いて半導体素子を完全に封止するような構造を有する。これに対し、イメージセンサーの場合、イメージをセンシングするためには、光が少なくとも素子表面のイメージセンシング領域に達する必要があるため、この通常のプラスチックパッケージを用いることはできない。
イメージセンサー用のパッケージとしては、ガラス覆体を有するセラミックパッケージが多用されてきている。図２は、イメージセンサーパッケージとして最も多用されるセラミックリードレスチップキャリア（ＣＬＣＣ、 ｃｅｒａｍｉｃ ｌｅａｄｌｅｓｓ ｃｈｉｐ ｃａｒｒｉｅｒ）の概略断面図である。図２に示すように、従来のイメージセンサーパッケージ１００は、光検出用のイメージセンサーチップ１１０を表面が上を向くように、セラミック基板１２０の上にエポキシ（図示せず）などを用いて実装し、ガラス覆体またはガラス基板１３０で覆う。イメージセンサーチップ１１０をセラミック基板１２０に電気的に接続するために、イメージセンサーチップ１１０に接続されているワイヤ１４０がセラミック基板１２０の底面に設けられている接続端子１５０と接続され、接続端子１５０によりイメージセンサーパッケージ１００を回路基板（図示せず）に接続する。
このようなセラミックパッケージは強固であるというメリットがある反面、高価である点、及び小型化し難いという点が欠点として指摘されている。これらの特性から、現在、高信頼性が求められると共に、サイズや価格への負担が相対的に低い、高価なデジタルカメラやビデオ付きカメラなどの製品にこのようなセラミックパッケージが多く採択されている。これに対し、一般のカメラフォンのように価格競争が激しくて小型化が重要な製品においては、セラミックパッケージが適用される例がほとんどない。
これらの理由から、上述した問題点を解消するために、カメラフォンのように小型化が求められる市場の急速な成長に伴い、低価な小型イメージセンサー用のパッケージについての関心が高まりつつある。
その結果、前記セラミックパッケージの代案として、チップスケールパッケージ（ＣＳＰ、 Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）方式がイメージセンサーチップに適用されるようになった。ＣＳＰ方式は 、ベア（裸の）チップ状態のイメージセンサーチップを直接、カメラモジュールに実装するチップオンボード（ＣＯＢ、 Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）方式とは異なり、イメージセンサーチップをウェーハの段階でパッケージングすることにより、イメージセンシング領域に塵埃が入り込むこと、および水分が浸透することを防ぐことができる。
本願出願人はイメージセンサー用のパッケージに関する研究を鋭意重ねた結果、ＣＳＰ方式のイメージセンサー用のパッケージを提案している。以下、これを図３及び図４に基づいて簡略に述べる。
図３及び図４は、下記の特許文献１に記載の半導体素子用の電子パッケージの概略図である。
図３は、本願出願人により提案された半導体素子パッケージを概略的に示す上面図であり、図４は、図３における「Ａ−Ａ’」矢印の断面図である。
図３、４に示すように、この半導体素子パッケージは、シールが求められるシール領域を有するイメージセンサー１０と、イメージセンサー１０と対向するように配設され、金属配線２１が形成されると共に、金属配線２１を保護するパッシベーション層２３を有する基板アセンブリー２０と、イメージセンサー１０と基板アセンブリー２０との間に設けられてイメージセンサー１０と基板アセンブリー２０とを電気的に接続する多数のフリップチップソルダージョイント１３と、基板アセンブリー２０に融着されてパッケージを外部回路基板３０に実装する多数のソルダーボール２５と、を備えてなる。
一方、イメージセンサー１０のシール領域１０ａをパッケージングするために、イメージセンサー１０と基板アセンブリー２０との間にイメージセンサー１０のシール領域１０ａを取り囲むソルダーシールリング１１が設けられ、これにより、基板アセンブリー２０とイメージセンサー１０との隙間（シール領域１０ａ）内に異物が入り込むことが防がれる。
このような構成を有する、図３、４に示す半導体素子パッケージと図２に示すＣＬＣＣを比較してみると、図２に示すＣＬＣＣが電気的な接続のための（多層）セラミック基板１２０と光を通過させるためのガラス覆体１３０の両方を必要としていたのに対し、図３、４に示す半導体素子パッケージは基板アセンブリー２０にこれらの両方の機能を併せ持たせることにより、その構造を画期的に単純化できていることが分かる。
図３及び図４に示す半導体素子パッケージの製造および実装方法を大まかに説明すると、イメージセンサー及び基板アセンブリーを用意し、イメージセンサーと基板アセンブリーとの間に設けられるソルダーシールリングとフリップチップソルダージョイントを先にリフローソルダー付けにより融着して半導体素子パッケージを製造する。次に、この半導体素子パッケージを外部回路基板に実装するために、前記半導体素子パッケージのソルダーボールが外部回路基板を向くように配設した後、リフローソルダー付けにより融着する。
従来は、ソルダーシールリング、フリップチップソルダージョイント及びソルダーボールに同種のソルダーを用いていたため、それぞれの融点が等しかった。この理由から、ソルダーシールリングとフリップチップソルダージョイントを先に融着して基板アセンブリーとイメージセンサーを取り付けた後、ソルダーボールを融着するような工程において、先に融着されていたソルダーシールリング及びフリップチップソルダージョイントが一緒に溶融してしまうという現象が起こり、その結果、ソルダーシールリングの溶融によりイメージセンサーのパッケージング状態が悪くなり、フリップチップソルダージョイントの溶融により電気的な接触不良が発生するという不都合があった。
さらに、ソルダーシールリングの溶融が酷い場合、基板アセンブリーと半導体素子とが分離されてしまうという問題もあった。
大韓民国特許登録番号第１０−０４９８７０８号公報（２００５年６月２２日）
本発明は上記事情に鑑みてなされたものであり、その目的は、半導体素子パッケージを、そのソルダーボールを介して外部回路基板に実装する工程中に発生しうるソルダーシールリング及びフリップチップソルダージョイントにおける不良を防ぐことのできる、半導体素子パッケージと、その製造および実装方法を提供するところにある。
上述した目的を達成するために、本発明による半導体素子パッケージは、半導体素子と、前記半導体素子と対向するように配設される基板アセンブリーと、前記半導体素子と前記基板アセンブリーとを密着シールするソルダーシールリングと、前記基板アセンブリーの前記ソルダーシールリングの外周縁に設けられる多数のソルダーボールと、を備え、前記ソルダーシールリングの融点が前記ソルダーボールの融点よりも高いことを特徴とする。
また、好ましくは、前記半導体素子パッケージにおける前記半導体素子と前記基板アセンブリーとの間にはこれらを互いに電気的に接続する多数のフリップチップソルダージョイントがさらに設けられ、前記フリップチップソルダージョイントは、前記ソルダーシールリングに等しい温度の融点を有する。
さらに、好ましくは、前記ソルダーシールリング及び前記フリップチップソルダージョイントの融点が前記ソルダーボールの融点よりも３０℃ないし６０℃高い。
さらに、好ましくは、前記ソルダーシールリング及び前記フリップチップソルダージョイントの融点は２１０℃ないし２４０℃であり、前記ソルダーボールの融点は１７０℃ないし２００℃である。
さらに、好ましくは、前記半導体素子はイメージセンサーであり、前記基板アセンブリーは透光性を有する。
また、本発明による半導体素子パッケージの製造および実装方法は、（ａ）半導体素子にソルダーシールリングを設けるステップと、（ｂ）基板アセンブリーに前記ソルダーシールリングよりも低融点のソルダーボールを融着するステップと、（ｃ）前記半導体素子と対向するように前記基板アセンブリーを配設させ、前記ソルダーシールリングを融着させて、前記半導体素子と前記基板アセンブリーとを密着シールして半導体素子パッケージを完成するステップと、（ｄ）外部回路基板に前記半導体素子パッケージの基板アセンブリーを配設し、前記ソルダーボールを前記外部回路基板に融着するステップと、を含むことを特徴とする。
また、好ましくは、前記ステップ（ａ）において、前記ソルダーシールリングの外周縁に前記ソルダーシールリングに等しい温度の融点を有する多数のフリップチップソルダージョイントをさらに設け、前記ステップ（ｃ）において、前記フリップチップソルダージョイントも一緒に融着して前記半導体素子と前記基板アセンブリーとを電気的に接続する。
さらに、好ましくは、前記ステップ（ｄ）においては、前記ソルダーボールの融点よりも高く、且つ、前記ソルダーシールリングの融点よりは低いリフロー温度に加熱して前記ソルダーボールを融着する。
本発明によれば、半導体素子と基板アセンブリーとの間に融着されるソルダーシールリング及びフリップチップソルダージョイントと、基板アセンブリーと外部回路基板との間に融着されるソルダーボールとの融点が異なっているので、ソルダーボールを融着する後工程に際して、前工程において行われたソルダーシールリング及びフリップチップソルダージョイントの融着状態を安定して維持することができ、これにより、生産工程中に発生しうるシールリング部及びソルダージョイント部における不良を防ぐことができる。
まず、各種電子装置及び電子回路の構成要素となる半導体素子は、これをパッケージングするパッケージ構造を含むのが通常であるが、以下、本発明においては、このような半導体素子とパッケージ構造をまとめて「半導体素子パッケージ」と称する。
まず、本発明による半導体素子パッケージと、その製造および実装方法においては、半導体素子パッケージに用いられるシール領域パッケージ用のソルダーシールリング及び半導体素子と基板アセンブリーとを電気的に接続するフリップチップソルダージョイントの融点を、半導体素子パッケージを外部回路基板に接続するためのソルダーボールの融点よりも高くしている。以下では、本発明が適用される半導体素子パッケージの構成について説明すると共に、本発明に用いられるソルダーシールリング、フリップチップソルダージョイント及びソルダーボールの融点についても説明する。
以下、添付図面に基づき、本発明の好適な実施の形態について詳細に説明する。
図３は、本発明に用いられる半導体素子パッケージの概略上面図であり、図４は、本発明に用いられる半導体素子パッケージの概略断面図である。
図３および４に示すように、本発明による半導体素子パッケージは、半導体素子１０と、半導体素子１０と対向するように配設される基板アセンブリー２０と、を備えている。
半導体素子１０としては、シール領域１０ａを有する半導体素子であれば特に制限はないが、本発明においてはイメージセンサーを例にとって説明する。
また、半導体素子１０の例としてイメージセンサーを採択しているので、基板アセンブリー２０としては透光性を有する材料、例えば、ガラス基板を用いる。
さらに、半導体素子１０と基板アセンブリー２０との間にはシール領域１０ａを取り囲んでシール領域１０ａをパッケージングするソルダーシールリング１１が設けられる。
ソルダーシールリング１１は、シール領域１０ａがパッケージング可能である限り、その形状を問わないが、例えば、閉ループ状のソルダーシールリングであってもよく、所定の幅及び長さの空気流路を有する、開ループ状のソルダーシールリングであってもよい。さらに、そのような開ループ状の主ソルダーシールリングと、その開放部分の周縁に所定の幅および長さを有する１本または２本の補助ソルダーシールリングとを有する形態のものも採用可能である。なお、本発明においては閉ループ状のソルダーシールリングを例にとっている。
ソルダーシールリング１１には融点が略２１０〜２４０℃の材料が使用可能である。なお、本発明においては、好ましくは、融点が略２１７℃であり、且つ、Ｓｎ９５．７％、Ａｇ３．８％、Ｃｕ０．５％の組成比を有する鉛フリーソルダーを用いる。
さらに、基板アセンブリー２０にはパッケージを外部回路基板３０と電気的に接続するための多数のソルダーボール２５が融着される。
このとき、半導体素子１０は基板アセンブリー２０と電気的に接続される必要があるので、本発明による半導体素子パッケージは、図３及び図４に示すように、半導体素子１０と基板アセンブリー２０を電気的に接続する多数のフリップチップソルダージョイント１３をさらに備える。
このときに用いられるフリップチップソルダージョイント１３には、ソルダーシールリング１１に等しい融点を有するソルダーを用いることが好ましく、本発明においては、ソルダーシールリング１１に等しい、融点が２１７℃であり、且つ、Ｓｎ９５．７％、Ａｇ３．８％、Ｃｕ０．５％の組成比を有する鉛フリーソルダーを用いる。
さらに、基板アセンブリー２０に用いられるソルダーボール２５には、ソルダーシールリング１１及びフリップチップソルダージョイント１３に用いられるソルダーの融点よりも低い融点を有する材料を用い、好ましくは、ソルダーシールリング１１及びフリップチップソルダージョイント１３に用いられるソルダーよりも融点が３０℃〜６０℃低い材料を用いる。
これは、一般に、表面実装技術（ＳＭＴ、 Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）工程において、リフローオーブンを通すときのソルダーの正しい融着のためにソルダーの融点よりも約３０℃ほど高い温度下でリフローを行なっても、ソルダーボール２５の融着に際し、ソルダーボール２５と融点が３０℃〜６０℃ほど異なるソルダーシールリング１１及びフリップチップソルダージョイント１３の融着状態への影響を避けることができる。
すなわち、ＳＭＴ工程において、基板アセンブリー２０の上に設けられるソルダーボール２５を融着するために、リフロー温度をソルダーボール２５の融点よりも３０℃ほど高めたとしても、このリフロー温度は半導体素子１０と基板アセンブリー２０との間に設けられるソルダーシールリング１１及びフリップチップソルダージョイント１３の融点に等しい、あるいは、それよりも低温であるため、ソルダーシールリング１１及びフリップチップソルダージョイント１３に影響しなくなる。
それ故、ソルダーボール２５には融点が略１７０℃〜２００℃の材料を用いるが、本発明においては、ソルダーボール２５に、例えば、Ｐｂ３７％、Ｓｎ６３％の組成比を有し、且つ、融点が約１８３℃の材料を用いる。
以下、添付図面に基づき、以上の構成を有する半導体素子パッケージの製造および実装方法を詳述する。
図５、６、および７は、本発明による半導体素子と基板アセンブリーとの組み立て工程及び半導体素子パッケージを外部回路基板に実装する工程を説明するための工程断面図である。
本発明による半導体素子パッケージのパッケージング方法においては、半導体素子１０の上にシール領域１０ａを取り囲んでシール領域１０ａをパッケージングするためのソルダーシールリング１１を設ける。
半導体素子１０の製作は、多数の半導体素子を備える半導体ウェーハの製作から始まる。半導体ウェーハの製作は、通常、ファブアウトと呼ばれる段階まではチップメーカーが製作して供給し、本発明のパッケージに適用するためには、ファブアウト後に若干の後工程が求められるが、説明の便宜上、本発明においては後工程部分のみを説明する。
この後工程は、フリップチップソルダーバンピングと呼ばれる。通常、このフリップチップソルダーの接合部を形成するために、半導体素子上にソルダーシールリング１１が融着可能なパッドを設ける。また、半導体素子パッケージの種々の構成に応じて、ソルダーシールリング１１のためのパッドと共に、フリップチップソルダージョイント１３が融着可能なパッドを設ける。
このパッドは、ソルダーシールリング１１及びフリップチップソルダージョイント１３の形状に対応する形状を有するように、半導体素子１０及び基板アセンブリー２０にそれぞれ対向するように設けられるものであり、このパッドを設けるためには、 バンプ下地金属（ＵＢＭ、 Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｙ）層をウェーハの上に設け、これをパターニングする。この工程によりソルダーシールリング１１及びフリップチップソルダージョイント１３に対応する多数のソルダーシールリングパッド１１ａ及びフリップチップソルダージョイントパッド１３ａが設けられる。
以上の工程により半導体素子１０にソルダーシールリングパッド１１ａ及び多数のフリップチップソルダージョイントパッド１３ａが設けられた後で、半導体素子１０におけるパッド１１ａ、１３ａの対応個所にソルダーシールリング１１及びフリップチップソルダージョイント１３をそれぞれ設ける。
このとき、ソルダーシールリング１１及びフリップチップソルダージョイント１３の形成には、一般的に、電気めっきまたはプリント（印刷）などの方法が採用可能である。さらに、上述したように、ソルダーシールリング１１及びフリップチップソルダージョイント１３には、融点が２１７℃であり、且つ、Ｓｎ９５．７％、Ａｇ３．８％、Ｃｕ０．５％の組成比を有する鉛フリーのソルダーを用いることが好ましい。
その後、半導体素子１０と対向するように透光性を有する基板アセンブリー２０を配設する。
基板アセンブリー２０は、半導体素子１０と電気的に接続される少なくとも１枚の単位基板を用意し、単位基板の上面に少なくとも１つの金属層を形成した後、これをパターニングして金属配線２１を形成し、次いで、金属配線２１を保護するパッシベーション層２３を設けることにより得られる。
このとき、金属配線２１の形成やパッシベーション層２３の形成には、通常の半導体工程を理解可能な者にとって周知の方法が採用可能である。
さらに、金属配線２１及びパッシベーション層２３は、電気的な接続のための２種類の接触端子２１ａ、２１ｂと、半導体素子１０におけるソルダーシールリングパッド１１ａに対応するソルダーシールリングパッド１１ｂを備える必要がある。
２種類の接触端子２１ａ、２１ｂのうち、一方の接触端子２１ａは、半導体素子１０のフリップチップソルダージョイント１３との接続するためのものであり、他方の接触端子２１ｂはパッケージを外部回路基板３０と電気的に接続するためのものであって、接触端子２１ｂに多数のソルダーボール２５を融着する。
ソルダーボール２５には、ソルダーシールリング１１及びフリップチップソルダージョイント１３の融点よりも低い融点を有する材料を用い、好ましくは、ソルダーシールリング１１及びフリップチップソルダージョイント１３に用いられるソルダーの融点よりも３０〜６０℃低い融点を有する材料を用いる。
すなわち、本発明においては、Ｐｂ３７％、Ｓｎ６３％の組成比を有し、且つ、融点が１８３℃のソルダーボールを用いる。
このようにして基板アセンブリー２０が用意されると、図５に示すように、半導体ウェーハに設けられた多数の半導体素子１０を切り離し、それぞれの半導体素子１０のソルダーシールリング１１及びフリップチップソルダージョイント１３がそれぞれ金属配線２１のソルダーシールリングパッド１１ｂ及び接触端子２１ａに結合されるように半導体素子１０の上に基板アセンブリー２０を位置付ける。
さらに、図６に示すように、基板アセンブリー２０をリフローソルダー付けによりソルダーシールリング１１及びフリップチップソルダージョイント１３の融点よりも２０〜３０℃高い温度まで加熱してソルダーシールリング１１と多数のフリップチップソルダージョイント１３を融着する。
このようにしてソルダーシールリング１１と多数のフリップチップソルダージョイント１３が融着される間に、基板アセンブリー２０に融着されているソルダーボール２５も溶融するが、ソルダーボール２５は表面張力によりその形状を維持することができる。
このようにして半導体素子パッケージが完成すると、図７に示すように、（半導体素子）パッケージを外部回路基板３０に実装するために、外部回路基板３０の適正な個所にパッケージを配設して多数のソルダーボール２５が適正な個所に置かれるようにした後、リフローソルダー付けにより加熱する。このとき、ソルダーボール２５の融点よりも高く、且つ、ソルダーシールリング１１及びフリップチップソルダージョイント１３の融点よりも低い温度まで加熱してソルダーボール２５を融着する。
このように、ソルダーボール２５の融着時におけるリフロー温度がソルダーシールリング１１及びフリップチップソルダージョイント１３の融点よりも低いので、ソルダーシールリング１１及びフリップチップソルダージョイント１３の融着状態に影響することなく、ソルダーボール２５の融着を円滑に行うことができる。
本発明による半導体素子のパッケージング方法は、上述の場合、基板アセンブリー２０の形成段階で多数のソルダーボール２５を融着した後、半導体素子１０と基板アセンブリー２０をソルダーシールリング１１によりパッケージングするが、ソルダーボール２５は、半導体素子１０と基板アセンブリー２０をソルダーシールリング１１により先にパッケージングした後、基板アセンブリー２０を外部回路基板３０に実装する段階前に別に基板アセンブリー２０に融着してもよい。
この場合であっても、ソルダーボール２５を別に基板アセンブリー２０に融着するか、あるいは、外部回路基板３０に実装するために加熱する温度は、ソルダーボール２５の融点よりも高く、且つ、ソルダーシールリング１１及びフリップチップソルダージョイント１３の融点よりも低くとることができるので、ソルダーシールリング１１及びフリップチップソルダージョイント１３の溶融状態に影響しなくなる。
以上、本発明を特定の好適な実施形態を例にとって図示及び説明をしたが、本発明は上述した実施形態に限定されるものではなく、本発明の精神から逸脱しない限り、当該発明が属する技術分野において通常の知識を有する者により種々の変更と修正が可能である。
通常のイメージセンサーの概略図である。 従来のイメージセンサー用のセラミックパッケージの概略断面図である。 本発明による半導体素子パッケージの概略上面図である。 本発明による半導体素子パッケージの、図３における「Ａ−Ａ’」矢印の断面図である。 本発明による半導体素子と基板アセンブリーとの組み立てる直前の工程断面図である。 本発明による半導体素子と基板アセンブリーとの組み立てた直後の工程断面図である。 本発明による半導体素子パッケージを外部回路基板に実装した状態の工程断面図である。
符号の説明
２、１０、１１０ 半導体素子（イメージセンサー、イメージセンサーチップ）、
４ イメージセンシング領域（ピクセル領域）
６ ボンディングパッド（端子）
１０ａ シール領域、
１１ ソルダーシールリング、
１１ａ、１１ｂ ソルダーシールリングパッド、
１３ フリップチップソルダージョイント、
１３ａ フリップチップソルダージョイントパッド、
２０ 基板アセンブリー、
２１ 金属配線、
２１ａ、２１ｂ 接触端子、
２３ パッシベーション層、
２５ ソルダーボール、
３０ 外部回路基板
１００ イメージセンサーパッケ−ジ（セラミックパッケージ）
１２０ セラミック基板
１３０ ガラス覆体（ガラス基板）
１４０ ワイヤ
１５０ 接続端子

Claims (8)

  1. 半導体素子と、
    前記半導体素子と対向するように配設される基板アセンブリーと、
    前記半導体素子と前記基板アセンブリーとを密着シールするソルダーシールリングと、
    前記基板アセンブリーの前記ソルダーシールリングの外周縁に設けられる多数のソルダーボールと、を備え、
    前記ソルダーシールリングの融点が前記ソルダーボールの融点よりも高いことを特徴とする半導体素子パッケージ。
  2. 前記半導体素子パッケージにおける前記半導体素子と前記基板アセンブリーとの間にはこれらを互いに電気的に接続する多数のフリップチップソルダージョイントがさらに設けられ、前記フリップチップソルダージョイントは、前記ソルダーシールリングに等しい温度の融点を有することを特徴とする請求項１に記載の半導体素子パッケージ。
  3. 前記ソルダーシールリング及び前記フリップチップソルダージョイントの融点が前記ソルダーボールの融点よりも３０℃ないし６０℃高いことを特徴とする請求項２に記載の半導体素子パッケージ。
  4. 前記ソルダーシールリング及び前記フリップチップソルダージョイントの融点は２１０℃ないし２４０℃であり、前記ソルダーボールの融点は１７０℃ないし２００℃であることを特徴とする請求項３に記載の半導体素子パッケージ。
  5. 前記半導体素子はイメージセンサーであり、前記基板アセンブリーは透光性を有することを特徴とする請求項１又は２に記載の半導体素子パッケージ。
  6. （ａ）半導体素子にソルダーシールリングを設けるステップと、
    （ｂ）基板アセンブリーに前記ソルダーシールリングよりも低融点のソルダーボールを融着するステップと、
    （ｃ）前記半導体素子と対向するように前記基板アセンブリーを配設させ、前記ソルダーシールリングを融着させて、前記半導体素子と前記基板アセンブリーとを密着シールして半導体素子パッケージを完成するステップと、
    （ｄ）外部回路基板に前記半導体素子パッケージの前記基板アセンブリーを配設し、前記ソルダーボールを前記外部回路基板に融着するステップと、を含むことを特徴とする半導体素子パッケージの製造および実装方法。
  7. 前記ステップ（ａ）において、前記ソルダーシールリングの外周縁に前記ソルダーシールリングに等しい温度の融点を有する多数のフリップチップソルダージョイントをさらに設け、
    前記ステップ（ｃ）において、前記フリップチップソルダージョイントも一緒に融着して前記半導体素子と前記基板アセンブリーとを電気的に接続することを特徴とする請求項６に記載の半導体素子パッケージの製造および実装方法。
  8. 前記ステップ（ｄ）においては、前記ソルダーボールの融点よりも高く、且つ、前記ソルダーシールリングの融点よりは低いリフロー温度に加熱して前記ソルダーボールを融着することを特徴とする請求項６に記載の半導体素子パッケージの製造および実装方法。
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