JP2008121457A - 回路異常検出装置 - Google Patents

Abstract

【課題】部品点数増大を抑制しつつ、オープン故障に加えショート故障をも検出できる回路異常検出装置を提供する。
【解決手段】チャネルデューティ信号ｃｈ３がオン、かつ、チャネルデューティ信号ｃｈ４がオフのときに、グロープラグ４に対応する第２検出手段が異常を検出した場合に、制御回路は、チャネルデューティ信号ｃｈ４の出力を停止することを所定期間延期する。そして、その所定期間内に、グロープラグ３に対応する第１検出手段が異常を検出した場合には、グロープラグ３に対応する第１検出点とグロープラグ４に対応する第２検出点とが短絡したショート故障、或いは、グロープラグ３およびグロープラグ４のいずれもがオープン故障であると判定する。一方、前記所定期間内に、第１検出手段が異常を検出しない場合には、グロープラグ４がオープン故障であると判定する。
【選択図】図１

Description

本発明は、複数の負荷への電力供給と遮断を切り替えるスイッチング素子を備えた回路の異常を検出する、回路異常検出装置に関する。

従来より、内燃機関の各気筒に配置される複数のグロープラグを負荷として、これらのグロープラグの駆動を制御する駆動回路が知られている。この駆動回路は、グロープラグの各々に対して設けられてグロープラグへの電力供給と遮断を切り替えるパワートランジスタ等のスイッチング素子と、これらのスイッチング素子を制御する制御回路と、グロープラグの故障を検出する検出手段とを備えている。

制御回路は、グロープラグの各々に対して駆動を指令するチャネルデューティ信号を生成するとともに、チャネルデューティ信号のオン開始タイミングがずれるようにチャネルデューティ信号をスイッチング素子の各々へ出力する（特許文献１参照）。
また、検出手段は、複数のグロープラグの各々に対して設けられており、次に説明する手順によりグロープラグのオープン故障を検出する。なお、オープン故障とは、グロープラグ（負荷）が破損して断線した状態になること又は接続ワイヤの断線などである。

検出手段は、複数のスイッチング素子のうち任意のスイッチング素子とそのスイッチング素子に対応するグロープラグとの間の検出点に微弱の検出電流を流す。そして、任意のスイッチング素子へのチャネルデューティ信号がオフのときにおける検出点の電圧に基づき、オープン故障を検出する。

次に、検出点の電圧の変化の一例を説明する。
オープン故障が生じていなければ、スイッチング素子はオフの状態であるため、検出電流はグロープラグを通じてグランド等に流れる。そして、グロープラグの抵抗は小さいため、検出点の電圧は零に近い値となる。一方、オープン故障が生じていれば、スイッチング素子がオフであるとともに、検出電流はグロープラグを流れないため、検出点の電圧は、オープン故障が生じていない場合に比べて高い値となる。よって、検出点の電圧が所定値よりも高い値になっているか否かに基づき、オープン故障を検出できる。

特開平８−０７６９０２号公報

しかしながら、上記構成による回路異常検出装置では、オープン故障は検出できるものの、グロープラグへ電力を供給する配線同士が短絡するといったショート故障を検出するには至っていない。
そして、ショート故障を検出する回路を、オープン故障を検出する回路とは別に単純に追加するだけでは、回路異常検出装置の部品点数増大を招いてしまう。

そこで、本発明の目的は、部品点数増大を抑制しつつ、出力オープン故障に加え出力端子間ショート故障をも検出できる回路異常検出装置を提供することにある。

請求項１記載の発明では、複数の負荷のうち第１負荷に対応するチャネルデューティ信号がオン、かつ、第１負荷の後に駆動する第２負荷に対応するチャネルデューティ信号がオフのときに、複数の検出手段のうち第２負荷に対応する第２検出手段が異常を検出した場合に、
（ａ）制御回路は、第２負荷に対応するチャネルデューティ信号の出力を停止することを所定期間延期し、
（ｂ１）所定期間内に、第１負荷に対応する第１検出手段が異常を検出した場合には、複数の検出点のうち第１負荷に対応する第１検出点と第２負荷に対応する第２検出点とが短絡したショート故障、或いは、第１負荷および第２負荷のいずれもがオープン故障であると判定し、
（ｂ２）所定期間内に、第１検出手段が異常を検出しない場合には、第２負荷がオープン故障であると判定する。

この構成によれば、オープン故障を検出するために必要となる検出手段を利用して、出力端子間ショート故障であるか否かをも判定できるので、部品点数増大を抑制しつつ、オープン故障に加えショート故障をも検出できる回路異常検出装置を提供することができる。

請求項２記載の発明では、制御回路は、複数の検出手段の少なくとも一部が異常を検出した旨を記憶する第１ラッチ回路と、異常を検出した旨を遅れて記憶する第２ラッチ回路とを有し、複数の負荷のうち第１負荷に対応するチャネルデューティ信号がオン、かつ、第１負荷の後に駆動する第２負荷に対応するチャネルデューティ信号がオフのときに、複数の検出手段のうち第２負荷に対応する第２検出手段が前記異常を検出した場合に、
（ａ）制御回路は第２負荷に対応するチャネルデューティ信号の出力を停止することを所定期間延期するとともに、第２負荷に対応する第１ラッチ回路は第２検出手段が異常を検出した旨を記憶し、
（ｂ１）所定期間内に、第１負荷に対応する第１検出手段が異常を検出した旨が第１負荷に対応する第１ラッチ回路により記憶されている場合には、複数の検出点のうち第１負荷に対応する第１検出点と第２負荷に対応する第２検出点とが短絡したショート故障、或いは、第１負荷および第２負荷のいずれもがオープン故障であると判定し、
（ｂ２）所定期間内に、第１検出手段が異常を検出した旨が第１ラッチ回路により記憶されていない場合には、第２負荷がオープン故障であると判定する。

この構成によれば、出力オープン故障を検出するために必要となる検出手段を利用して、出力端子間ショート故障であるか否かをも判定できるので、部品点数増大を抑制しつつ、出力オープン故障に加え出力端子間ショート故障をも検出できる回路異常検出装置を提供することができる。

請求項３記載の発明では、前記所定期間は、第２検出手段が異常を検出した後、第２負荷に対応するチャネルデューティ信号がオンからオフに切り換わった時点までの期間である。
そのため、第２負荷に対応するチャネルデューティ信号がオンからオフに切り換わる前に所定期間を終了させた場合に比べて、出力端子間ショート故障、或いは出力オープン故障を確実に検出できる。また、第２負荷に対応するチャネルデューティ信号がオンからオフに切り換わった後に所定期間を終了させた場合に比べて、出力端子間ショート故障、或いは出力オープン故障となっている負荷に対応するチャネルデューティ信号の出力を迅速に停止させることができる。

請求項４記載の発明では、制御回路は、第２検出手段が異常を検出した後、第２負荷に対応するチャネルデューティ信号がオンからオフに切り換わったタイミングで、第２負荷に対応するチャネルデューティ信号の出力を強制的に停止させる。
そのため、前記タイミングよりも前に第２負荷に対応するチャネルデューティ信号の出力を強制的に停止させた場合に比べて、出力端子間ショート故障、或いは出力オープン故障を確実に検出できる。また、前記タイミングよりも後に第２負荷に対応するチャネルデューティ信号の出力を強制的に停止させた場合に比べて、出力端子間ショート故障、或いは出力オープン故障となっている第２負荷に対応するチャネルデューティ信号の出力を迅速に停止させることができる。

請求項５記載の発明では、制御回路は、第１検出手段が異常を検出した後、第１負荷に対応するチャネルデューティ信号がオンからオフに切り換わったタイミングで、第１負荷に対応するチャネルデューティ信号の出力を強制的に停止させる。
そのため、前記タイミングよりも前に第１負荷に対応するチャネルデューティ信号の出力を強制的に停止させた場合に比べて、ショート故障、或いは出力オープン故障を確実に検出できる。また、前記タイミングよりも後に第１負荷に対応するチャネルデューティ信号の出力を強制的に停止させた場合に比べて、出力端子間ショート故障、或いは出力オープン故障となっている第１負荷に対応するチャネルデューティ信号の出力を迅速に停止させることができる。

請求項１から５のいずれか一項記載の回路異常検出装置に係る負荷は、請求項６記載の如く内燃機関の各気筒に配置される複数のグロープラグであってもよいし、ヒータその他の負荷であってもよい。

以下、本発明に係る一実施形態を図１〜図６を用いて説明する。
本実施形態では、本発明に係る回路異常検出装置をグロープラグ制御装置の回路異常検出に適用したものである。図１に示すように、グロープラグ制御装置は、内燃機関の各気筒に配置される複数のグロープラグ１、２、３、４からなる予熱手段の作動を制御する装置であり、制御回路１０およびパワートランジスタ２１、２２、２３、２４を備えて構成されている。なお、グロープラグ１〜４は、例えばディーゼルエンジンの燃焼室につながる予燃焼室に設けられており、エンジン始動前に通電により発熱して予燃焼室を暖めるためのものである。また、グロープラグ１〜４は特許請求の範囲に記載の「負荷」に相当する。また、パワートランジスタ２１〜２４は特許請求の範囲に記載の「スイッチング素子」に相当する。

エンジンＥＣＵ３０は、グロープラグ１〜４の駆動を指令するスイッチング信号としての指令デューティ信号ＳＩ（図４、図５、図６および図７中の符号ＳＩ参照）を制御回路１０に出力する。制御回路１０は、この指令デューティ信号ＳＩに基づいて、スイッチング信号としてのチャネルデューティ信号ｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４（図５、図６および図７中の符号ｃｈ１〜ｃｈ４参照）をグロープラグ１〜４の各々に対応するパワートランジスタ２１〜２４に出力する。これらのスイッチング信号は、例えば繰返し信号に相当し、指令デューティ信号ＳＩおよびチャネルデューティ信号ｃｈ１〜ｃｈ４は、例えば立上りが３３ｍＳの周期で現われる波形の信号である。

バッテリ４０は、パワートランジスタ２１〜２４にバッテリ電圧を印加する周知の車載用バッテリである。そして、パワートランジスタ２１〜２４は、バッテリ２０から入力されるバッテリ電圧を、入力されるチャネルデューティ信号ｃｈ１〜ｃｈ４に応じてスイッチング電圧に変換して、グロープラグ１〜４にスイッチング電圧（すなわち、電力）を出力する。なお、これらのパワートランジスタ２１〜２４として、例えばＮチャンネルＭＯＳＦＥＴやＩＧＢＴが採用される。

上記スイッチング電圧が各グロープラグ１〜４に印加されると、各グロープラグ１〜４は、印加されるスイッチング電圧に応じて発熱し、ディーゼルエンジンの各気筒内で着火源となる。グロープラグ１〜４には、定格電圧が１２Ｖのものとそれ以下のものがある。本実施形態では、定格電圧の低いグロープラグ１〜４を採用している。

制御回路１０は、前述のチャネルデューティ信号ｃｈ１〜ｃｈ４の立上げタイミングがずれるようにチャネルデューティ信号ｃｈ１〜ｃｈ４をパワートランジスタ２１〜２４の各々へ出力する。このように、各々のグロープラグ１〜４への通電開始タイミングをずらすことにより、予熱手段全体としてのピーク電流値の低減を図っている。
具体的には、図５中の符号ｔ１、ｔ２、ｔ３，ｔ４に示す期間だけ、チャネルデューティ信号ｃｈ１〜ｃｈ４の立上りタイミングがずれている。

なお、本実施形態では、指令デューティ信号ＳＩの立上りから所定時間が経過する毎にチャネルデューティ信号ｃｈ２〜ｃｈ４を順次立上げる制御によりチャネルデューティ信号ｃｈ１〜ｃｈ４の立上げタイミングをずらしているが、立上げタイミングのずらし方の他の例として、指令デューティ信号ＳＩの前回の立上りから今回の立上りまでの期間を４等分し、その４等分された期間の開始タイミングでチャネルデューティ信号ｃｈ１〜ｃｈ４を順次立上げる制御等が挙げられる。

また、制御回路１０は、図２に示すアナログ検出回路５０１および図３に示すデジタル検出回路５０２を有している。これらの両検出回路５０１、５０２は、グロープラグ１〜４の出力オープン故障（以下、単にオープン故障と呼ぶ）が発生しているか否かを検出するとともに、図１に示す各検出点Ｐ１〜Ｐ４同士が短絡した出力端子間ショート故障（以下、単にショート故障と呼ぶ）が発生しているか否かを検出する。なお、検出点Ｐ３は特許請求の範囲に記載の「第１検出点」に相当し、検出点Ｐ４は特許請求の範囲に記載の「第２検出点」に相当する。

次に、本実施形態の要部であるオープン故障およびショート故障の検出に関し、以下に説明する。
＜オープン故障の検出について＞
アナログ検出回路５０１は、パワートランジスタ２１〜２４とそのパワートランジスタ２１〜２４に対応するグロープラグ１〜４との間の検出点Ｐ１、Ｐ２、Ｐ３、Ｐ４（図１参照）に検出電流を流し、チャネルデューティ信号ｃｈ１〜ｃｈ４がオフであるにも拘わらず検出点Ｐ１〜Ｐ４の電圧が所定値以上になっているか否かを検出することにより、グロープラグ１〜４のオープン故障が発生しているか否かを検出する。

例えば、検出点Ｐ１に対して設けられたアナログ検出回路５０１の場合、検出点Ｐ１に検出電流を流し、チャネルデューティ信号ｃｈ１がオフであるにも拘わらず検出点Ｐ１の電圧が所定値以上になっているか否かを検出する。
すなわち、グロープラグ１にオープン故障が生じていなければ、パワートランジスタ２１はオフの状態であるため、検出点Ｐ１への検出電流はグロープラグ１を通じてグランドに流れる。そして、グロープラグ１の抵抗は小さいため、検出点Ｐ１の電圧は零に近い値となる。一方、オープン故障が生じていれば、パワートランジスタ２１がオフであるとともに、検出点Ｐ１への検出電流はグロープラグ１を流れないため、検出点Ｐ１の電圧は、オープン故障が生じていない場合に比べて高い値となる。よって、検出点Ｐ１の電圧が所定値よりも高い値になっているか否かに基づき、オープン故障を検出する。
なお、アナログ検出回路５０１を構成する部品のうち少なくともコンパレータ５３は、複数のグロープラグ１〜４の各々に対して設けられており（図１参照）、特許請求の範囲に記載の検出手段に相当する。微弱電流出力回路はコンパレータ入力からの漏れ電流を利用する事により省略する事もできる。

次に、図２および図３を用いて、オープン故障検出に係るアナログ検出回路５０１の構成および作動をより具体的に説明する。
図２に示す検出電流としての微弱電流を出力する回路５１から検出点Ｐ１〜Ｐ４に微弱電流が流されると、コンパレータ５３により、検出点Ｐ１〜Ｐ４の電圧と基準電圧とが比較され、検出点Ｐ１〜Ｐ４の電圧が基準電圧よりも高い値になっていればコンパレータ５３はオープン検出信号ＯＰ１（ローレベル信号）を出力する。

そして、図３に示すように、オープン検出信号ＯＰ１はＯＲ回路６１の入力端子に入力される。ＯＲ回路６１の他方の入力端子には、インバータ６９の出力信号が反転して入力される。つまり、チャネルデューティ信号ｃｈ１〜ｃｈ４のオンオフ状態がそのまま信号として入力される。ＯＲ回路６１の出力端子はカウンタ６２のリセット端子に接続される。

従って、ＯＲ回路６１にオープン検出信号ＯＰ１（ローレベル信号）が入力され、かつ、対応するチャネルデューティ信号ｃｈ１〜ｃｈ４がオフ（ローレベル信号）であれば、カウンタ６２のリセットが外れカウントが開始される。所定のカウント（本実施形態では７９６μＳに相当する１０カウント）がカウントされると、カウンタ６２から出力される信号はＡＮＤ回路６４の入力端子に入力される。
また、ＡＮＤ回路６４の他方の入力端子には、インバータ６５の出力信号が入力される。インバータ６５の出力信号は、制御回路１０に電源を投入したとき等に出力されるリセット信号が反転されたものである。

従って、リセット信号が非アクティブ（リセット解除）であり、かつ、前述の１０カウントが経過するまで、チャネルデューティ信号ｃｈ１〜ｃｈ４がオフの状態のままオープン検出信号ＯＰ１（ローレベル信号）がＯＲ回路６１に入力され続けると、ＡＮＤ回路６４からの出力信号（ハイレベル信号）が、フリップフロップ回路により構成される第１ラッチ回路６６のリセット端子Ｒに入力される。

第１ラッチ回路６６はＳＲタイプであり、第１ラッチ回路６６のセット端子Ｓには、インバータ６７の出力信号であるリセット信号が入力される。制御回路１０に電源を投入してセット端子Ｓにリセット信号のパルスが入力されると、第１ラッチ回路６６の出力端子Ｑからの出力信号はハイレベル信号となるようにセットされる。
そしてその後、前述の各種条件を満たして、第１ラッチ回路６６のリセット端子ＲにＡＮＤ回路６４からの出力信号（ハイレベル信号）のパルスが入力されると、出力端子Ｑからの出力信号はローレベル信号となるようにリセットされる。
一度ローレベル信号にリセットされた出力端子Ｑからの出力信号は、セット端子Ｓにリセット信号のパルスが入力されない限り、ローレベルの状態が維持される。また、第１ラッチ回路６６の反転出力端子ＱＢは、出力端子Ｑの出力信号と反転した信号を出力する。

ここまでの動作を、図４のタイミングチャートを用いてさらに説明する。
図４は、ＳＩ信号と、チャネルデューティ信号ｃｈ４と、オープン検出信号ＯＰ１と、カウンタ６２と、第１ラッチ回路６６と、後述する第２ラッチ回路７２との出力変化の対応関係を示すタイミングチャートである。

そして、図４では、チャネルデューティ信号ｃｈ４がオフの状態のまま異常検出してオープン検出信号ＯＰ１がローレベル信号を出力した時点を、符号Ｔ１、Ｔ２にて図示している。そして、その出力が１０カウント経過した符号Ｔ３に示す時点で、第１ラッチ回路６６は異常検出をラッチ（記憶保持）した状態となり、この異常検出のラッチがなされている間、反転出力端子ＱＢからオープン異常検出信号としてのハイレベル信号が出力され続ける。

＜ショート故障の検出について＞
以下、検出点Ｐ３と検出点Ｐ４とが短絡してショートした場合におけるアナログ検出回路５０１およびデジタル検出回路５０２の検出動作を説明する。
グロープラグ１〜４のうちグロープラグ３（第１負荷）に対応するチャネルデューティ信号ｃｈ３がオン、かつ、グロープラグ３の次に駆動するグロープラグ４（第２負荷）に対応するチャネルデューティ信号ｃｈ４がオフのときに、複数のコンパレータ５３のうちグロープラグ４に対応するコンパレータ５３（第２検出手段）が異常を検出してオープン検出信号ＯＰ１を出力した場合に、両検出回路５０１、５０２は次のように動作する。

先ず、デジタル検出回路５０２は、オープン故障が検出されたグロープラグ４に対し、チャネルデューティ信号ｃｈ４の出力を停止することを所定期間延期する。所定期間とは、第２検出手段５３がオープン検出信号ＯＰ１を一定時間出力した後、グロープラグ４に対応するチャネルデューティ信号ｃｈ４がオンからオフに切り換わった時点までの期間（図５中の符号Ｔ４からＴ５までの期間）である。

次に、所定期間Ｔ４〜Ｔ５内に、複数のコンパレータ５３のうちグロープラグ３に対応するコンパレータ５３（第１検出手段）が異常を検出してオープン検出信号ＯＰ１を一定時間以上出力した場合には、複数の検出点Ｐ１〜Ｐ４のうちグロープラグ３に対応する検出点Ｐ３とグロープラグ４に対応する検出点Ｐ４とが短絡したショート故障、或いは、グロープラグ３およびグロープラグ４のいずれもがオープン故障であると判定する。
そして、制御回路１０は、チャネルデューティ信号ｃｈ３、ｃｈ４の出力を停止する。

一方、所定期間Ｔ４〜Ｔ５内に、コンパレータ５３（第１検出手段）が異常を検出せずにオープン検出信号ＯＰ１を一定時間以上出力しない場合には、グロープラグ４がオープン故障であると判定する。
そして、制御回路１０は、チャネルデューティ信号ｃｈ４の出力を停止する。

次に、図３を用いて、ショート故障検出に係るデジタル検出回路５０２の構成および作動をより具体的に説明する。
前述した第２負荷に対応する第１ラッチ回路６６の反転出力端子ＱＢからの出力信号は、ＡＮＤ回路６８の入力端子に入力される。また、ＡＮＤ回路６８の他方の入力端子には、インバータ６９の出力信号が反転して入力される。つまり、チャネルデューティ信号ｃｈ１〜ｃｈ４のオンオフ状態がそのまま信号として入力される。また、ＡＮＤ回路６８の出力端子は、フリップフロップ回路７０の入力端子に接続されている。

このフリップフロップ回路７０には、Ｔ方式かつネガティブエッジトリガ方式が採用されており、ＡＮＤ回路６８からの出力信号の立下りをトリガとしてフリップフロップ回路７０は作動する。また、フリップフロップ回路７０のリセット端子Ｒにはインバータ６７の出力信号であるリセット信号が入力される。

従って、第１ラッチ回路６６の反転出力端子ＱＢからの出力信号がＡＮＤ回路６８に入力されているときに、チャネルデューティ信号ｃｈ４の立下り信号がＡＮＤ回路６８に入力された時点で、フリップフロップ回路７０の出力端子Ｑから出力される信号はハイレベル信号となる。

ＡＮＤ回路７１の入力端子には、フリップフロップ回路７０の出力端子Ｑから出力信号が入力され、他方の入力端子にはインバータ６５の出力信号が入力される。
従って、リセット信号が非アクティブ（リセット解除）であり、かつ、フリップフロップ回路７０の出力端子Ｑから出力される信号がオープン異常検出信号としてのハイレベル信号になると、ＡＮＤ回路７１からの出力信号（ハイレベル信号）が、フリップフロップ回路により構成される第２ラッチ回路７２のリセット端子Ｒに入力される。

第２ラッチ回路７２はＳＲタイプであり、第２ラッチ回路７２のセット端子Ｓには、インバータ６７の出力信号であるリセット信号が入力される。制御回路１０に電源を投入してセット端子Ｓにリセット信号のパルスが入力されると、第２ラッチ回路７２の出力端子Ｑからの出力信号はハイレベル信号となるようにセットされる。
そしてその後、前述の各種条件を満たして、第２ラッチ回路７２のリセット端子ＲにＡＮＤ回路７１からの出力信号（ハイレベル信号）のパルスが入力されると、出力端子Ｑからの出力信号はローレベル信号となるようにリセットされる。
一度ローレベル信号にリセットされた出力端子Ｑからの出力信号は、セット端子Ｓにリセット信号のパルスが入力されない限り、ローレベルの状態が維持される。また、第２ラッチ回路７２の反転出力端子ＱＢは、出力端子Ｑの出力信号と反転した信号を出力する。

以上の動作を、図４および図５のタイミングチャートを用いてさらに説明する。
図５は、検出点Ｐ３と検出点Ｐ４とが短絡してショートした場合における、ＳＩ信号と、パワートランジスタ２１〜２４に向けて出力されたチャネルデューティ信号ｃｈ１〜ｃｈ４と、検出点Ｐ３、Ｐ４における電圧信号と、ｃｈ３及びｃｈ４の第１ラッチ回路６６と、ｃｈ３及びｃｈ４の第２ラッチ回路７２と、の出力変化の対応関係を示すタイミングチャートである。

図５中の斜線に示す部分は、両検出点Ｐ３、Ｐ４の短絡に起因して発生したオン信号部分を示している。また、図５中の符号Ｔ６は、ｃｈ４の第１ラッチ回路６６によりオープン異常検出信号としてのハイレベル信号がラッチされている間に、グロープラグ３に対応するコンパレータ５３（第１検出手段）が異常を検出してオープン検出信号ＯＰ１を出力し、その後、その出力が１０カウント経過した時点を表している。
つまり、符号Ｔ６の時点からｃｈ３第１ラッチ回路６６は、チャネルデューティ信号ｃｈ３に係る異常検出をラッチ（記憶保持）した状態となり、この異常検出のラッチがなされている間、第１ラッチ回路６６の反転出力端子ＱＢからオープン検出信号としてのハイレベル信号が出力され続ける。

なお、図５中の符号Ｔ４は、ｃｈ４第１ラッチ回路６６によりチャネルデューティ信号ｃｈ４に係る異常検出をラッチ（記憶保持）した時点を示しており、この異常検出のラッチがなされている間、ｃｈ４第１ラッチ回路６６の反転出力端子ＱＢからオープン検出信号としてのハイレベル信号が出力され続ける。

そして、ｃｈ４第１ラッチ回路６６の反転出力端子ＱＢからオープン検出信号としてのハイレベル信号が出力された時点Ｔ４の後、チャネルデューティ信号ｃｈ４がオンからオフに切り換わった時点Ｔ５になり、前述した所定期間Ｔ４〜Ｔ５が経過すると、制御回路１０は、パワートランジスタ２４にチャネルデューティ信号ｃｈ４を出力することを強制的に禁止する（図５中のｃｈ４第２ラッチ回路出力の欄参照）。

また、図３に示されるように、ｃｈ３第２ラッチ回路７２の反転出力端子ＱＢからオープン検出信号ＯＰ２が出力され、出力端子Ｑからローレベル信号がＡＮＤ回路７３に出力されると、ＡＮＤ回路７３の出力信号がローレベル信号となり、その結果、チャネルデューティ信号ｃｈ３がオフとなる。
従って、ｃｈ３第１ラッチ回路６６の反転出力端子ＱＢからオープン検出信号が出力された時点Ｔ６の後、チャネルデューティ信号ｃｈ３がオンからオフに切り換わった時点Ｔ７になると、制御回路１０は、パワートランジスタ２３にチャネルデューティ信号ｃｈ３を出力することを強制的に禁止する（図５中のｃｈ３第２ラッチ回路出力の欄参照）。
因みに、第２ラッチ回路７２の出力端子Ｑから出力される異常信号としてのハイレベル信号は、ダイアグ信号としてエンジンＥＣＵ３０に出力される。

次に、デジタル検出回路５０２が、オープン故障が検出されたグロープラグ４に対し、チャネルデューティ信号ｃｈ４の出力を停止することを所定期間Ｔ４〜Ｔ５延期することによる技術的意義を説明する。
図６は、検出点Ｐ３と検出点Ｐ４とが短絡してショートした場合において、第２ラッチ回路７２を廃止して、所定期間Ｔ４〜Ｔ５延期することなくオープン故障が検出されたグロープラグ４に対しチャネルデューティ信号ｃｈ４の出力を即座に停止した場合のタイミングチャートである。

この図６に示される場合には、図５中の検出点Ｐ３における電圧の欄の斜線に示す、両検出点Ｐ３、Ｐ４の短絡に起因して発生したオン信号部分が、短絡しているにも拘わらず正常なオフ信号になってしまう。すなわち、ｃｈ４が単独でオフしてしまう為、ｃｈ４のオンによるｃｈ３への通電が行なわれないため、図５に示すようにショート故障であることを検出することができない。
因みに、図６中の斜線に示す部分は、両検出点Ｐ３、Ｐ４の短絡に起因して発生したオン信号部分を示しており、チャネルデューティ信号ｃｈ４には短絡に起因して発生したオン信号部分が現われる。

よって、制御回路１０は、パワートランジスタ２４にチャネルデューティ信号ｃｈ４を出力することを強制的に禁止することはできるものの、パワートランジスタ２３へのチャネルデューティ信号ｃｈ３の強制禁止をするようには作動しないこととなるといった不具合が生じる。
以上により、上述の所定期間Ｔ４〜Ｔ５を設けることにより上記不具合を解消している。

ここで、図５は、検出点Ｐ３と検出点Ｐ４とが短絡してショートした場合におけるタイミングチャートを示しているのに対し、図７は、検出点Ｐ１と検出点Ｐ３とが短絡してショートした場合におけるタイミングチャートを示している。

図７中の斜線に示す部分は、両検出点Ｐ１、Ｐ３の短絡に起因して発生したオン信号部分を示している。また、図７中の符号Ｔ１０は、ｃｈ３の第１ラッチ回路６６によりオープン異常検出信号としてのハイレベル信号がラッチされている間に、グロープラグ１に対応するコンパレータ５３（第１検出手段）が異常を検出してオープン検出信号ＯＰ１を出力し、その後、その出力が１０カウント経過した時点を表している。
つまり、符号Ｔ１０の時点からｃｈ１第１ラッチ回路６６は、チャネルデューティ信号ｃｈ１に係る異常検出をラッチ（記憶保持）した状態となり、この異常検出のラッチがなされている間、第１ラッチ回路６６の反転出力端子ＱＢからオープン検出信号としてのハイレベル信号が出力され続ける。

なお、図７中の符号Ｔ８は、ｃｈ３第１ラッチ回路６６によりチャネルデューティ信号ｃｈ３に係る異常検出をラッチ（記憶保持）した時点を示しており、この異常検出のラッチがなされている間、ｃｈ３第１ラッチ回路６６の反転出力端子ＱＢからオープン検出信号としてのハイレベル信号が出力され続ける。

そして、ｃｈ３第１ラッチ回路６６の反転出力端子ＱＢからオープン検出信号としてのハイレベル信号が出力された時点Ｔ８の後、チャネルデューティ信号ｃｈ３がオンからオフに切り換わった時点Ｔ９になり、所定期間Ｔ８〜Ｔ９が経過すると、制御回路１０は、パワートランジスタ２３にチャネルデューティ信号ｃｈ３を出力することを強制的に禁止する（図７中のｃｈ３第２ラッチ回路出力の欄参照）。

また、図３に示されるように、ｃｈ１第２ラッチ回路７２の反転出力端子ＱＢからオープン検出信号ＯＰ２が出力され、出力端子Ｑからローレベル信号がＡＮＤ回路７３に出力されると、ＡＮＤ回路７３の出力信号がローレベル信号となり、その結果、チャネルデューティ信号ｃｈ１がオフとなる。
従って、ｃｈ１第１ラッチ回路６６の反転出力端子ＱＢからオープン検出信号が出力された時点Ｔ１０の後、チャネルデューティ信号ｃｈ１がオンからオフに切り換わった時点Ｔ１１になると、制御回路１０は、パワートランジスタ２１にチャネルデューティ信号ｃｈ１を出力することを強制的に禁止する（図７中のｃｈ１第２ラッチ回路出力の欄参照）。

以上により、本実施形態によれば、アナログ検出回路５０１およびデジタル検出回路５０２に第２ラッチ回路７２等を追加する構成により、出力オープン故障を検出するために必要となる検出回路の一部を利用して、出力端子間ショート故障であるか否かをも判定できる。よって、部品点数増大を抑制しつつ、オープン故障に加えショート故障をも検出できる回路異常検出装置を提供することができる。

（他の実施形態）
上記実施形態では、コンパレータ５３が異常を検出した旨をラッチ回路に記憶させているが、本発明の実施にあたり、第１ラッチ回路６６および第２ラッチ回路７２に替えて、マイクロコンピュータ等に搭載されたメモリに記憶させるようにしてもよい。
なお、本発明は、上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。

本発明の一実施形態による回路異常検出装置の概略を示すブロック図。 図１の制御回路が有するアナログ検出回路の概略を示すブロック図。 図１の制御回路が有するデジタル検出回路の概略を示すブロック図。 図２および図３に示す両検出回路による信号の時系列変化を示す、タイミングチャート。 図２および図３に示す両検出回路による信号の時系列変化を示す、検出点Ｐ３と検出点Ｐ４とが短絡してショートした場合におけるタイミングチャート。 所定期間延期することを廃止した場合における不具合を図５と比較して説明するタイミングチャート。 図２および図３に示す両検出回路による信号の時系列変化を示す、検出点Ｐ１と検出点Ｐ３とが短絡してショートした場合におけるタイミングチャート。

符号の説明

１、２、３、４：グロープラグ、１０：制御回路、２１、２２、２３、２４：パワートランジスタ（スイッチング素子）、５３：コンパレータ（検出手段）、６６：第１ラッチ回路、７２：第２ラッチ回路、ｃｈ１、ｃｈ２、ｃｈ３、ｃｈ４：チャネルデューティ信号、Ｐ１、Ｐ２、Ｐ３、Ｐ４：検出点、ＳＩ：指令デューティ信号、Ｔ４〜Ｔ５、Ｔ８〜Ｔ９：所定期間。

Claims (6)

1. 電力供給されて駆動する複数の負荷に対して設けられ、前記負荷への電力供給と遮断を切り替えるスイッチング素子と、
   前記負荷の各々に対して駆動を指令するチャネルデューティ信号を生成するとともに、前記チャネルデューティ信号のオン開始タイミングがずれるように前記チャネルデューティ信号を前記スイッチング素子の各々へ出力する制御回路と、
   前記複数の負荷の各々に対して設けられ、前記複数のスイッチング素子のうち任意のスイッチング素子とそのスイッチング素子に対応する前記負荷との間の検出点に検出電流を流し、前記任意のスイッチング素子に対応する前記チャネルデューティ信号がオフであるにも拘わらず前記検出点の電圧が所定値以上になっているとの異常を検出する検出手段と、
   を備え、
   前記複数の負荷のうち任意の第１負荷に対応する前記チャネルデューティ信号がオン、かつ、前記第１負荷の後に駆動する第１負荷以外の任意の負荷である第２負荷に対応する前記チャネルデューティ信号がオフのときに、前記複数の検出手段のうち前記第２負荷に対応する第２検出手段が前記異常を検出した場合に、
   （ａ）前記制御回路は、前記第２負荷に対応する前記チャネルデューティ信号の出力を停止することを所定期間延期し、
   （ｂ１）前記所定期間内に、前記第１負荷に対応する第１検出手段が前記異常を検出した場合には、前記複数の検出点のうち前記第１負荷に対応する第１検出点と前記第２負荷に対応する第２検出点とが短絡したショート故障、或いは、前記第１負荷および前記第２負荷のいずれもがオープン故障であると判定し、
   （ｂ２）前記所定期間内に、前記第１検出手段が前記異常を検出しない場合には、前記第２負荷がオープン故障であると判定することを特徴とする回路異常検出装置。
2. 電力供給されて駆動する複数の負荷に対して設けられ、前記負荷への電力供給と遮断を切り替えるスイッチング素子と、
   前記負荷の各々に対して駆動を指令するチャネルデューティ信号を生成するとともに、前記チャネルデューティ信号のオン開始タイミングがずれるように前記チャネルデューティ信号を前記スイッチング素子の各々へ出力する制御回路と、
   前記複数の負荷の各々に対して設けられ、前記複数のスイッチング素子のうち任意のスイッチング素子とそのスイッチング素子に対応する前記負荷との間の検出点に検出電流を流し、前記任意のスイッチング素子に対応する前記チャネルデューティ信号がオフであるにも拘わらず前記検出点の電圧が所定値以上になっているとの異常を検出する検出手段と、
   を備え、
   前記制御回路は、前記複数の検出手段の少なくとも一部が前記異常を検出した旨を記憶する第１ラッチ回路と、前記異常を検出した旨を遅れて記憶する第２ラッチ回路とを有し、
   前記複数の負荷のうち任意の第１負荷に対応する前記チャネルデューティ信号がオン、かつ、前記第１負荷の後に駆動する第１負荷以外の任意の負荷である第２負荷に対応する前記チャネルデューティ信号がオフのときに、前記複数の検出手段のうち前記第２負荷に対応する第２検出手段が前記異常を検出した場合に、
   （ａ）前記制御回路は前記第２負荷に対応する前記チャネルデューティ信号の出力を停止することを所定期間延期するとともに、前記第２負荷に対応する第１ラッチ回路は前記第２検出手段が前記異常を検出した旨を記憶し、
   （ｂ１）前記所定期間内に、前記第１負荷に対応する第１検出手段が前記異常を検出した旨が前記第１負荷に対応する第１ラッチ回路により記憶されている場合には、前記複数の検出点のうち前記第１負荷に対応する第１検出点と前記第２負荷に対応する第２検出点とが短絡したショート故障、或いは、前記第１負荷および前記第２負荷のいずれもがオープン故障であると判定し、
   （ｂ２）前記所定期間内に、前記第１検出手段が前記異常を検出した旨が前記第１ラッチ回路により記憶されていない場合には、前記第２負荷がオープン故障であると判定することを特徴とする回路異常検出装置。
3. 前記所定期間は、前記第２検出手段が前記異常を検出した後、前記第２負荷に対応する前記チャネルデューティ信号がオンからオフに切り換わった時点までの期間である請求項１または２記載の回路異常検出装置。
4. 前記制御回路は、前記第２検出手段が前記異常を検出した後、前記第２負荷に対応する前記チャネルデューティ信号がオンからオフに切り換わったタイミングで、前記第２負荷に対応する前記チャネルデューティ信号の出力を強制的に停止させる請求項１から３のいずれか一項記載の回路異常検出装置。
5. 前記制御回路は、前記第１検出手段が前記異常を検出した後、前記第１負荷に対応する前記チャネルデューティ信号がオンからオフに切り換わったタイミングで、前記第１負荷に対応する前記チャネルデューティ信号の出力を強制的に停止させる請求項１から４のいずれか一項記載の回路異常検出装置。
6. 前記負荷は、内燃機関の各気筒に配置される複数のグロープラグである請求項１から５のいずれか一項記載の回路異常検出装置。

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