JP2008103743A - 電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法 - Google Patents

電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法 Download PDF

Info

Publication number
JP2008103743A
JP2008103743A JP2007291762A JP2007291762A JP2008103743A JP 2008103743 A JP2008103743 A JP 2008103743A JP 2007291762 A JP2007291762 A JP 2007291762A JP 2007291762 A JP2007291762 A JP 2007291762A JP 2008103743 A JP2008103743 A JP 2008103743A
Authority
JP
Japan
Prior art keywords
conductive
path
layer
pulse
laser
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007291762A
Other languages
English (en)
Other versions
JP5043606B2 (ja
Inventor
David A Hanson
エー． ハンソン，デビッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
WL Gore and Associates Inc
Original Assignee
WL Gore and Associates Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by WL Gore and Associates Inc filed Critical WL Gore and Associates Inc
Publication of JP2008103743A publication Critical patent/JP2008103743A/ja
Application granted granted Critical
Publication of JP5043606B2 publication Critical patent/JP5043606B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0776—Resistance and impedance
    • H05K2201/0792—Means against parasitic impedance; Means against eddy currents
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09627—Special connections between adjacent vias, not for grounding vias
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】積層基板内に第１の伝導層を設けることにより低インダクタンス伝導性ヴァイアを作る方法を提供する。
【解決手段】第１の伝導層１０２の上には第１の誘電体層９４が形成される。第１の誘電体層９４の上には第２の伝導層１００が形成される。第１のノードおよび第２のノード間に第１の経路に沿って延びる第１の伝導通路が第１の伝導層１０２内に形成される。第１の伝導性ブラインドヴァイア１０８が第２のノードにおいて第１の伝導通路に接続され、この第１のブラインドヴァイア１０８はこの第２のノードにおける第１の誘電体層９４内に形成される。最後に、第２の伝導通路が第２の伝導層１００内に形成され、この第２の伝導層１００は第１のブラインドヴァイア１０８に接続される。第２の伝導通路は、第３のノードおよび第１のブラインドヴァイア１０８間の第２の経路に沿って延びる。第２の経路は、第１の経路の少なくとも一部分に全く一致する。
【選択図】図１１

Description

本発明は、集積回路実装(packaging) の分野つまり、集積回路実装用相互接続体の製造方法、そしてより特定的に言うと、交互の誘電体層及び伝導(conductive)層をもつ多層基板内にヴァイア(via)を形成するための方法及び装置に関する。本発明はさらにヴァイア相互接続を作る方法にも関する。
相互接続及び実装に関する問題は、１つのチップ上に集積させることのできる回路数を決定することのみならずチップの性能をも決定する主要な要因をなしている。チップの設計における進歩が、トランジスタの特長サイズの減少及びチップ寸法の拡大をもたらすにつれて、これらの問題が重要味を帯びてきた。業界は、高速チップを得ただけでは高速システムが結果としてもたらさることはなく、これは同等に高速でかつ信頼性の高い実装によっても支持されなくてはならない、ということを認識するに至った。
基本的に、実装はチップに信号及び電力を供給し、また熱除去、物理的支持そして環境からの保護といったその他の機能を果たす。もう１つの重要な機能は、単純にプリント配線板のＩ／Ｏに対し、チップから離れた密に実装されたＩ／Ｏを再分配することである。
パッケージ−チップシステムの一例は、エリアアレイ有機パッケージ上に取付けられた「フリップチップ（flip-chip)」集積回路である。フリップチップ取付けは、ダイ又はチップ上でのはんだバンプの設置、チップの反転、基板上でのコンタクトパッドとチップの整合及びチップと基板の間のボンディングを樹立するための炉内へのはんだボールの再流入を必要とする。この方法は、ワイヤボンディングや殆どのテープ自動化ボンディング(TAB) 技術の場合のようにコンパクトパッドが周辺に封じ込められるのではなく、チップ表面全体にわたり分配させられていることから、或る種の利用分野においては有利である。その結果、利用可能なＩ／Ｏ及び電源／接地端子の最大数を増大させることができ、信号及び電源／接地相互接続をチップ上でより効率良く配線することができる。
フリップチップ実装の場合、半導体チップと基板の間の不整合に起因する熱膨張が、バンプ上にひずみを生じさせ、かくして故障の原因となる可能性がある。どんな実装技術が利用されているかに関わらず、上述のような熱により誘発されたひずみといったような材料上の問題は、チップパッケージの設計者をして細心の注意を払って材料を選び整合させることになる。
集積回路実装の製造においては、チップパッケージ設計者は、できるかぎり小さなインダクタンス及び抵抗値で信頼性の高い回路を提供する隣接する層間の相互接続を形成しながら同時により一層大きい配線密度を得ようと試行錯誤している。かくして、相互接続に用いられる高品質のヴァイアホール又はヴァイアの形成は、高品質の相互接続の形成の１つの重要な面である。
多層セラミックパッケージ又は基板の中にヴァイアを形成するためにレーザを使用することは、既知のことである。例えばPaceに与えられた米国特許第 5,378,313号は、無機絶縁層上に形成された金属製伝導パターン層を使用するセラミック製マルチチップモジュール(MCM−Ｃ）デバイスのための多層ハイブリッドの製造工程を開示している。伝導パターン層の間の電気的接続を行なうため無機絶縁層を通るレーザ穿孔により25〜125 μｍの直径をもつヴァイアが形成される。Paceによると、無機絶縁層の全体的厚みは50μｍ未満、好ましくは40μｍ未満そしてより好ましくは30μｍ未満でなくてはならない。
193 ナノメートル（nm）、248nm 及び308nm の範囲内でエキシマガスレーザを用いる走査モードで優勢に作動するレーザを用いてブラインドヴァイアを形成することが知られてきた。ビームは金属マスク全体にわたって走査され、次にマスク内に形成されたアパーチャを通る１点に集束される。しかしながら、マスクはレーザエネルギーを吸収する傾向をもち、かくして加熱ひずみを生成し、酸化物を形成しかつ／又は削摩を受けた材料をマスクの表面上に再度デポジットさせる。
集積回路実装技術における現在の潮流は、有機基板ベースのデバイスの加工、製造費が比較的低いことを理由とした、シングルチップモジュール（SCMs) 及びマルチチップモジュール（MCMs) についての、セラミック基板ベースの相互接続回路デバイスから有機基板ベースの相互接続回路デバイスへの移行である。ただし、過去においてヴァイア形成用として知られてきたレーザは、一般に有機ベースの多層パッケージに使用するのに適していない。
MCM−Ｃデバイスは、標準的には、共焼成（co-fired) されたモノリシック構造の形に組合わされた多層伝導パターンによって形成されている。 MCM−Ｃデバイスの各々の層は、緑色テープ上に伝導パターンが印刷されている緑色セラミックテープで形成されている。異なる層を相互接続するためのヴァイアが、緑色テープ層を通してパンチング又はレーザ穿孔されている。個々の緑色テープ層は次に合わせて積層化され共焼成されてモノリシック構造を形成する。 MCM−Ｃデバイスは、焼成時点での収縮によってひき起こされる積層サイズの変動に悩まされている。
集積回路ダイに比較的薄い従来の有機基板ベースの相互接続回路デバイスが取付けられる場合、デバイスの比較的薄い構造は、有機基板デバイス内で使用された材料と集積回路ダイ又はチップとの間の熱膨張係数(CTE) の差、及び相互接続デバイス及びチップが取付けられたときに発生する機械的応力を理由として、より厚いセラミック基板デバイスよりも容易にたわみ湾曲する。比較的厚い従来の有機基板ベースの相互接続デバイスは、主として相対剛性（relative stiffness) の差異に起因した比較的薄い従来のデバイスと同程度のたわみを生じない。すなわち相互接続デバイスのたわみ又は曲げ係数は、デバイス厚みの三乗に比例して増大する。従って、同じ基板から作られた他の相互接続デバイスの２倍の厚みをもつ相互接続デバイスは、８倍大きなたわみ係数をもつ。
従って小さなヴァイア直径及び高いヴァイア縦横比（aspect ratio) をもち、かつ高い導体配線密度を提供する有機ベースの基板材料で作られた集積回路パッケージ及びかかるパッケージを製造する方法に対するニーズが存在する。さらに、熱膨張係数(CTE) の不整合によりひき起こされる曲げ効果が最小限におさえられるように、相互接続デバイスがボンディングされる集積回路チップのCTE 及びプリント回路板のCTE と整合するCTE をもつ有機誘電体基板材料から形成された相互接続デバイスに対するニーズも存在する。
本発明は、ヴァイアをもつ相互接続回路デバイス及び相互接続回路デバイス内にヴァイアを作る方法を提供する。本発明によって形成されるヴァイアは、従来の技術によって形成されたヴァイアに比べ小さな入口直径、出口直径、大きい縦横比及び低い平均ヴァイア抵抗値を有する。さらに、本発明は、高度の製造繰返し性を保証することから、従来のアプローチに比べ改善された大量製造歩どまりを提供する。例えば、本発明に従って生成されたヴァイアは、少ない入口及び出口直径のばらつき、低い平均ヴァイア抵抗値及びこれに対応して少ないヴァイア抵抗値のばらつきを有する。
本発明は、75μｍ以下のヴァイア入口及び１：１以上の縦横比をもつブラインドヴァイアを積層基板内でレーザ穿孔するための方法を提供する。本発明に従うと、積層基板は、第１の伝導層、この第１の伝導層上に形成された誘電体層及び該誘電体層上に形成された外側の第２の伝導層を有する。第２の伝導層は、ブラインドヴァイアを形成すべき各々の場所に、予め形成されたアパーチャを内含している。誘電体層は、外側の第２の伝導層内の予め形成されたアパーチャを通して印加される複数のレーザパルスを用いて第１の伝導層までレーザ穿孔される。誘電体層に加えられる各々のレーザパルスは、誘電体層のアブレーションしきい値（ablation threshold)より大きいものの第１の伝導層のアブレーションしきい値よりは小さいパルスあたりエネルギー密度を有する。
レーザが 355nmの波長で発光する場合、誘電体材料に加えられるパルスあたりエネルギーは、 100ナノセカンド（ns) 以下のパルス幅について 0.5Ｊ／cm2 〜11Ｊ／cm2 である。誘電体層が、混合型シアン酸エステル−エポキシ接着剤を含有するePTFE マトリクスで作られている場合、誘電体層に印加されるパルスあたりエネルギー密度は好ましくは 0.5Ｊ／cm2 〜11Ｊ／cm2 である。ePTFE ベースの誘電体層が、充填材−接着剤混合物を内含する場合、誘電体層に印加されるパルスあたりエネルギー密度は、好ましくは公称７Ｊ／cm2 である。レーザが 266nmの波長で発光する場合、誘電体材料に印加されるパルスあたりエネルギー密度は 0.2Ｊ／cm2 〜３Ｊ／cm2 であり、好ましくは、 100ns以下のパルス幅について公称２Ｊ／cm2 である。
誘電体層を通って第１の伝導層までブラインドヴァイアがひとたび穿孔されたならば、ヴァイアの特性を向上させるため、ブラインドヴァイア後−パルス（post-pulse) 処理技術が用いられる。レーザの出力条件は、好ましくはその場にて、穿孔されたブラインドヴァイア全体にわたり変更され、その後第１の伝導層は、好ましくは１〜10の予め定められたパルス数についてその変更された出力条件でレーザ穿孔される。第１の伝導層に印加された各々のパルスは、第１の伝導層のアブレーションしきい値よりも大きいパルスあたりエネルギー密度を有する。第２のパルスあたりエネルギー密度レベルでの予め定められたパルス数は、第１の伝導層の表面上に残るあらゆる誘電体材料がアブレーションされ、第１の伝導層の表面が溶融状態となるように選ばれる。
レーザが 355nmの波長で発光する場合、第１の伝導層に印加されるパルスあたりエネルギー密度は、５Ｊ／cm2 より大きく、好ましくは、 100ns以下のパルス幅について公称11Ｊ／cm2 である。レーザが 266nmの波長で発光する場合、伝導層に印加されるパルスあたりエネルギー密度は、 1.5Ｊ／cm2 より大きく、好ましくは、 100ns以下のパルス幅について公称５Ｊ／cm2 である。
ブラインドヴァイアが伝導材料で充填された後、第１の伝導層へのブラインドヴァイアを通しての電気接続部の平均抵抗値は約２ｍΩである。ブラインドヴァイアを通しての第１の伝導層への電気接続部の抵抗値のばらつきは約0.25ｍΩ2 である。
本発明はまた、スルーヴァイアが75μｍ以下のヴァイア入口及び３：１〜25：１の縦横比を有する、積層基板内にスルーヴァイアをレーザ穿孔するための方法も提供している。積層基板は、好ましくは円の形にトレパニング（trepan：たて穴くりぬき）された複数のレーザパルスを用いて基板の露出した底部表面まで基板の上部表面からレーザ穿孔される。ただし、ここで、楕円形及び正方形といったような他のトレパニングパターン（trepanning（たて穴くりぬき）pattern)を使用することも可能である。各々のパルスは、積層基板を形成する誘電体層と伝導層の両方をアブレーション(ablation)するのに充分なパルスあたりエネルギー密度を有する。
レーザが 355nmの波長で発光する場合、スルーヴァイアを穿孔するために基板に印加されるパルスあたりエネルギー密度は２Ｊ／cm2 より大きく、好ましくは 100ns以下のパルス幅について公称10Ｊ／cm2 である。レーザが 266nmの波長で発光する場合、スルーヴァイアを穿孔するために基板に印加されるパルスあたりエネルギー密度は、２Ｊ／cm2 より大きく、好ましくは 100ns以下のパルス幅について公称10Ｊ／cm2 である。
本発明はまた、ヴァイアがブラインドヴァイアであるかスルーヴァイアであるかとは無関係に、積層基板の露出された上部表面上に重合体吸光層を加えることによって、ヴァイア入口の品質を向上させるための方法をも提供する。吸光層（photo-absorptive layer)は、５μｍ〜50μｍの厚みとなるように形成され、好ましくは約25μｍの厚みである。基板をレーザ穿孔することによって形成されたアブレーション済みの材料は、ヴァイアをとり囲む吸光層の上に再度デポジットさせられる。吸光層及びその上に再度デポジットされたアブレーション済み材料は、その後に除去される。
スルーヴァイアの出口のばらつきは、厚みが５μｍ〜50μｍ、好ましくは25μｍの厚みである重合体吸光層を、積層基板の露出した底部表面上に適用することによっても向上され得る。このとき伝導材料の１層が、基板の底部上に形成された吸光層と密に接した状態で配置される。スルーヴァイアは穿孔され、基板の底部表面上に形成された吸光層及び銅層は除去される。積層基板の底部表面上に吸光層及び銅層を設けることによって、スルーヴァイアの縦横比が約10：１であるとき、約20μｍ2 のスルーヴァイアの出口幅のばらつきが達成される。
スルーヴァイアが基板を通してひとたび穿孔されたならば、出口幅のばらつきは、本発明のいくつかのスルーヴァイア後−パルス処理技術のうちの１つを実施することによってさらに向上され得る。スルーヴァイアの後−パルス処理技術の一例においては、レーザの出力条件は、好ましくはその場で、穿孔されたスルーヴァイア全体にわたり変更され、ヴァイアは、それを穿孔するために最初に用いられたパルスあたりエネルギー密度を有する複数のレーザパルスを用いた２度目の穿孔を受ける。次に、レーザパルスは、第２の予め定められたパターンでトレパニングされる。好ましくは、第２の予め定められたトレパニングパターンは、第１の円形トレパニングパターンの直径よりも小さい直径をもつ円である。
スルーヴァイアの後−パルス処理技術の第２の例においては、レーザの出力条件は、好ましくはその場で、穿孔されたスルーヴァイア全体にわたり変更され、ヴァイアは、初期穿孔のために用いられたものよりも大きいパルスあたりエネルギー密度をもちしかも初期穿孔に用いられたものよりも小さいトレパニング速度で第２の予め定められたパターンでトレパニングされた複数のレーザパルスを用いて、２度目の穿孔を受ける。好ましくは、初期穿孔のためのトレパニング速度又はパルス間の間隔どりは 0.5μｍ〜６μｍであり、第２のトレパニング速度はパルス間で３μｍ以下である。
本発明のいずれかのスルーヴァイア後−パルス処理を行なうことにより、75μｍ以下の出口幅を有する高縦横比のヴァイアがくり返し生成される。例えば、両方のスルーヴァイア後−パルス処理技術共、スルーヴァイアの縦横比が10：１であるとき、約10μｍ2 のスルーヴァイアの出口幅のばらつきを提供する。スルーヴァイアの縦横比が20：１である場合、約15μｍ2 のスルーヴァイアの出口幅のばらつきが達成される。
本発明を用いて生成されるヴァイアの入口幅は75μｍ以下であり高い縦横比を有し得ることから、本発明は、脱イオン水中での超音波処理が、５分〜20分の間、穿孔された基板に対して適用され、かくしてヴァイアの側壁上に再度デポジットした材料を除去する。
本発明によって生成されたヴァイアの品質は、さらに、誘電体層が銅層により良く付着するように、伝導性銅層上に酸化銅層を制御された厚みで形成させることによって、確保される。伝導層は、予め形成された酸化物層を伴って市販されているか、又は、酸化銅層を形成するべく30秒〜５分の間 120°Ｆ〜150 °Ｆの温度で、McGean Rohcoから市販されている褐色酸化物浴溶液又は赤色酸化物浴溶液中に伝導層を浸漬させることによって酸化物層を形成することもできる。ヴァイアが穿孔されるとき、使用されるエネルギーの量は、酸化銅層及び誘電体インタフェースに対する熱損傷が最小限になるような形で制御される。穿孔の後、アブレーションを受けた基板材料は、酸化銅層及び付随する誘電体層の付着が危うくされないように、酸性クリーニング剤に最小限さらして基板をクリーニングすることによって除去される。
本発明に従ったブラインドヴァイア及びスルーヴァイアの穿孔及び後−パルス処理を複数回行なって、積層基板内に多数のヴァイアを穿孔することができる。
本発明はまた、好ましくはTEA CO2 レーザを用いかつ最初にブラインドヴァイアを穿孔するためにTEA レーザのレーザ集束スポットを走査し積層基板内にブラインドヴァイアをレーザ穿孔する方法を提供することにより、積層基板内に複数のブラインドヴァイアを効率的に形成する。その後、各々のブラインドヴァイアは、好ましくはYAG レーザ、及びブラインドヴァイアの入口幅以内のYAG レーザのレーザ集束スポットのトレパニング動作又は穿孔パルスのいずれかを用いて、レーザ穿孔される。本発明に従うと、YAG レーザは、周波数３倍（frequency-tripled)ネオジウムYAG (Nd : YAG)レーザ及び周波数４倍（frequency-quadrupled) Nd：YAG レーザから成るグループの中から選択される。
ヴァイアが 266nmの波長をもつレーザで穿孔され、ヴァイアが25μｍの入口幅を有し、10μｍ未満の厚みをもつマスキング銅層が利用される場合、本発明はアパーチャ(aperture)を有するマスクが、レーザの出力ビーム内でかつレーザビームのレイリー範囲（Rayleigh range) 以下であるレーザの出力からの距離のところに置かれるように規定している。アパーチャのサイズは、レーザビームのサイドローブ（side lobe)が基板の露出表面に到達しないよう阻止されるように選択される。
許容誤差の増大の問題なく積層基板の個々の伝導層が形成されるように本発明によって基準位置合せ手法が提供されている。基板のコア層上には位置合せマークが形成される。この位置合せマークはこのとき、コア層上に第１の層を形成するための基準位置合せ点として使用される。次に、第１の層は、コア層上の位置合せマークを露出させるためレーザ穿孔される。その後位置合せマークを基準点として用いて、第１の層の上に第２の層が形成される。これらのプロセスを繰返すことによって、積層基板の付加的な層が形成される。
本発明はまた、好ましくはケルビン抵抗器（Kelvin resistor)を用いて、積層基板の伝導層の基準位置合せの確認をも提供している。抵抗材料の予め定められた領域が、伝導層の一部としてかつそれぞれの伝導層中における同じ対応する場所において、形成される。各々の予め定められた領域の第１及び第２の端部において、それぞれ、第１及び第２の電圧タップが形成される。第１及び第２の電圧タップは、好ましくは抵抗材料内に注入された予め定められた電流が第１及び第２の電圧タップにおいて抵抗材料内で均等な電流密度を有するような形で選択される第１の予め定められた設計距離だけ分離されている。抵抗材料のそれぞれの予め定められた領域を通って積層基板内にスルーヴァイアが形成され、それぞれの予め定められた領域の第１及び第２の端部の間の予め定められた各抵抗材料領域に連結される。抵抗材料の予め定められた各領域の第１の端部と第２の端部の間で合計抵抗値が決定される。予め定められた各抵抗材料領域の第１の端部とスルーヴァイアの間で部分抵抗値が決定される。それぞれの予め定められた抵抗材料領域についてのそれぞれの部分抵抗値及び合計抵抗値に基づいてスルーヴァイアの場所との関係における各伝導層の基準位置ずれが決定される。すなわち、各伝導層の位置ずれは、伝導層の合計抵抗値に対する伝導層の部分抵抗値の比率に基づいている。
予め定められた電流は、予め定められた各抵抗材料領域の第１の端部から第２の端部へと通電され、それぞれの第１及び第２の電圧タップの間で電圧が測定される。それぞれの合計抵抗値は、予め定められた電流及びそれぞれの第１及び第２の電圧タップの間で測定された電圧に基づいて決定される。それぞれの第１の電圧タップとスルーヴァイアの間で電圧が測定され、部分抵抗値は、それぞれの第１の電圧タップとスルーヴァイアの間で測定された電圧と予め定められた電流に基づいて決定される。
各々の伝導層についての位置ずれδは、スルーヴァイアの場所との関係において、次の式により決定される。
なおここでＲ1 は、１つの伝導層についてのスルーヴァイアと第１の電圧タップの間の予め定められた抵抗材料領域の部分抵抗値であり、Ｒ2 は、スルーヴァイアと第２の電圧タップの間の予め定められた抵抗材料領域の部分抵抗値であり、ＲT は、第１及び第２の電圧タップの間の伝導層の予め定められた抵抗材料領域の合計抵抗値すなわちＲ1 ＋Ｒ2 であり、１T は伝導層の第１及び第２の電圧タップを分離する第１の予め定められた設計距離である。
本発明は、積層基板内に低インダクタンスのヴァイアを生成するための方法を提供する。第１の伝導層の上に第１の誘電体層が形成され、第１の誘電体層上に第２の伝導層が形成される。第１のノードと第２のノードの間で第１の経路に沿って延びる第１の伝導通路が第１の伝導層の中に形成される。第１のブラインドヴァイアが第１の誘電体層内で第２のノードにおいて形成され、第１の伝導通路に接続される。第１のブラインドヴァイアに接続された第２の伝導層の中に第２の伝導通路が形成される。第２の伝導通路は、少なくとも第１の経路の一部分に全く一致する第２の経路に沿って、第３のノードと第１のブラインドヴァイアの間に延びている。第１の伝導通路が第２の伝導通路と共に形成する相互インダクタンスが、第２の伝導通路と第１の伝導通路により形成される相互インダクタンスを打ち消す。
低インダクタンスのヴァイアは、第２の伝導層上に第２の誘電体層を、第２の誘電体層上に第３の伝導層を、第３の伝導層上に第３の誘電体層を、そして第３の誘電体層上に第４の伝導層を形成することによって拡張され得る。第２の誘電体層内で第３のノードにおいて第１の埋込みヴァイアが形成され、第２の伝導通路に接続される。第１の埋込みヴァイアに接続されている第３の伝導層の中に第３の伝導通路が形成される。第３の伝導通路は、第２の経路の少なくとも一部分に完全に一致する第３の経路に沿って、第４のノードと第１の埋込みヴァイアの間に延びている。第２のブラインドヴァイアは第４のノードにおいて第３の誘電体層の中に形成され、第３の伝導通路に接続されている。第４の伝導通路が第４の伝導層の中に形成され、第２のブラインドヴァイアに接続されている。第４の伝導パスは、第３の経路の少なくとも一部分に全く一致する第４の経路に沿って第５のノードと第２のブラインドヴァイアの間に延びる。第２の伝導通路が第３の伝導通路と共に形成する相互インダクタンスが、第３の伝導通路と第２の伝導通路により形成される相互インダクタンスを打ち消す。同様にして、第３の伝導通路が第４の伝導通路と共に形成する相互インダクタンスが、第４の伝導通路と第３の伝導通路により形成される相互インダクタンスを打ち消す。
低インダクタンスの伝導性ヴァイアの埋込みヴァイア及びブラインドヴァイアを、デカルト座標系の軸に対し平行である行及び列の形に配置することによって、複数の低インダクタンスヴァイアを形成することが可能である。伝導通路のそれぞれの経路は互いに平行であり、デカルト座標系の軸と或る角度を成す。好ましくは、それぞれの経路は、デカルト座標系の軸と45度の角度を成している。
本発明は、制限的ではない例として、添付図面に例示されており、これらの図面中、同じ参照番号は類似の要素を表わしている。
図１を参照すると、伝導層と誘電体層の交互の層を積層化することによって、積層基板１が連続的に又は逐次的に構成される。さまざまな層は、積み重ねの形で位置づけされ次に、通常はプレス後まで各層が完全に硬化しないように誘電体材料が硬化のｂ段階にある状態で、合わせてプレスされる。
積層基板１は、任意の数の層を内含することができるが、図１では７層構造が示されている。誘電体層３及び４がコア層２の相対する側に配置され、伝導層５及び６がそれぞれ誘電体層３及び４上に配置されている。伝導層５上には誘電体層７が備えられ、誘電体層８が伝導層６上に設けられている。誘電体層７上に伝導層９が設けられ、誘電体層８の上に伝導層10が設けられている。
各層は、まずコア層２、誘電体層３及び４、及び伝導層５及び６がプレスされ合わせてボンディングされるように、連続的に適用される。伝導層はパターン化され、残りの層がその構造にボンディングされる前に、伝導層３及び４を接続するために必要なブラインドヴァイアが全て形成されている。その後、図１に示されているように、付加的な誘電体層７及び８、及び伝導層９及び10がその他の層にボンディングされる。
代替的には、複数の金属／誘電体／金属層を、連続してプレスするのではなく一緒に同時にプレスすることも可能である。このタイプの組立ては、図１のコア層２のようなコア層の必要性を低減する。連続的に行なわれるか同時に行なわれるかとは無関係に、より多い数又は少ない数の層を利用することが可能である。例示されている５つの伝導層の基板と同様、７層及び９層の基板は、数多くの実用的利用分野を有する。
ブラインドヴァイア11は誘電体層７を通って延び、スルーヴァイア12は、積層基板１全体を通って延びている。ヴァイア11及び12を形成するのに用いられるレーザ穿孔技術については、以下でより詳細に記述されることになる。ヴァイア11及び12は、10μｍ〜75μｍの入口直径を有する。さらに、本発明の方法を用いて形成されたスルーヴァイアは、３：１〜25：１の縦横比、すなわちヴァイアの深さ対ヴァイアの直径Ｄ1 の比をもつように高い信頼性で繰返し可能な形で形成される。
図２は、本発明の方法によって形成されたブラインドヴァイア及びスルーヴァイアの顕微鏡写真である。ブラインドヴァイアは50μｍの入口直径と１：１の縦横比をもち、スルーヴァイアは、50μｍの入口直径と６：１の縦横比をもつ。これらは、本書に記述されている方法及び装置を用いて達成できるヴァイアサイズ及び縦横比を表わすものである。
コア層２は、38μｍという公称厚みをもつ１オンスの銅層といったような伝導材料で作られている。その他の周知の伝導性コア材料、例えばアルミニウムなども利用可能である。コア層２は、交互に配置された誘電体層及び伝導層のための構造的支持を提供している。標準的には、コア層２は、集積回路パッケージの中に相互接続回路デバイスとして積層基板が組立てられる場合、電気的に接地される。
図１に示されている伝導層及び誘電体層は、コア層２のまわりに対称的に配置されている。すなわち、コア層２の片側に形成された各々の誘電体層又は伝導層は、コア層２の反対の側に形成された同じ材料の対応する層を有している。従って、以下の記述ではコア層２の片側のみに関するヴァイアの形成方法について記すが、コア層２のもう１方の側でヴァイアを形成するためには類似のアプローチが用いられる。さらに、図１に示されている積層基板は、コア層２の各々の側に対称的に形成された２つの誘電体層と２つの伝導層のみを有するものの、本発明の積層基板は、コア層の相対する側に対称的に形成された任意の数の交互に配置された誘電体層及び伝導層を有することができる。
誘電体層３，４，７及び８は、好ましくは、充填材を伴う又は伴わないポリテトラフルオロエチレンで少なくとも一部分が構成されている誘電体材料又はポリイミド及びポリイミド積層板、エポキシ樹脂、有機材料などの高温有機誘電体基板材料の積層板で作られているが、これらに限られるわけではない。これらの材料についてのより詳しい記述が以下に提供されている。伝導層５，６，９及び10は好ましくは銅といったような伝導材料で形成されている。
誘電体層３及び４は、２枚の誘電体材料のシートの間にコアを配置しこれらを合わせてプレスすることによって、コア層２上に積層される。コア層２が銅で作られている場合、好ましくは、コア層２に対する誘電体層３及び４の接着を促進するためコア層２の相対する表面上に、褐色、黒色又は赤色酸化物として一般に知られている酸化銅層２ａ及び２ｂが設けられる。酸化銅層２ａ及び２ｂは、例えば30秒〜５分間 120°Ｆ〜150 °Ｆの温度でMcGean Rohcoから市販されている褐色酸化物浴又は赤色酸化物浴溶液の中にコア層を浸漬させることといった標準的な表面処理技術を用いることによって、コア層２の上に形成される。
誘電体層３及び４は、約12μｍ〜 100μｍの厚みを有するように、高温有機誘電体基板材料といったような有機基板材料から形成される。代表的例としては、誘電体層３及び４は約50μｍの公称厚みを有することができる。
伝導層５及び６は、誘電体層３及び４の上面上に積重ねられ、コア２、誘電体層３及び４、そして伝導層５及び６がプレスされて積層されたサブアセンブリを形成する第１のプレス作業の中で共に積層される。第２のプレス作業では、誘電体層７及び８、及び伝導層９及び10が積重ねられ、プレスされて、図１に示されている積層基板１を形成する。
伝導層は、好ましくは19μｍの公称厚みをもつ 1／2 オンスの銅層といった伝導材料で作られている。最終的相互接続回路デバイスにおいては、伝導層５及び６は標準的には電源層であるが、信号層であってもよい。設計及び利用分野を考慮に入れて、パッケージ構成が決定される。
伝導層５及び６が銅でできている場合、酸化銅層５ａ及び６ａが、伝導層５及び６に対する伝導体層７及び８の付着を促進する目的で、それぞれ伝導層５及び６上に形成される。酸化銅層５ａ及び６ａは、例えば30秒〜５分間 120°Ｆ〜150 °Ｆの温度でMcGean Rohcoから市販されている褐色酸化物浴又は赤色酸化物浴溶液の中に基板を浸漬させることといった既知の技術を用いることによって、それぞれ伝導層５及び６上に形成される。
誘電体層７及び８は、好ましくは約12μｍ〜 100μｍの厚みを有するように、高温有機誘電体基板材料といったような有機基板材料から形成される。代表的例としては、誘電体層７及び８は約50μｍの公称厚みを有することができる。
伝導層９及び10は、誘電体材料で作られ、好ましくは、公称厚み５μｍの 1／8 オンスの銅層である。標準的には、伝導層９及び10は、最終相互接続回路デバイスでは、従来の信号／パッド層であるが、電源／パッド層であってもよい。
ヴァイア形成用レーザシステム
図１に示されているヴァイアは、図３に示されているレーザシステム20を用いて形成される。レーザシステム20は、レーザ光学系を通して導かれるパルスレーザビーム22ａを出力するレーザ源22を内含する。光学系には、鏡24及び26、及びブラインドヴァイアが形成された時点で用いられるパターン化マスク30を通して集束ビームを、Ｘ−Ｙ位置づけテーブル34上で位置づけされた加工部材32上へと導く集束レンズ28、が含まれている。集束ビームは、マスク30の下にある基板上に集束スポットを形成する。集束スポットは、円形又は楕円形のものであり得る。
図３の加工部材32は、図１に示されている積層基板１といったような複数の交互に配置された誘電体層及び伝導層を含む積層基板である。付加的な積層が適用された後、１つの段階で形成されたブラインドヴァイア又はスルーヴァイアは埋込みヴァイアとなる。ブラインドヴァイアはまた、図１のブラインドヴァイアにより例示されるように、最も下又は最も上の誘電体層上に形成することもできる。
レーザシステム20は、加工部材32との関係におけるレーザビームの焦点スポットの位置を制御するコンピュータ36といったような制御デバイスをも内含している。コンピュータ36は、レンズ28をＸ方向に移動させるアクチュエータ38に対し制御信号Ｓ１を発出することによって集束スポットの位置づけを制御する。コンピュータ36はさらに、位置づけ用テーブル34をＹ方向に移動させるアクチュエータ40に対して制御信号Ｓ２を発出する。組合されたＸ及びＹ方向の運動によって、システム20は、望まれるタイプのヴァイアを形成するべくコンピュータ36によりプログラミングされた要領でレーザビームを移動させることができる。
鏡24及び26の位置を制御するための検流計を含め、その他のＸ−Ｙ位置づけも利用可能である。このタイプの検流計は、市販されており、市販のレーザ機器の中に設置することができる。いずれの場合であれ、望ましいヴァイアを形成するべくビームスポットの移動パターンを設定するよう、コンピュータ36を予めプログラミングすることが可能である。その上、コンピュータ36は、方向、ビームパスの速度（秒あたりミリメートル単位）、パルス繰返し率及びパワーといったようなレーザ光発出パラメータを設定するためレーザ源22に作動的に結合される。
ピークパルスパワーを調整するため、コンピュータ36は、秒あたりの平均パワー及びパルスの変化ならびにns単位でのパルス持続時間の両方によってピークパワーに影響を及ぼす、パルス繰返し周波数の変更を実現することができる。これは、電子又は音響−光学式Ｑスイッチングでパルス間隔を変更することにより最もうまく行なわれる。パルスあたりパワーはまた、アーク灯といったようなレーザ励起源に対する電流を調整することによっても変更できる。
レーザ集束スポットの動きの好ましいパターンは、スポットを「トレパニング（trepanning) 」することであり、ここでビームスポットは望ましいヴァイアの中心で出発し、徐々にヴァイアの外径まで外向きに渦巻き形に進んでいく。この時点でビームは、特定のヴァイアについて必要であると決定された回転数だけ、ヴァイアの中心のまわりを旋回させられる。完了時点で、集束スポットは中心まで渦巻き形に戻され、その後、次の指令を待つ。トレパニング速度の例としては、秒あたり３ミリメートルが挙げられる。
レーザの選択は本発明にとって重要である。好ましいレーザは 355nmの波長で発光する周波数３倍Nd：YAG(ネオジウム、イットリウム、アルミニウム、ガーネット）レーザ又は 266nmの波長で発光する周波数４倍Nd：YAG レーザといった、パルス化固体レーザである。このようなレーザは、Electro Scientific Industries of Portland(オレゴン、USA)によって製造されている5000型レーザ処理システムとして市販されている。
図４は、レーザ源22のためのパルス繰返し周波数の１関数としてのレーザ出力パワーの一例を示すグラフである。ここから明白であるように、平均パワーと周波数の間には非線形関係が存在するが、平均パワーの最大値に至るまでは、平均パワーの増大を提供するべくパルス周波数を増大させることができる。
レーザエネルギー密度をその場で変更するにあたり、コンピュータは、パルス繰返し率を変動させるべくＱスイッチを制御することができる。表１は、 355nmのNd：YAG レーザについて繰返し率と共にレーザエネルギー及びパワーがいかに変化するかを立証している。
同様にして、表２は、 266nm Nd：YAG レーザについて、繰返し率に伴ってレーザエネルギー及びパワーがいかに変化するかを立証している。
レーザ集束スポットの幾何形状が、上述のものに付加されると、エネルギー密度を計算することが可能となる。エネルギー密度は、本書に記述されている有機基板内にヴァイアを形成するため基板のレーザアブレーションをセットするための一次パラメータの１つである。
ブラインドヴァイアのレーザ穿孔方法
図５を参照すると、多層積層基板42には、本発明の方法及びレーザ穿孔装置に従ってそこに形成されたブラインドヴァイア44が内含されている。標準的には、ブラインドヴァイアは１つの誘電体層のみを通して形成されかつ２つの隣接する伝導層の間で接続の経路を設定するために用いられる。しかしながら、多層の伝導層を接続するため複数の積層基板層を通って進むブラインドヴァイアを、本発明を用いて形成することもできる。
本発明によって達成できるブラインドヴァイアについての縦横比の範囲は、１：１〜５：１である。例えば、50μｍのヴァイア入口幅を有し50μｍの厚みをもつ誘導体層を通して延びる（１：１）ブラインドヴァイアを形成することができる。
図５を見ればわかるように、積層基板42は、ブラインドヴァイア44を形成すべき場所に形成された、予め形成されたアパーチャ46ａを有する外部伝導層46を内含している。基板42はさらに、誘電体層48、伝導層50、誘電体層52及び伝導層54を内含する。誘電体層48がアパーチャ46ａを通して露呈されるように、例えば化学エッチングプロセスなどによって従来の手段によりアパーチャ46ａが形成される。
特に、伝導層46は吸光材料でコーティングされ、次に吸光材料は、アパーチャ46ａについてのパターンで撮像される。撮像された吸光層は現像され、伝導層46の露呈した部分は、アパーチャ46ａを形成するべく化学的にエッチングされる。
アパーチャ46ａが形成された後、伝導層46を撮像して開口部46ａを形成するのに用いられた吸光材料は、伝導層46上に重合体（polymeric)吸光層56を残すべく、エッチングで除去するよりはむしろその上に残すようにすることができる。吸光層56は、５μｍ〜50μｍ好ましくは公称25μｍの厚みをもつ。適切な吸光材料は、市販のさまざまなフォトレジストのうちのいずれかである。
吸光層56が所定の場所にある状態で、基板42はこのとき図３の位置づけ用テーブル34の上に配置される。レーザビームは、ブラインドヴァイア44を穿孔すべきであるアパーチャ46ａの内側の予め定められたスポットサイズまでレーザ集束スポットが集束されるように位置づけされる。出力パワーレベル、パルス繰返し周波数、パルス長又は持続時間及びレーザ集束スポットサイズは、誘電体層48のアブレーションエネルギー密度しきい値よりも大きいものの伝導層50（誘電体層48よりも下にある）のアブレーションエネルギー密度しきい値よりも小さい、パルスあたりエネルギー密度が、基板42、より特定的には誘電体層48に適用されるように調整される。
355nm のレーザ源を使用する場合には、ビームは、下にある伝導層50によってビームが部分的に反射され始める点までブラインドヴァイア内の材料をアブレーションし、ビームに対するさらなる露呈により、局所的加熱に起因する望ましくない酸化銅が形成される。この時点で、残りの誘電体材料48ａを全て完全に除去するべく、さらにブラインドヴァイア44を処理するために後−パルス処理技術が使用される。完全な除去は、ヴァイア44の抵抗値及び抵抗値ばらつきの減少を提供する。
後−パルス処理のためには、レーザ22の出力パワーレベルは、レーザビームのエネルギー密度を調整することにより、伝導層50のアブレーションしきい値を上回るパルスあたりエネルギー密度レベルまで、穿孔されたヴァイア全体にわたりその場にて増大させられる。増大したエネルギー密度で伝導層50に対して印加される各パルスのピークパワー及びパルス数は、ブラインドヴァイア44の底面における伝導層50の表面が溶融状態になるものの急速にアブレーションされ穿孔されることがないような形で、選択される。パルスあたりのエネルギー密度は既に増大させられていることから、残りの誘電体層48ａは完全にアブレーションされる。
レーザ穿孔中にアブレーションされる誘電体層48からの材料は、蒸発され局所的排出源を通して引き出されるか又はアパーチャ46ａをとり囲む重合体吸光層56上に再度デポジットさせられる。ヴァイア44が図５に示されている深さを達成した後、吸光層56及びその上に再デポジットされたアブレーション材料は、化学的はがし(stripping) といったような既知の技術を用いて除去される。図５に示されたブラインドヴァイアは、レーザ穿孔の前に積層基板の表面上で吸光層を用いて形成されたものである。基板に適用されるパルスあたりエネルギー密度が１つのヴァイアを穿孔するのに必要とされるものよりも大きい場合、相互接続回路デバイスの全体的歩どまり及び信頼性に不利な影響を及ぼす小塊又はビードがヴァイア入口のまわりで伝導層48上に形成される。
ブラインドヴァイアの初期穿孔のためには、レーザ源22（図３）を、１KHz 〜15KHz といったように望ましいパワー出力及びパルス繰返し周波数を有するべく調整することができる。
レーザが、 355nmの波長で発光する３倍のNd：YAG レーザであるとき、誘電体層48（図５）に適用されるパルスあたりエネルギー密度は、 0.5Ｊ／cm2 〜11Ｊ／cm2 、好ましくは公称５Ｊ／cm2 である。誘電体層48がePTFE マトリクス材料で作られている場合、パルスあたりエネルギー密度は、好ましくは３Ｊ／cm2 と４Ｊ／cm2 の間である。誘電体層48が充填材を含む場合、パルスあたりエネルギー密度は好ましくは約７Ｊ／cm2 である。レーザが 355nmの波長で発光する場合、レーザは好ましくは、50μｍの直径のヴァイア入口について、6000Hzのパルス繰返し周波数、70nsのパルス幅及び35μｍのスポットサイズを有するように調整される。ここで使用するパルス幅は、パルスの立上り及び立下り時間を無視している。ここで使用されるスポットサイズは、約 1／e2のサイズである。誘電体層48をアブレーションするのに充分なパルスあたりエネルギー密度が適用されるかぎり、標準的に 100ns未満のパルス幅でその他のパルス繰返し周波数を使用することもできる。
レーザが、 266nmの波長で発光する４倍のNd：YAG レーザである場合、誘電体層48に適用されるパルスあたりエネルギー密度は 0.2Ｊ／cm2 〜３Ｊ／cm2 の間、好ましくは公称２Ｊ／cm2 である。レーザが 266nmの波長で発光する場合、好ましくはこのレーザは、50μｍの直径のヴァイアマスク入口について7000Hzのパルス繰返し周波数、78nsのパルス幅そして30μｍのスポットサイズを有するように調整される。誘電体層48をアブレーションするのに充分なパルスあたりエネルギー密度が適用されるかぎり、標準的に 100ns未満であるパルス幅でその他のパルス繰返し周波数を使用することも可能である。
好ましくは、トレパニング無くすなわちブラインドヴァイアが穿孔されるにつれてレーザ集束スポットを移動させること無く、レーザビームをアパーチャ46ａ内で誘電体層48に印加する。代替的には、レーザ集束スポットをアパーチャ46ａ内で円形運動でトレパニングして円形断面をもつヴァイアを形成することが可能である。特定的には、集束スポットは、当初ヴァイアが穿孔されるべき場所の中心点に集束される。レーザがパルス送りされるにつれてレンズ28及びテーブル34は、集束スポットが予め定められた直径をもつ円まで外向きに渦巻形にトレパニングされ、次にヴァイアを穿孔するのに必要な回数だけ円のまわりでトレパニングされ、その後レーザの作動条件が変更されるか又は集束スポットがもう１つのヴァイアへ移動される前に中心点まで渦巻形にトレパニングされて戻るように、調整された形で移動する。トレパニング速度及び各パルス間の対応する間隔どりは、パルス繰返し周波数及びレーザから出力されるパルスあたりのパワーレベルに関係づけられる。
後−パルス処理については、レーザパワー密度、繰返し率及びパルス長は、特定のニーズ及び穿孔作業に応じて変動させられる。ブラインドヴァイアの後−パルス処理のための異なるレーザについてのいくつかの代表的値が、以下で詳細に提供されている。
レーザ22が、 355nmの波長で発光する３倍のNd：YAG レーザである場合、後−パルス処理のための伝導層50に適用されるパルスあたりエネルギー密度は 5.5Ｊ／cm2 より大きく、好ましくは公称11Ｊ／cm2 である。この波長では、レーザは、4000Hzのパルス繰返し周波数及び55nsのパルス長を有するように調整される。35μｍの集束スポットサイズが用いられる。標準的には、１〜10のパルスが 355nmの後−パルス処理のために用いられる。伝導層50をアブレーションするのに充分なパルスあたりエネルギー密度が伝導層に適用されるかぎり、標準的に 100ns未満であるパルス幅でその他のパルス繰返し周波数も使用可能である。
レーザ22が 266nmの波長で発光する４倍のNd：YAG レーザである場合、伝導層50に適用されるパルスあたりエネルギー密度は、 1.5Ｊ／cm2 より大きく、好ましくは公称５Ｊ／cm2 である。レーザ22が 266nmの波長で発光する場合、レーザビームは好ましくは5000Hzのパルス繰返し周波数、63nsのパルス長そして30μｍのスポットサイズを有するように調整される。同様に、１〜10のパルスが 266nmの後−パルス処理のために使用される。誘電体層50をアブレーションするのに充分なパルスあたりエネルギー密度が適用されるかぎり、標準的に 100nsより小さいパルス長で、その他のパルス繰返し周波数も使用可能である。
後−パルス処理の後、図６に示されているように、無電解メッキ法といったような既知の技術を用いて、伝導層58を形成する伝導材料でブラインドヴァイア44がメッキされる。このメッキは、２つの隣接する伝導層46及び50の間に電気的相互接続を提供する。
本発明の方法に従って後−パルス処理されたブラインドヴァイアは、後−パルス処理されなかったブラインドヴァイアに比べて、伝導材料がブラインドヴァイア内にメッキされた後、低減された平均抵抗値を有する。本発明に従った後−パルス処理を受けていないヴァイアがテストされた時、ブラインドヴァイアの平均抵抗値が約３ｍΩと測定された。後−パルス処理を伴う場合、匹敵する形で製造されたブラインドヴァイアは約２ｍΩの平均抵抗値を有していた。テストから取ったデータは、後−パルス処理を伴う（図８）及び伴わない（図７）ブラインドヴァイアについての異なるパルスあたりパワーレベルについての平均抵抗値を示す図７及び図８の中でグラフの形で大ざっぱに再現されている。図７では、後−パルス処理無しで製造されたブラインドヴァイアの平均抵抗値は 7.7ｍΩの３σ点で 3.2ｍΩである。さらに、このデータは、本発明に従った後−パルス処理を用いた重要なプロセス要因であるブラインドヴァイア抵抗値のばらつきが、 2.4ｍΩ2 から 0.3ｍΩ2 まで減少することを示していた。
図８は、後−パルス処理を伴う場合、平均抵抗値が 3.9ｍΩの３σ点で 2.4ｍΩであることをグラフで示している。かくして、本発明の後−パルス処理は、ブラインドヴァイアの平均抵抗値を低減させ、得られた抵抗値の分布を著しく低減させて、相互接続回路デバイスにおけるブラインドヴァイアの極めて高い部品歩どまり（part yield) 及びより良く制御された抵抗品質を提供する。
表３〜12は、積層基板の多重パネルが、25μｍのスポットサイズで 266nmの波長で発光する４倍Nd：YAG レーザを用いてSpeedboard（登録商標）Ｃ誘電体材料内で 1.1の縦横比及び50μｍのヴァイア入口直径をもつブラインドヴァイアを製造するためにレーザ穿孔されたテストの結果を記している。実験マトリクスは、108 のブラインドヴァイアレーザ条件を含む全階乗設計であった。レーザ穿孔済み条件あたりのヴァイアグループの各々は、175mW, 200mW及び 225mWの３つの出力エネルギーレベルのうちの１つを使用した。レーザレールについてパワーは3000Hzでセットされた。各々のブラインドヴァイアグループは、３つのサブグループに細分割され、これらのサブグループは6000Hz，7000Hz及び8000Hzの３つのパルス繰返し周波数のうちの１つで穿孔された。パルス幅は、6000Hzについての70nsから8000Hzについての85nsまで変動し、パルスあたり５μＪから15μＪが誘電体に適用されるようになっていた。ヴァイアの各々のサブグループはさらに、75, 150 及び225 といった３つの予め定められたパルス数のうちの１つを用いて穿孔される３つのサブ−サブグループに細分割された。各サブ−サブグループの一方の半分は後−パルス処理され、一方他方の半分は後−パルス処理されなかった。後−パルス処理は、基板に対しパルスあたり約25μＪが適用されるように、ブラインドヴァイア全体にわたりその場にてレーザ条件を変更した。
全条件についての両方のパネルの平均抵抗値は、2.83ｍΩと測定された。後−パルス処理を受けていないブラインドヴァイアについての両方のパネルの平均抵抗値は3.22ｍΩと測定された。後−パルス処理を受けたブラインドヴァイアについての両方のパネルの平均抵抗値は2.43ｍΩと測定された。表３は、３つの異なるエネルギーレベルの各々について測定された平均抵抗値を記している。表３は概して、 175mWという出力エネルギーレベルではブラインドヴァイアから全ての誘電体材料を充分にアブレーションしておらずその結果、測定された抵抗値がより高いものとなったということを示している。
表４は、３つの異なるパルス繰返し周波数の各々について測定された平均抵抗値を記している。表４は、高いパルス繰返し周波数に対応したより長いパルス幅及びより低いパワーレベルを伴うより高いパルス繰返し周波数では、ブラインドヴァイアから誘電体材料を充分にアブレーションせずその結果、測定された抵抗値がより高いものとなっていることを示している。
表５は、ヴァイアを穿孔するために用いられる３つの異なる予め定められたパルス数の各々について測定された平均抵抗値を記している。表５は、全ての出力エネルギーレベルについて１つのヴァイアを穿孔するために75のパルスが使用された場合、誘電体材料がブラインドヴァイアから充分にアブレーションされずその結果、測定された抵抗値がより高いものとなったことを示している。
表６は、後−パルス処理無し及び後−パルス処理有りについて測定された平均抵抗値を記している。表６は、後−パルス処理が、使用された全てのパルス繰返し周波数及び全ての出力エネルギーレベルについての平均抵抗値を減少させたことを示している。
表７は、出力エネルギーレベル及びパルス繰返し周波数の一関数として測定された平均抵抗値を記している。表７は、低いパルス繰返し周波数に対応したより短いパルス幅及びより高いパワーレベルを伴う、より低いパルス繰返し周波数が、より低い平均抵抗値を提供したことを示している。
表８は、使用されたパルス数及び出力エネルギーレベルの一関数として測定された平均抵抗値を記している。表８は、穿孔のために用いられたより低いパルス数及びより低い出力エネルギーレベルが、より高い平均抵抗値を提供したことを示している。
表９は、後−パルス処理が使用されたか否かの関数として測定された平均抵抗値を記している。表９は、後−パルス処理の使用が、使用された全ての出力エネルギーレベルについて平均抵抗値を減少させたことを示している。前述した通り、図７及び８は、表９のデータについて後−パルス処理を伴う及び伴なわないブラインドヴァイアに関する異なるパルスあたりパワーレベルについての平均抵抗値のグラフを示している。
表10は、パルス繰返し周波数及び後−パルス処理が使用されたか否かの関数として測定された平均抵抗値を記している。表10は、後−パルス処理が、使用されたすべてのパルス繰返し周波数について平均抵抗値を減少させたことを示している。
表11は、使用されたパルス数及び後−パルス処理が使用されたか否かの関数として測定された平均抵抗値を記している。表11は、後−パルス処理が、使用されたパルスの異なる合計数について平均抵抗値を減少させたことを示している。
表12は、後−パルス処理が使用されたか否かに関する測定された平均抵抗値の標準偏差を記している。表12は、後−パルス処理が、測定された抵抗値の標準偏差を３分の１に減少させたことを示している。図７は、後−パルス処理無しで製造されたブラインドヴァイアの平均抵抗値が 7.7ｍΩの３σ点で 3.5ｍΩであることをグラフで示している。図８は、後−パルス処理を伴う場合、平均抵抗値は、 3.9ｍΩの３σ点で 2.4ｍΩであることをグラフで示している。
レーザパワー密度、繰返し率及びパルス幅は、特定のニーズ及び穿孔作業に応じて変動させることができるものの、表13には、35μｍのスポットサイズを伴う 355nmのNd：YAG レーザについてのいくつかの代表的値が提供されている。
同様にして、 266nmの波長のNd：YAG レーザについて、30μｍの集束スポットを伴うブラインドヴァイアを形成するための代表的値は表14にある通りである。
セラミック充填材を有する誘電体材料については、より高い値が必要とされる。例えば、伝導層50に適用されるエネルギー密度は４Ｊ／cm2 よりも大きく、好ましくは公称９Ｊ／cm2 である。これらの値は、5000Hzのパルス繰返し周波数、55nsのパルス長及び30μｍのスポットサイズに対応する。後−パルス段階のためには、１〜10のパルスが用いられる。誘電体層50をアブレーションするのに充分なパルスあたりエネルギー密度が適用されるかぎり、標準的に 100ns未満であるパルス長でその他のパルス繰返し周波数を使用することも可能である。
上述の方法に従って、ブラインドヴァイアを形成することにより、マスク（図３中の層30）、ならびに図１の伝導層２ａ，２ｂ，５ａ及び６ａと結びつけられた酸化銅層及び図５及び６の伝導層50及び54と結びつけられることになる酸化銅層（なおこれは明確さを期して図から除外されている）に対する損傷は最小限になる。損傷は、１つのヴァイアを穿孔するのに用いられるピークパワー量を最小限にした結果として、最小限におさえられる。酸化銅層は、酸性クリーニング剤の中でレーザ穿孔後に積層基板をクリーニングした時に、部分的にエッチバックされず、かくして、基板中の銅及び誘電体層がヴァイアの近辺で互いに付着された状態にとどまることから、より信頼性の高いヴァイアという結果がもたらされることになる。
スルーヴァイアを形成するための方法
本発明はさらに、図３に示されているレーザ穿孔装置を用いたスルーヴァイアの形成を内含する。本技術を用いると、入口直径が75μｍ以下で３：１〜25：１の縦横比をもつスルーヴァイアを穿孔することが可能である。
図９を参照すると、誘電体層と伝導層の交互の層を通過するスルーヴァイア62を伴う積層基板60が示されている。スルーヴァイア62が穿孔される場合は、以下に記述する通り伝導層と誘電体層が同時に穿孔される。
図９内の積層基板60は、最も上の伝導層66上に重合体吸光性コーティング64を伴って形成されている。この吸光性コーティングは、図５に関して記述されたものと同じタイプであり、例えばロール積層、スプレーコーティング又はスピンコーティング技術などを用いて被覆することができる。コーティング64は、厚みが５μｍ〜50μｍ、好ましくは公称25μｍの厚みである。コーティングに適した吸光性材料は市販されている。吸光層がレーザ穿孔後に除去された時点で、アブレーションされた材料が層64上にデポジットし除去されることから、ヴァイアの入口は高品質のものとなる。
高品質のヴァイア出口すなわち低い出口幅のばらつきを得るためには、重合体吸光層68が、ロール積層、スプレーコーティング又はスピンコーティングプロセスといった既知の技術を用いて、底面の最も露出された伝導層70上に形成される。吸光層68の厚みは５μｍ〜50μｍであり、好ましくは公称25μｍの厚みである。最も上及び最も下の伝導層66及び70の間には、伝導層72, 74及び76と誘電体層78, 80, 82及び84の一連の中間交互層が具備されている。
スルーヴァイア62を形成するべくレーザ穿孔プロセス中に積層基板60の底部側面の平面性を維持することが重要である。真空を用いてスクリーン又はハニカム形グリッドに対し積層基板を保持する従来のアプローチでは、充分な底部側面の平面性と、基板の底部側面に適合する材料の最小限の再デポジットとの、必要とされている組合せを提供してくれない。大部分の真空板はアルミニウム又は鋼で製造されており、かくして、除去がむずかしい金属の再デポジットのための電位を提供する。いくつかの例では、高品質のヴァイア出口を提供するのに吸光層68単独で充分である。ヴァイアの側壁についての除去の容易な再デポジット材料ならびに必要とされる底部側面の平面性の両方を確保するためには、銅といったような伝導材料で作られた層86が、吸光層68でコーティングされた基板60を銅といったような平担な伝導板に対しテープでとめることによって、吸光層68と密に接触した状態に置かれる。
図９に示されているスルーヴァイア62をレーザ穿孔するためには、基板60は、スルーヴァイア62が穿孔されるべき予め定められたＸ及びＹ座標にレーザ集束スポットが集束されるような形で位置づけされる。50μｍの直径を有するスルーヴァイアについては、出力パワーレベル、パルス繰返し周波数、パルス幅及びレーザのレーザ集束スポットサイズは、伝導層66, 72, 76及び70のアブレーションエネルギー密度しきい値よりも大きいパルスあたりエネルギー密度が基板60に適用されるように、調整される。例えば、図３に示されているレーザシステムのコンピュータは、例えば基板60の層をアブレーションするため、直径25μｍ〜35μｍのレーザスポットサイズを利用して、パワー出力及び１KHz 〜15KHz のパルス繰返し周波数及び40ns〜100ns のパルス長をセットする。
レーザが 355nmの波長で発光する３倍のNd：YAG レーザである場合、基板60に適用されるパルスあたりエネルギー密度は、２Ｊ／cm2 より大きく、好ましくは公称10Ｊ／cm2 である。 355nmの波長の出力については、レーザは好ましくは、8000Hzのパルス繰返し周波数、85nsのパルス幅そして35μｍのスポットサイズをもつように調整される。基板60の層をアブレーションするのに充分なパルスあたりエネルギー密度が適用されるかぎり、標準的に 100ns未満のパルス幅でその他のパルス繰返し周波数を使用することも可能である。
355nm の波長のレーザのためのいくつかのその他の代表的なスルーヴァイア形成パラメータは、表15に示されている通りである。
レーザが、 266nmの波長で発光する４倍のNd：YAG レーザである場合、基板に適用されるパルスあたりエネルギー密度は２Ｊ／cm2 より大きく、好ましくは公称10Ｊ／cm2 である。266nm の波長の出力については、レーザは好ましくは、5000Hzのパルス繰返し周波数、55nsのパルス幅及び25μｍのスポットサイズをもつように調整される。基板60の層をアブレーションするのに充分なパルスあたりエネルギー密度が適用されるかぎり、標準的に 100ns未満であるパルス幅でその他のパルス繰返し周波数を使用することも可能である。25mmの集束スポットを伴う 266nmの波長のNd：YAG レーザを用いたスルーヴァイア形成のためのその他の代表的値は、表16に示されている通りである。
図９のスルーヴァイアを形成するためには、レーザビームは好ましくは、ブラインドヴァイアの形成に関して記述したようなトレパニング動作で基板60に適用される。この結果、円形横断面をもつスルーヴァイアが形成されることになる。このトレパニング動作は、スルーヴァイアを穿孔するのに必要な長さだけ続行し、その後、集束スポットは、レーザの作動条件が変更されるか又は集束スポットがもう１つのヴァイアへと移動させられる前に、中心点まで渦巻形にトレパニングして戻される。直径50μｍのヴァイアを形成するためには、直径25μｍの集束スポットの中心は、パルス間のトレパニング距離 0.8〜６μｍにて、直径40μｍの円形パターンでトレパニングされる。
スルーヴァイア62が基板60の底面側面まで貫通穿孔された時点で、アブレーション−再デポジット後の伝導層86及びヴァイア出口上の重合体コーティングの高いUV−VIS(紫外線−可視光線）吸収率に起因して、側壁上に最小限の再デポジットが発生する。ひとたび穿孔が完了すると、既知の技術を用いて伝導層86は基板60から分離され、吸光層68は剥ぎ取られる。同様に、吸光性コーティング66も剥ぎ取られ、その結果、図10に示された基板60が得られる。
基板60の底面表面上に形成された吸光層68及び基板と密な接触状態に保持された伝導層86を使用することにより、低い出口幅のばらつきをもつスルーヴァイアの形成が確保される。例えば、約10：１の縦横比をもつスルーヴァイアについては、約20μｍ2 の出口幅のばらつきが測定された。もう１つの例として、約20：１の縦横比をもつスルーヴァイアについては、約30μｍ2 の出口幅のばらつきが測定された。
多周波数処理及び多重パルス間隔
スルーヴァイアが最初に穿孔されるとき頻繁に、底面伝導層70にあるヴァイア出口開口部（図９及び10）は、上部伝導層66におけるヴァイア入口開口部よりも小さい。後−パルス処理を行なうことによって、公称出口直径及びスルーヴァイア出口幅のばらつきの両方をさらに改善することができる。すなわち、レーザシステムの出口条件は、４つの方法のうちの１つでヴァイアが穿孔された後スルーヴァイア62全体にわたりその場で変更され、その後レーザビームは、標準的により小さなトレパニング用円形パターンを用いて、付加的にさらに一回トレパニングされる。
４つの異なるスルーヴァイア後−処理技術を例示するため、直径50μｍのスルーヴァイアが穿孔される状況を考慮する。スルーヴァイアは最初、パルスあたり 0.8〜６μｍのパルス間トレパニング距離で40μｍ直径の円形トレパニングパターン及び25μｍのスポットサイズを用いて、5000Hzのパルス繰返し率で基板に適用された50μＪ／パルスのパルスあたりエネルギー密度を用いて穿孔される。両方のスルーヴァイア後−処理技術において、レーザ出力条件は、穿孔されたスルーヴァイアの入口の中で基板を横断してレーザビームスポットを再配置することに付随する許容誤差蓄積問題を避けるため、スルーヴァイア全体にわたりその場で変更される。多数の位置合せ作業を伴う再レーザ処理は、結果として厳しい入口ノジュール（nodule) と全体的に貧弱なヴァイア品質をもたらし得る。
第１のスルーヴァイア後−パルス処理技術については、パルスあたりエネルギー密度を50μＪ／パルスで一定に保ち、パルス繰返し率を5000Hzで一定に保ち、スポットサイズを直径25μｍで一定に保ち、トレパニング速度をパルスあたり 0.8〜６μｍの間隔で一定に保つことにより、レーザ出口条件は、完成したばかりのスルーヴァイア全体にわたりその場にて調整されるが、ここでトレパニングパターンは、直径30μｍの円となるよう縮小される。
第２のスルーヴァイア後−パルス処理技術については、レーザ出力条件は、パルスあたりエネルギー密度を50μＪ／パルスで一定に保ち、パルス繰返し率を5000Hzで一定に保ち、スポットサイズを直径25μｍで一定に保ち、かつトレパニング速度を 2.0以上の約数でパルスあたり 0.4〜３μｍの間隔まで一定に低減させ、トレパニングパターンを直径30μｍの円となるよう低減することによって、完成されたばかりのスルーヴァイア全体にわたりその場にて調整される。
第３のスルーヴァイア後−パルス処理技術については、レーザ出力条件は、パルスあたりエネルギー密度を60〜75μＪ／パルスまで増大させ、トレパニング速度をパルスあたり 0.8μｍ〜６μｍに保ち、トレパニングパターンを直径30μｍの円となるように低減することによって、完成されたばかりのスルーヴァイア全体にわたりその場にて調整される。これは、パルス繰返し率を約4500Hzに変えることによって達成できる。
第４のスルーヴァイア後−パルス処理技術については、レーザ出力条件は、パルスあたりエネルギー密度を60〜75μＪ／パルスまで増大させ、トレパニング速度を２以上の約数でパルスあたり 0.4μｍ及び３μｍまで減少させ、トレパニングパターンを直径30μｍの円まで低減させることによって、完成されたばかりのスルーヴァイア全体にわたりその場にて調整される。
スルーヴァイア後−パルス処理は、この処理を受けていないスルーヴァイアと比べた場合より一層改善されたスルーヴァイア出口幅のばらつきをも提供しながら、開放スルーヴァイアの歩どまりの著しい改善を提供する。例えば、スルーヴァイアの縦横比が５：１である場合、約５μｍ2 のばらつきが達成される。同様に、スルーヴァイアの縦横比が10：１である場合、スルーヴァイア後−パルス処理を用いて約10μｍ2 のスルーヴァイアの出口幅のばらつきが達成される。同様にして、スルーヴァイアの縦横比が20：１である場合、約15μｍ2 のスルーヴァイアの出口幅のばらつきが達成される。
ヴァイアの側壁のテーパを変動させることができ、これは、ヴァイアを穿孔するのに用いられるパワーレベル及び基板の中で用いられる材料、パルスステップ距離及びヴァイアあたりの合計エネルギーの関数である。この開示において、テーパは以下のように定義づけされる。
なおここで、Ｄ1 はヴァイアの入口直径であり、Ｄ2 はヴァイアの出口直径である。これらの直径は図１に示されている。この要領で定義づけされたテーパは、０〜１の間で変動する。０というテーパは、出口直径が入口直径に等しいことを表わしている。１というテーパは、ヴァイアがその目的地に到達しなかったことを表わす。ペースト状複合誘電体材料から形成された誘電体層を有する基板内で穿孔される10：１の縦横比をもつスルーヴァイアについてのテーパは、 0.0〜0.4 のテーパをもつものとして形成され得る。
このテーパを達成するために用いられるレーザ条件は、波長 355nmでの初期穿孔、パルスあたりエネルギー密度75μＪ／パルス、パルス繰返し率8000Hz、スポットサイズ35μｍ、及びパルス間が２μｍ〜３μｍのトレパニング速度で直径40μｍの円形トレパニングパターン、である。結果として得られるテーパは約0.3 である。上述のいずれかの代替案によるスルーヴァイア後−パルス処理は、初期穿孔の後で使用することができる。
織りガラス誘電体材料から形成された誘電体層をもつ基板内に穿孔された10：１の縦横比をもつスルーヴァイアは、 0.2〜0.5 のテーパを有するように形成され得る。このテーパを達成するために使用されるレーザ条件は、 355nmの波長での初期穿孔、パルスあたりエネルギー密度 200μＪ／パルス、パルス繰返し率3500Hz、スポットサイズ35μｍ、及びパルスあたり４μｍ〜６μｍのトレパニング速度で直径40μｍの円形トレパニングパターンである。いずれかの代替案によるスルーヴァイア後−パルス処理が初期穿孔の後に使用される。
266nm の波長で発光するレーザが用いられる場合、セラミック／CE−エポキシPTFE誘電体材料を有する基板用の10：１の比のヴァイアについて達成されるテーパは、 0.0〜0.2 である。このテーパを達成するために用いられるレーザ条件は、波長 266nmでの初期穿孔パルスあたりエネルギー密度50μＪ／パルス、パルス繰返し率5000Hz、スポットサイズ25μｍ、及びパルス間が２μｍ〜３μｍのトレパニング速度で直径40μｍの円形トレパニングパターン、である。結果として得られるテーパは約0.1 である。上述したいずれかの代替案によるスルーヴァイア後−パルス処理は、初期穿孔の後で使用することができる。
織りガラス誘電体材料から形成された誘電体層をもつ基板内に穿孔された10：１の縦横比をもつスルーヴァイアは、 0.1〜0.3 のテーパを有するように形成され得る。このテーパを達成するために使用されるレーザ条件は、波長 266nmでの初期穿孔、パルスあたりエネルギー密度50〜75μＪ／パルス、パルス繰返し率4000〜6000Hz、スポットサイズ35μｍ、及びパルスあたり１μｍ〜６μｍのトレパニング速度で直径40μｍの円形トレパニングパターン、である。いずれかの代替案によるスルーヴァイア後−パルス処理は、初期穿孔の後に使用される。
ブラインドヴァイア及びスルーヴァイアのクリーニング
ブラインドヴァイアとスルーヴァイアの両方が上述の方法によりレーザ穿孔され、吸光層が除去された後、クリーニング段階が開始される。
本発明によって形成されるヴァイア入口は75μｍ以下であることから、従来のヴァイアクリーニングでは、ヴァイアの中に高い信頼性で伝導材料をメッキするのに必要な程度までには、ヴァイアの側壁上に再デポジットされたアブレーション材料が除去されない。
本発明に従うと、ヴァイアをクリーニングするために、脱イオン水中の攻撃性（aggressive) 超音波処理が使用される。超音波処理は標準的に５分〜20分間実施され、ヴァイアの側壁上に再デポジットされたアブレーション材料を除去するために基板に適用される。
TEA ＆ YAGレーザ処理
約45mm2 の面積内の1500以上のブラインドヴァイア又は0.75ヴァイア／mm2 以上のヴァイア密度といったように、積層基板の特定層の中に多数のブラインドヴァイアが穿孔される必要がある場合、上述のブラインドヴァイアレーザ処理は、各ブラインドヴァイアを初期穿孔するため走査モード動作で横方向に励起された大気（圧）(TEA) CO2 レーザを用い、次に、各ブラインドヴァイアの品質を高め各ブラインドヴァイアの平均抵抗値及び抵抗値のばらつきを減少させるべく後−パルス処理を行なうため穿孔モード動作で固体第３又は第４YAG レーザを用いて、実現することができる。例えば、図３のレーザ22は、約９μｍ〜11μｍの波長、約 150Hzのパルス繰返し周波数及び約 100nsのパルス幅をもつ60ＷのTEA CO2 レーザであってよく、これは厚み50μｍの誘電体層内に直径50μｍのブラインドヴァイアを初期穿孔するため走査モード動作で使用できる。この例では、TEA CO2 レーザは、初期穿孔がブラインドヴァイアあたり２又は３パルスの動作となるように、パルスあたり26Ｊ／cm2 を適用するように調整される。全てのブラインドヴァイアがTEA レーザにより穿孔された後、基板は、上述の通り、ヴァイアの平均抵抗値及び抵抗値のばらつきを低減させるべくブラインドヴァイア後−パルス処理のため適当なパルス化YAG レーザへと切換えられる。
非点収差の補正
上述のように、レーザ穿孔のために４倍のNd−YAG レーザ（波長 266nm）が使用される場合、ヴァイアの入口品質を、レーザビーム内の非点収差について補正することにより、確保することができる。ここで再び図３を参照すると、レーザ源22と基板又は加工部材32の間のビームパス内にプレート41が介在させられる。特に、ビーム22ａはプレート41内に形成されたアパーチャの中を通過する。プレート41は、ビームのレイリー範囲（Rayleigh range) 以下の点においてビームパス内に位置づけされる。アパーチャ41のサイズはビーム22ａのサイドローブ（side lobe)を阻止するように選択される。
基準レーザ穿孔
積層基板を製造する場合、各伝導層の基準位置合せ（fiducial registration)を決定するために、本発明のレーザ穿孔技術を使用することができる。円形状といったような少なくとも２つの位置合せマークが、図１内に示されたコア層２の上に形成されている。各々の層が形成されるにつれて、コア２上に形成された位置合せマークを次の層の心合せのための基準位置合せ点として使用できるように、位置合せマークを露呈するためコア層２まで下へ穿孔するために、レーザ穿孔及び後−パルス処理が使用される。基準位置合せマークを露呈するべく各層を穿孔するプロセスは、既知の自動調心技術を用いて形成される最終外側導体層を除いて、全ての層について行なわれる。
低インダクタンスヴァイアの形成
本発明は、低インダクタンスの伝導性ヴァイアを作る方法を内含している。図11は、ブラインド−埋込み−ブラインドヴァイアパターンに基づく、低インダクタンスのヴァイアをもつ多層基板88の横断面図を示す。基板は、誘電体層90, 92及び94と伝導層96, 98,100 及び102 を層状化することによって形成される。これらの層は、上述の材料及びプロセスを用いて作られる。埋込みヴァイア104は、隣接する伝導層98及び100 の間の電気的相互接続を提供し、その後の層状化により封じ込められる前に、ブラインドヴァイアの形成に関し上述した方法によって形成された。
ブラインドヴァイア106 及び108 は、基板88の相対する側面から、互いに相対して形成される。これらは、上述の方法に従って形成され、図１のブラインドヴァイア11及び図５及び６のブラインドヴァイア44に対応する。
信号通路が図12に概略的に例示されており、ここには、伝導層96、スルーヴァイア106 から層98へ、層98を通り、埋込みヴァイア104 を通って層100 まで、層100 、ブラインドヴァイア108 を通って層102 へそして層102 を通る流れが示されている。
この信号通路は、電流又は信号が反対方向に流れている状態で、伝導層の部分が、平行ではあるものの垂直に間隔どりされた通路に沿って配線されるように配置されている。この要領で信号を配置することにより、第２の隣接する信号通路セグメントと共に第１の信号通路セグメントによって形成される相互インダクタンスが、第１の伝導通路セグメントと共に第２の伝導通路セグメントによって形成される相互インダクタンスを相殺する。これは、ヴァイアを通って流れる電流が第１の信号通路セグメント内で一方の方向に流れ、隣接する信号通路セグメント内で反対の方向に流れるという事実に起因する。例えば、信号通路102 と共に信号通路100 により形成された相互インダクタンスは、信号通路100 と共に信号通路102 が形成した相互インダクタンスを相殺する。同様にして、信号通路98と共に信号通路100 により形成された相互インダクタンスは、信号通路100 と共に信号通路98によって形成された相互インダクタンスを相殺する。
ブラインドヴァイアと埋込みヴァイアの物理的配置は、相互接続回路のヴァイア106 の密度を最大限にするため、図13に示されているように構成することができる。図12は、デカルト座標系110の軸に平行である行列の形に配置されたブラインドヴァイア106 を示し、一方埋込みヴァイア100 は、デカルト座標系110 の軸と一定の角度を成して、すなわちブラインドヴァイアと埋込みヴァイアの間で斜め方向に各信号通路が走行するように行と列の間に配置されている。好ましくは、各信号通路は、デカルト座標系110 の軸から45°の角度で走行する。
基準検査
本発明は、積層構造において各伝導層の基準位置合せを検査する方法を提供している。図14を参照すると、例えば抵抗性材料として銅又はニッケルメッキの金を用いて既知の要領で多層基板の各伝導層上の同じ場所で抵抗性領域112 を形成することによって、ケルビン抵抗器110 が生成される。リード線114 及び116 が、抵抗性領域112 の相対向する各端部に接続されている。
リード線118 及び120 は、予め定められた離隔距離１T を伴って、抵抗性領域112 に接続される。多層構造の各伝導層上の同じ物理的場所で、抵抗性領域112 が形成される。全ての層がひとたび形成された時点で、本発明のレーザ穿孔技術を用いて、スルーヴァイア122 が穿孔される。スルーヴァイア122 は、リード線114 から予め定められた距離１1 のところに位置せしめられる。スルーヴァイア122 は、全ての抵抗性領域112 が電気的に相互接続されるようにメッキされる。
リード線114 を通して抵抗性領域112 の中に既知の電流が注入され、リード線116 から抽出される。リード線118 及び120 は各々、抵抗性領域112 を横断しての電流密度が均一でかつ等しい点において、リード線114 及び116 から位置づけされる。リード線114 及び116 の間の電圧が測定され、リード線114 とスルーヴァイア122 の間の電圧が測定される。リード線114 と116 の間及びリード線114とスルーヴァイア122 の間の抵抗値は、リード線114 内に注入される既知の電流及び抵抗性領域の寸法に基づいて決定される。伝導層の位置合せ変動δは次の式により決定される。
なお式中、Ｒ1 は、リード線118 とスルーヴァイア122 の間の抵抗性領域112 の部分抵抗値である。
Ｒ2 は、スルーヴァイア122 とリード線120 の間の抵抗性領域112 の部分抵抗値である。そして、
１T は、リード118 と120 を離隔する予め定められた設計上の距離である。
部分抵抗値Ｒ1 は、次の式により決定される。
なお式中、ＲS は、抵抗性領域112 のために使用される材料の抵抗率である。
１1 は、リード線118 とスルーヴァイア122 の間の距離である。そして、
Ｗは、抵抗性領域112 の幅である。
抵抗性領域112 の部分抵抗値Ｒ2 は、次の式により決定される。
なお式中、１2 は、スルーヴァイア112 とリード線120 の間の距離である。
フリップチップパッケージ
本発明に従った積層基板の一実施形態は、フリップチップ単一チップモジュール(SCM）パッケージを製造する上で使用される。図15は、本発明に従って作られたフリップチップタイプのチップ／パッケージシステム124 を例示する。システム124 は、はんだボール接続130 のアレイを通してプリント配線板(PWB）128 に機械的及び電気的に取付けられている相互接続デバイス126 として積層基板を内含している。はんだボール接続130 のアレイは、完全なアレイであってもよいし、或いは、半導体デバイス132 の下の領域内で減っていて(depopulated) もよい。
半導体デバイス132 は、はんだボール接続134 の完全な又は減少したアレイを通して、相互接続デバイス126 に対し機械的及び電気的に取付けられている。さらに、チップ132 と相互接続デバイス126 の間に配置されたアンダフィル(underfill) 接着剤136 が、チップ／相互接続デバイスの接続を補強する。接着剤は、標準的に、周知の要領で調剤され熱により硬化させられる充填エポキシである。
相互接続デバイス126 は、上述の伝導層及び誘電体層の交互の積層板により構成され、PWB128のCTE とほぼ一致する熱膨張係数(CTE）を有する。付加的には、相互接続デバイス126 は平坦でかつ容易に組立てられるほど充分な機械的頑丈さをもつことが必要とされる。これを達成するため、相互接続デバイス126 に対し、補剛材リング138 が付着させられる。補剛材リング138 は、半導体デバイス及び、相互接続デバイス126 に対し同一表面上で取付けられるコンデンサといったようなその他のあらゆるデバイスのための単数又は複数のキャビティ140 を有する。
従来において、相互接続デバイスは、セラミック材料で作られていた。半導体デバイス上の相互接続の密度が増大するにつれて、相互接続デバイスとPWB の間のはんだボール接続は、CTE の不整合に起因して故障する傾向をもつ。本発明の相互接続デバイスは、相互接続デバイスのCTE をPWB に密に整合させることによって、この故障モードを無くする。
５ミル〜20ミルの相互接続回路デバイス126 の相対的厚みにより、デバイスは、チップ132 のCTE とPWB128のCTE の間の差による不利な影響を受けることになる。標準的には、フリップチップPWB のCTE は、17〜25ppm の間で変動し、一方集積回路チップのCTE は３ppm である。相互接続回路デバイス126 のCTE は、チップ132 のCTE α1 と相互接続回路デバイス126 のCTE α2 の間の差が20ppm 以下となるように選択される。好ましくは、相互接続回路デバイス126 のCTE は、PWB128とチップ132 のそれぞれのCTE の間の差によってひき起こされる不利な影響を最小限におさえるため、公称18ppmとなるように選択される。相互接続回路デバイス126 がチップ132に結合される領域内では、チップ132 の物理的特性が優越し、相互接続回路デバイス126 の有効なCTE は約12である。相互接続回路デバイス126 がサポートリング138 に結合される領域では、サポートリング138 の特性が優越し、相互接続回路デバイス126 の有効なCTE は、PWB128のCTE と一致する。
相互接続回路デバイス126 のCTE は、デバイスを形成する誘電体基板材料によって支配される。相互接続回路デバイス126 がチップ132 に取付けられた時点で、デバイス126 及びチップ132 は両方共、はんだのリフロー中に、標準的に 180℃より高い温度まで加熱される。相互接続回路デバイス126 のために用いられる誘電体材料に応じて、誘電体材料を、その誘電体材料のガラス転移温度Tgより上まで加熱して、誘電体材料のCTE を誘電体材料の初期CTE の３倍分までも変化させることが可能である。その結果、相互接続回路デバイス126 のCTE がはんだリフローの温度範囲中公称 20ppm／℃にとどまるように、好ましくはTgを 200℃以上とさせるべく誘電体材料が選択される。
上述のとおり、相互接続回路デバイス126 及びチップ132 は付加的に、既知の要領で、アンダフィル、標準的には充填されたエポキシを用いて合わせ接着により結合される。エポキシアンダフィルは、硬化するにつれて収縮し、かくして相互接続回路デバイス126 との関係におけるチップの動きを低減させ、はんだボール134 により形成された電気的接続の故障の可能性は低くなる。しかしながら、エポキシアンダフィルの 150〜175 ℃という高温での硬化収縮及びボンディングはまた、相互接続回路デバイス126 及びチップ132 を湾曲させ、かくして部品間の結合の中心近くでチップ132 から相互接続回路デバイス126 を分離させ、はんだボール134 により形成された電気的接続に対し応力を加える。
この条件を回避するため、集積回路チップ132 は厚みが25ミル以上となるように選択される。デバイスのたわみ又は曲げ係数は、デバイスの厚みの３乗に正比例して増大する。かくして、厚みが25ミル以上である集積回路チップを用いることにより、チップ132 は、硬化収縮力に応答して曲がる傾向が低くなる。その結果、実装された半導体の信頼性は高められる。
〔誘電体〕
本発明では、単独又は充填材と組合わされた形でのポリイミド及びポリイミド積層材、エポキシ樹脂、その他の樹脂材料と組合わせたエポキシ樹脂、有機材料といったような（ただしこれらに制限されるわけではない）適当なあらゆる誘電体材料を使用することができる。好ましい誘電体材料としては、フッ素重合体がPTFE, ePTFE又は共重合体又はブレンドであり得る、フッ素重合体マトリクスが含まれる。適当なフッ素重合体としては、接着性充填材混合物を伴う又は伴わないポリテトラフルオロエチレン又は延伸膨張ポリテトラフルオロエチレンがあるが、これらに制限されるわけではない。
好ましい材料としては、ポリテトラフルオロエチレンマトリクス内にシアン酸エステル樹脂を含有する不織材料のプリプレグ(prepyeg) であるSpeedboard（登録商標）ＣといったようなW. L. Gore and Associates, Inc. から入手可能なSpeedboard（登録商標）ボンドプライがある。Speedboard（登録商標）Ｃは、１MHz 〜10GHz で 2.6〜2.7 の誘電率（DK）、１MHz 〜10GHz で0.004 の損失正接（loss tangent），1000Ｖ／ミルより大きい絶縁耐力、220 ℃のガラス転移温度（Tg）、66〜68重量％の樹脂含有率を有し、さまざまな厚みで入手可能である。同様に、延伸膨張PTFEマトリクス内で多機能エポキシ接着剤を含有する不織材料のプリプレグであるSpeedboard（登録商標）Ｎプリプレグも同様に使用可能である。Speedboard（登録商標）Ｎは、１MHz で3.0 という誘電率（DK），１MHz で0.02の損失正接、 900Ｖ／ミルより大きい絶縁耐力、140℃のガラス転移温度（Tg）、66〜68重量％の樹脂含有率を有し、さまざまな厚みで入手可能である。
もう１つの適切な誘電体は、シアン酸エステル化合物、エポキシ化合物、ビス−トリアジン化合物及びポリ（ビス−マレイミド）樹脂のうちの少なくとも２つの混合物を含む、図16に示された延伸膨張PTFEマトリクスである。例えば、5.95ポンドのＭ−30（Ciba Geigy）、4.07ポンドのRSL1462 (Shell Resins, Inc.)、4.57ポンドの２，４，６−トリブロモフェニル−末端テトラブロモビスフェノールＡカーボネートオリゴマ（BC−58）（Great Lakes Inc.）、 136ｇのビスフェノールＡ（Aldrich Company)、23.4ｇのIrganox 1010、18.1ｇのミネラルスピリット中のMn HEX−CEM の10％溶液、そして8.40kgのMEK を混合することによって、ワニス溶液が作られる。このワニス溶液はさらに２つの別々の浴（20％（ｗ／ｗ）及び53.8％（ｗ／ｗ））へと希釈された。２つのワニス溶液は、別々の含浸浴の中に注ぎ込まれ、ｅ−PTFEウェブが各々の含浸浴の中に連続的に次々と通された。ワニスは、均等性を確保するべくつねに撹拌された。その後、含浸されたウェブは直ちに加熱したオーブンの中に通され、溶剤の全て又はほぼ全てを除去し接着剤を部分的に硬化し、ロール上に収集された。ePTFE ウェブは、例えば25μｍ，40μｍといったように任意の望ましい厚みであってよい。厚み25μｍの材料は、約 0.9ｇの質量と約11.2〜13.8ｇ／ｍ2 の面積あたり重量をもつ。
その他のクラスの誘電体材料には、多孔質マトリクスシステムが吸収又は含浸された接着剤−充填材混合物を含有する材料が含まれる。多孔質マトリクスは、部分的に接着剤を硬化しＢ段階の複合材を形成するように加熱された、基板の初期空隙率の結果として熱可塑性又は熱硬化性接着剤及び大量の充填材を吸収した不織基板である。基板は、本書に各々参考として内含されている、Goreに対する米国特許第 3,953,566号及びBowman et al. に対する第 4,482,516号の多孔質延伸膨張ポリテトラフルオロエチレン材料といったようなフッ素重合体を含む。望ましくは、平均フロー細孔径（mean flow pore size)（MFPS）は、最大微粒子のものの約２〜５倍又はそれ以上でなくてはならず、充填材の約 2.4倍より大きいMFPSが特に好まれる。ただし、平均フロー粒径MFPS対平均粒径の比を 1.4より大きくなるように選択することにより、適当な複合材を調製することができるということも、本発明の範囲内に入っている。受容可能な複合材はまた、最小細孔径対平均粒径が少なくとも 0.8より大きいか又は最小細孔径対最大粒径が少なくとも 0.4より大きい場合にも調製可能である。MFPS対粒径の比は、microtrak FRA 分析装置を用いて決められる。
代替的には、相対的な細孔径及び粒径を測定するためのもう１つのメカニズムは、最小細孔径が最大粒径の約 1.4倍を上回るものとして計算することができる。
延伸膨張フッ素重合体基板に加えて、多孔質延伸膨張ポリオレフィン例えば超高分子量（UHMW）ポリエチレン、延伸膨張ポリプロピレン、ペースト押出し成形により調製され犠牲充填材を取込んだポリテトラフルオロエチレン、多孔質無機又は有機フォーム（foam)、微孔性酢酸セルロースを使用することもできる。
多孔質基板は、少なくとも30％、好ましくは少なくとも50％、最も好ましくは少なくとも70％の初期空隙率をもち、複合材全体の脆性及び粒子の沈降を防ぐべく可とう性ある補強を提供しながら空隙内への微粒子充填材ペースト及び熱硬化性又は熱可塑性接着剤樹脂の含浸を容易にする。
充填材は、最大粒径、最小粒径及び平均粒径をヒストグラムの形で表示する Microtrak（登録商標）FRA型粒子分析装置によって分析した場合、１つの粒子集合体を内含している。
接着剤の中に取込まれるべき適切な充填材としては、BaTiO3，SiO2，Al2O3, ZnO, ZrO2, TiO2、沈降及びゾル−ゲルセラミック例えばシリカ、チタニア及びアルミナ、非伝導性炭素（カーボンブラック）及びそれらの混合物があるが、これらに制限されるわけではない。特に好ましい充填材は、単独又は非伝導性炭素と組合せた形でのSiO2，ZrO2, TiO2である。最も好ましい充填材としては、均等な表面曲率及び高度の球形度をもつ、本来中実のすなわち中空球形ではないシリカ、チタニア及びアルミナ粒子を生成するためのケイ素、チタン及びアルミニウムといった（ただしこれらに限られるわけではない）、米国特許第 4,705,762号の中で教示されている蒸気金属燃焼プロセスにより作られた充填材が含まれる。
充填材は、カップリング剤を用いるなどして、接着剤マトリクスに対し反応性ある作用物質及び／又はシリル化剤により充填材を疎水性にする周知の技術により処理することができる。適切なカップリング剤としては、シラン、チタン酸塩、ジルコン酸塩及びアルミン酸塩がある。適切なシリル化剤としては機能的シリル化剤、シラザン、シラノール、シロキサンが含まれ得るが、これらに限られるわけではない。適切なシラザンには、ヘキサメチルジシラザン(Huls H730）及びヘキサメチルシクロトリシラザン、シリルアミド例えばビス（トリメチルシリル）アセタミド（Huls B2500）、シリル尿素例えばトリメチルシリル尿素及びシリルイミダゾール例えばトリメチルシリルイミダゾールなどが含まれるが、これらに限られるわけではない。
チタン酸塩カップリング剤の例としては、テトラアルキルタイプ、モノアルコキシタイプ、配位タイプ、キレートタイプ、四元塩タイプ、ネオアルコキシタイプ、シクロヘテロ原子タイプがある。好ましいチタン酸塩には、チタン酸テトラアルキル、 Tyzor（登録商標）TOT ｛テトラキス（２−エチル−ヘキシル）チタネート、 Tyzor（登録商標）TPT ｛テトライソプロピルチタネート｝、キレート化チタネート、 Tyzor（登録商標）GBA ｛アセチルアセチルアセトン酸チタン｝、 Tyzor（登録商標）DC｛エチルアセトアセトン酸チタン｝、 Tyzor（登録商標）CLA ｛DuPont社の所有商品｝、モノアルコキシ(Ken−React （登録商標）KR TTS）、 Ken−React（登録商標）、KR−55テトラ（２，２ジアリルオキシメチル）ブチル、ジ（ジトリデシル）ホスフィトチタネート、LICA（登録商標）38ネオペンチル（ジアリル）オキシ、トリ（ジオクチル）ピロ−ホスファトチタネートが含まれる。
適当なジルコン酸塩には、Kenrich カタログの22頁目に詳述されているジルコン酸塩のいずれか、特にKZ55−テトラ（２，２ジアリルオキシメチル）ブチル、ジ（ジトリデシル）ホスフィトジルコネート、NZ−01−ネオペンチル（ジアリル）オキシ、トリネオデカノイルジルコネート、NZ−09−ネオペンチル（ジアリル）オキシ、トリ（ドデシル）ベンゼン−スルフォニルジルコネートが含まれる。
本発明において使用できるアルミン酸塩には、Kenrich（登録商標）、ジイソブチル（オレイル）アセトアセチルアルミネート（KA301)、ジイソプロピル（オレイル）アセトアセチルアルミネート(KA322）及びKA489 が含まれるがこれらに限られるわけではない。
上述のものに加えて、最初非常に高い希釈度(MEK中 0.1％から最高 1.0％の溶液）で塗布される、開示されている熱硬化性マトリクス接着剤のいずれかのサイジング又は例えばジビニルベンゼン、ジビニルピリジンなどの架橋ビニル系重合体といったような或る種の重合体を使用することができる。また、ジクミルペルオキシドといったような或る種の有機過酸化物を充填材と反応させることもできる。
接着剤自体は、熱硬化性でも熱可塑性でもよく、ポリグリシジルエーテル、ポリシアヌレート、ポリイソシアネート、ビス−トリアジン樹脂、ポリ（ビス−マレイミド）、ノルボルネン−末端ポリイミド、ポリノルボルネン、アセチレン−末端ポリイミド、ポリブタジエン及びその機能化された共重合体、環式オレフィン系ポリシクロブテン、ポリシロキサン、ポリシスカロキサン、機能化ポリフェニレンエーテル、ポリアクリレート、ノヴォラック重合体及び共重合体、フッ素重合体及び共重合体、メラミン重合体及び共重合体、ポリ（ビスフェニルシクロブタン）及びそのブレンド又はプリポリマーを含み得る。上述の接着剤がそれ自体合わせて配合されてもよいし、或いは又その他の重合体又は添加剤と配合させて難燃性又は強化された靱性に影響を及ぼすこともできる。
ここで使用されている、平均フロー細孔径及び最小細孔径は、直接値を報告するCoulter（登録商標）Porometer II（Coulter Electronics Ltd., Luton UK) を用いて決定されたものである。平均粒径及び最大粒径は、Microtrac 光散乱粒径分析器No.FRA型（Microtrac Division of Leeds & Northup, North Wales, PA, USA)を用いて決定された。平均粒径（average particle size) (APS)は、粒子の50％がそれより大きいものであるような値、として定義づけされる。最大粒径(LPS）は、Microtrac ヒストグラム上で検出可能な最大粒子として定義づけされる。代替的には、最大粒径は、 100％の微粒子が通過したとMicrotrak FRA が決定した時の最小点で規定される。
一般に、接着剤−充填材誘電体を調製するための方法には、（ａ）小さな粒子及び接着剤が空隙又は細孔容積内に流れ込むことができるようにするのに充分なミクロ構造まで、潤滑済みの押出された予備成形品を延伸させることによりポリテトラフルオロエチレンシートを膨張させる段階；（ｂ）重合体例えば熱硬化性又は熱可塑性材料及び充填材からペーストを成形する段階；及び（ｃ）浸漬、コーティング、圧力供給により、接着剤−充填材のペーストを延伸膨張ポリテトラフルオロエチレンといったような多孔率の高い足場の中に吸収させる段階が関与している。
本発明の充填された接着剤フィルムを調製するため、微粒子充填材を溶剤又は水溶液又は溶融接着剤の中に混合させ、細かく分散した混合物を得る。小さな粒子の形をした充填材は、通常40ミクロン未満のサイズをもち、好ましくは１〜10ミクロンの間の平均微粒子サイズをもつ。ポリテトラフルオロエチレンのノードとフィブリル構造の平均細孔径は、微粒子の適当な進入を可能にするのに充分なほど大きくなくてはならない。基板が延伸膨張ポリテトラフルオロエチレンとなるべきである場合、このとき、Bowman et al. に与えられた米国特許第 4,482,516号の中で教示されたものに似た構造が望まれる。望ましくは、平均フロー細孔径（MFPS）は最大微粒子のものの約２〜５倍またはそれ以上でなくてはならず、充填材の約 2.4倍より大きいMFPSが特に好ましい。ただし、平均フロー粒径MFPS対平均粒径の比を 1.4より大きくなるように選択することによって適切な複合材を調製することができる、ということも本発明の範囲内に入る。最小細孔径対平均粒径が少なくとも 0.8より大きいか又は最小細孔径対最大粒径が少なくとも 0.4より大きいときにも、受容できる複合材を調製することができる。MFPS対粒径の比は、microtrak FRA 分析装置を用いて決められる。
代替的には、相対的な細孔径及び粒径を測定するためのもう１つのメカニズムは、最小細孔径が最大粒径の約 1.4倍を上回るものとして計算することができる。
表17は、基板平均フロー細孔径（MFPS）と粒径の関係の効果を示す。平均フロー細孔径（MFPS）対最大微粒子の比が 1.4以下である場合、貧弱な結果が見られる。この場合、均質な複合材は見られず、微粒子充填材の大部分が微孔性基板の中に均等に進入しない。MFPS対最大微粒子の比が約 2.0より大きい場合、均等な複合材が得られる。又、MFPS対最大微粒子の比が大きくなればなるほど、微孔性基板の中に均質な分散を吸収する相対的ケースが増えるということも観察される。
〔例 １〕
MEK 中の難燃化されたジシアナミド／２−メチルイミダゾールを触媒とするビスフェノール−Ａベースのポリグリシジルエーテル（Nelco N-4002-5, Nelco Corp.)の20％（ｗ／ｗ）溶液の中に 281.6ｇのTiO2（TI Pure R-900, DuPont Company)を混合することによって、細かい分散を調製した。この分散を常時撹拌して均質性を確保した。その後、延伸膨張PTFEの布切れを樹脂混合物の中に浸漬させた。１分間 165℃で、テンションを加えながらウェブを乾燥させて、可とう性複合材を得た。このように製造した部分的に硬化された接着剤複合材は、57重量パーセントのTiO2, 13重量パーセントのPTFEそして30重量パーセントのエポキシ接着剤で構成されていた。銅箔の間に複数の接着剤シートプライを積上げ、90分間 225℃の温度で真空式油圧プレス内で600psiにて圧縮し、圧力下で冷却した。こうして19.0の誘電率をもつ銅の積層板が結果として得られ、これは、 100mm（0.0039″(3.9ミル））の誘電体積層板厚みの平均プライ厚で、280 ℃で30秒のはんだ衝撃に耐えた。
〔例 ２〕
フェニルトリメトキシシラン（04330, Hulo/Petrarch）で前処理された 386ｇのSiO2 (HW−11−89, Harbison Walker Corp.)を、 200ｇのビスマレイミドトリアジン樹脂 (BT2060BJ，三菱ガス化学）及び 388ｇのMEK のマンガンを触媒とした溶液の中に混合することによって細かい分散を調製した。分散を常時撹拌して均質性を確保した。その後厚み0.0002″の延伸膨張PTFEの布きれを樹脂混合物の中に浸漬し、とり出しその後テンション下で１分間 165℃で乾燥させて可とう性複合材を得た。このプリプレグを数プライ、銅箔の間に積み上げ、90分間 225℃の温度で真空式油圧プレス内で250psiで加圧し、次に圧力下で冷却した。このように製造され、その結果として得られた誘電体は、53重量パーセントのSiO2，５重量パーセントのPTFE及び42重量パーセントの接着剤で構成され、銅に対する優れた付着力、3.3 の誘電率（10GHz で）そして0.005 の散逸係数（10GHz で) を示した。
〔例 ３〕
274.7ｇのビスマレイミドトリアジン樹脂（BT2060BJ，三菱ガス化学）と 485ｇのMEK のマンガンを触媒とした溶液の中に 483ｇのSiO2 (HW-11-89) を混合することによって細かい分散を調製した。分散を常時撹拌して均質性を確保した。その後厚み0.0002″の延伸膨張PTFEの布きれを樹脂混合物の中に浸漬し、とり出しその後テンション下で１分間 165℃で乾燥させて可とう性複合材を得た。このプリプレグを数プライ、銅箔の間に積上げ、90分間 225℃の温度で真空式油圧プレス内で250psiで加圧し、次に圧力下で冷却した。このように製造された結果として得られた誘電体は、57重量パーセントのSiO2，４重量パーセントのPTFE及び39重量パーセントの接着剤で構成され、銅に対する優れた付着力、3.2 の誘電率（10GHz で）そして0.005 の散逸係数（10GHz で) を示した。
〔例 ４〕
3.30kgのビスマレイミドトリアジン樹脂（BT206OBH，三菱ガス化学）及び 15.38kgのMEK のマンガンを触媒とした溶液の中に 15.44kgのTiO2粉末（TI Pure R-900, DuPont Company)を混合することによって、細かい分散を調製した。分散を常時撹拌して均質性を確保した。その後0.0004″のTiO2充填延伸膨張PTFEの布きれ（40％のTiO2装填及び最後に膜を圧縮しなかったという点を除いて、Mortimerの米国特許第 4,985,296号の教示に従って充填されたもの）を樹脂混合物内に浸漬し、取り出し、次に 165℃で１分間テンション下で乾燥させて可とう性複合材を得た。このように生成された部分的に硬化された接着性複合剤は、70重量パーセントのTiO2，９重量パーセントのPTFE及び21重量パーセントの接着剤で構成されていた。このプリプレグの複数のプライを銅箔の間に積上げ、90分間 220℃の温度で真空式油圧プレス内で500psiで加圧し、その後圧力下で冷却した。結果として得られたこの誘電体は、銅に対する優れた付着力、10.0という誘電率そして0.008 という散逸係数を示した。
〔例 ５〕
7.35kgのMEK 及び73.5ｇのカップリング剤すなわち３−グリシジルオキシプロピルトリメトキシシラン（Dynasylan GLYMO (Petrach Systems) と7.35kgのSiO2（ADMATECHS SO−E2, Tatsumori LTD)を混合することによって細かい分散を調製した。SO−E2は、製造業者により、 0.4〜0.6 μｍの粒径、４〜８ｍ2 ／ｇの比表面積、 0.2〜0.4 ｇ／ccの（緩んだ）バルク密度をもつ球状度の高いシリカを有するものとして記述されている。
この分散に対し、シアン酸フェノール系樹脂，Primaset PT-30 (Lonza Corp.)の50％（ｗ／ｗ）溶液 932ｇを添加した。(MEK) メチルエチルケトン内に、 896ｇのMEK 中RSL 1462 (Shell Resins, Inc. (CAS# 25068−38−６））の50％（ｗ／ｗ）溶液、 380ｇのMEK中BC-58 (Great Lakes, Inc.) の50％（ｗ／ｗ）溶液、54ｇのMEK中ビスフェノールＡ（Aldrich Company)の50％溶液、12.6ｇのIrganox 1010 (Ciba Geigy) 、 3.1ｇのマンガン２−エチルヘキサノエート（Mn HEX-CEM (OMG Ltd.) の 0.6％溶液及び2.40kgのMEK がある。この分散を、約１−３gal.／分の速度で約20分間Misonicsの連続フローセルを通して超音波撹拌に付した。かくして得られた細かい分散を、11.9％固体（ｗ／ｗ）という全体的浴濃度までさらに希釈した。
細かい分散を含浸浴の中に注ぎ込んだ。延伸膨張ポリテトラフルオロエチレンウェブは、図17のノード−フィブリル構造と、以下の表18に示す特性をもつ。
Frazier 数は、検定対象の材料の通気率（air permeability) に関連するものである。通気率は、空気流測定のため約６平方インチの円形領域内に具備されたガスケット付き取付け具の中にウェブをクランプすることによって測定される。上流側は、乾燥圧縮空気の供給源と同一線上にある流量計に接続した。試料取付け具の下流側は大気に対して開放した。テストは、試料の上流側に 0.5インチの水圧を加えインライン流量計（流量計に連結されたボール浮動式ロータメータ）を通る空気の流速を記録することによって達成される。
ボールバースト強度は、破断時の最大値を決定することにより試料の相対的強度を測定するテストである。ウェブは、２枚のプレート間にクランプされている間、直径１インチのボールでの攻撃を受ける。Chatillon, Force Gauge Ball/Burst テストを使用した。測定装置内でピンと張った状態で媒体を入れ、ウェブをバーストプローブのボールと接触するように持ち上げることによって圧力を加えた。破断時の圧力を記録する。
上述のウェブを、３ft./分又はそれに近い速度で、常時撹拌されている含浸浴の中に通し、均質性を確保する。含浸させたウェブを直ちに加熱したオーブン内に通して、全て又はほぼ全ての溶剤を除去し、ロール上に収集する。
このプリプレグを数プライ、銅箔の間に積上げ、90分間 220℃の温度で真空式油圧プレス内で200psiで加圧し、次に圧力下で冷却した。結果として得られたこの誘電体は、銅に対する優れた付着力、3.0 という誘電率（10GHz で）、そして0.0085という散逸係数（10GHz で）を示した。
例４及び例７で用いた微粒子充填材の物理的特性を以下の表19で比較する。
〔例 ６〕
溶融シリコンの蒸気燃焼から調製されたSiO2に基づく含浸された接着剤−充填剤混合物を含むePTFE マトリクスを、次のように調製する。まず最初に２つの前駆体混合物を調製した。１つの前駆体混合物は、例５のものに類似したシラン処理したシリカを含有するスラリーの形をしており、もう１つの混合物は、樹脂及びその他の成分の触媒無しのブレンドである。
混合物Ｉ
シリカスラリーは、シリカがその重量の１％に等しいシランコーティングされたものを含有している、MEK 中の例５のSO−E2シリカの50／50のブレンドである。５ガロン入り容器に、17.5ポンドのMEK 及び79グラムのシランを添加し、MEK 中のシランの均等な分散を確保するため２つの成分を混合した。その後、例５のシリカを17.5ポンド添加した。 MEK−シリカ−シラン混合物の２つの５ガロン入り容器を反応容器に添加し、中味すなわちスラリーを、存在し得るあらゆるシリカ集塊を粉砕するべく約１時間、超音波分散装置を通して再循環させた。音波処理を完了し、反応容器の中味を、連続的に混合しながら、約１時間約80℃まで加熱した。その後、反応済み混合物を10ガロン入り容器内に移した。
混合物II
望ましい樹脂ブレンド製品は、固体部分が正確に41.2％のPT−30シアン酸化フェノール樹脂、39.5％のRSL1462 エポキシ樹脂、16.7％のBC58難燃剤、 1.5％のIrganox 1010安定剤及び１％のビスフェノールＡ共触媒（百分率は全て重量百分率である）の混合物である、約60％の固体を含有する触媒なしの樹脂ブレンド（接着剤）を含むMEK ベースの混合物である。
10ガロン入り容器の中に、14.8ポンドのPT−30と15−20ポンドのMEK を添加し、勢いよくかきまぜてPT−30を完全に溶媒和させた。その後、６ポンドのBC58を測定し、 MEK／PT−30溶液に添加し、勢いよく撹拌してBC58を溶媒和させた。安定剤である 244.5グラムのIrganox 1010及びビスフェノールＡ，163 グラムを添加した。10ガロン入り容器を再度検量し 14.22ポンドのRSL1462 を添加した。付加的なMEK を添加して混合物の重量を60ポンドにした。その後、約１〜２時間、又は固体成分を完全に溶解するのに必要な長さだけ、中味を勢いよく撹拌した。
望ましい製品は、固体の68重量％がシリカであり、合計固体がその混合物の５重量％〜50重量％の間である、シランで処理されたシリカ、触媒無しの樹脂ブレンド及びMEK の混合物である。正確な固体濃度は、回毎に変動し、一部には、含浸されるべき膜により左右される。触媒レベルは、PT−30及びRSL1462 の合計に対して10ppmである。
前駆体の精度を確認し、発生したあらゆる溶剤フラッシュを補償するべく、混合物Ｉ及びIIの固体含有率を決定した。その後、混合物Ｉを10ガロン入り容器に添加し、12ポンドの固体、例えば515 の固体含有率、 23.48ポンドの混合物Ｉを得た。その後、容器に混合物IIを添加して、5.64ポンドの固体、例えば59.6％の固体、9.46ポンドの混合物IIを得た。混合物Ｉと混合物IIの混合物に対して、マンガン触媒溶液（ミネラルスピリット中 0.6％）3.45グラムを添加し、徹底的に配合して高い固体含有率の混合物を形成した。
固体28％の混合物である、ePTFE マトリクスを含浸させるための浴混合物は、合計重量63ポンドとなるように充分なMEK を固体含有率の高い混合物に添加することによって調製された。
その後、ePTFE のマトリクスにこの浴混合物を含浸させて誘電体材料を形成させた。
〔例 ７〕
26.8グラムのFurnace Black (Special Schwarz 100, Degussa Corp., Ridgefield Park, New Jersey) 及び79グラムのカップリング剤（Dynaslan GLYMO CAS #2530−83−８；３−グシリジルオキシプロピル−トリメトキシシラン（Petrach Systems)）を混合することにより、細かい分散を調製した。分散を１分間超音波撹拌に付し、次に、予め超音波撹拌した17.5ポンドのMEK 中の17.5ポンドのSiO2（SO−E2）の撹拌分散に対しこれを添加した。還流下で１時間、恒常にオーバヘッド混合しながら最終的分散を加熱し、次に室温まで冷却させた。
別途、MEK 中の Primaset PT−30の57.5％（ｗ／ｗ）混合物3413グラム、MEK 中のRSL1462 の76.8％（ｗ／ｗ／）混合物2456グラム、MEK 中のBC58（Great Lakes, Inc) の53.2％（ｗ／ｗ）溶液1495グラム、MEK 中のビスフェノールＡ（Aldrich Company)の23.9％（ｗ／ｗ）溶液 200グラム、71.5グラムのIrganox 1010、ミネラルスピリット中のMu HEX-CEM (OMG Ltd.) の 0.6％（ｗ／ｗ）溶液3.21グラム及び2.40kgのMEK を添加することにより、接着性ワニスを調製した。
別の容器中に0.0233グラムのFurnace Black (Special Schwarz 100, Degussa Corp., Ridgefield Park, New Jersey) ，1328の上述の接着性ワニス及び38.3ポンドのMEK と共に、上述の分散3739グラムを加えた。この混合物を含浸浴中に注ぎ込み、ePTFE ウェブを、３ft／分又はその前後の速度で含浸浴内に通した。均等性を確保するべく、この分散を常時撹拌した。含浸させたウェブを、加熱したオーブン内に直ちに通して全て又はほぼ全ての溶剤を除去し、ロール上に収集する。
このプリプレグのいくつかのプライを銅箔の間に積上げ、90分間 200℃の温度で真空式油圧プレス内で200psiで圧縮し、次に圧力下で冷却した。結果として得られたこの誘電体は、銅に対する優れた付着力を示した。
〔例 ８〕
MEK 中の Primaset PT−30（PMN Ｐ−88−1591）の57.5％（ｗ／ｗ）溶液3413グラム、MEK 中のRSL1462 の76.8％（ｗ／ｗ）溶液2456グラム、MEK 中のBC58（Great Lakes, Inc.)の53.2％（ｗ／ｗ）溶液1495グラム、MEK 中のビスフェノールＡ（Aldrich Company)の23.9％（ｗ／ｗ）溶液 200グラム、71.5グラムのIrganox 1010、ミネラルスピリット中のMn HEX-CEMの 0.6％（ｗ／ｗ）溶液3.21グラム及び2.40kgのMEK を添加することにより、接着性ワニスを調製した。
別の容器中に、上述の接着性ワニス1328グラム、42.3ポンドのMEK 、6.40グラムのFurnace Black (Special Schwarz 100, DegussaCorp., Ridgefield, New Jersey)及び1860.9グラムのSiO2（SO−E2）を加えた。この混合物を含浸浴中に注ぎ込み、ePTFE ウェブを、３ft／分又はその前後の速度で含浸浴内に通した。均等性を確保するべく、この分散を常時撹拌した。含浸させたウェブを、加熱したオーブン内に直ちに通して全て又はほぼ全ての溶剤を除去し、ロール上に収集する。
このプリプレグのいくつかのプライを銅箔の間に積上げ、90分間 220℃の温度で真空式油圧プレス内で200psiで圧縮し、次に圧力下で冷却した。結果として得られたこの誘電体は、銅に対する優れた付着力を示した。
本発明を、例示した実施形態に関連して記述してきたが、本発明の真の精神及び範囲から逸脱することなく修正を加えることが可能であるということも認識し理解するべきである。
本発明の方法によって形成されたブラインドヴァイア及びスルーヴァイアをもつ積層基板の横断面図である。 本発明の方法及び装置により形成されたブラインドヴァイア及びスルーヴァイアを示す顕微鏡写真である。 本発明によってヴァイアを形成するためのレーザシステムの概略図である。 パルス繰返し率の関数としてのレーザ出力パワーを示すグラフである。 ブラインドヴァイアの異なる発達段階を示す、中にブラインドヴァイアが形成された多層基板を示す断面図（その１）である。 ブラインドヴァイアの異なる発達段階を示す、中にブラインドヴァイアが形成された多層基板を示す断面図（その２）である。 後−パルス処理を伴わないブラインドヴァイアの平均抵抗値を示すグラフである。 後−パルス処理を伴うブラインドヴァイアの平均抵抗値を示すグラフである。 異なる発達段階におけるスルーヴァイアを示す断面図（その１）である。 異なる発達段階におけるスルーヴァイアを示す断面図（その２）である。 低インピーダンスのヴァイアパターンをもつ多層基板の断面図である。 ヴァイアパターンの結果として得られる相互インピーダンスの相殺を例示する電流パスの概略図である。 密度を最適化するヴァイアパターンを示す多層基板の部分的な上面平面図である。 本発明による基準検査として用いられるケルビン抵抗器の上面図である。 相互接続回路デバイスとして本発明による積層基板を用いたフリップチップMCM パッケージの横断面図を示す。 本発明による誘電体を含有する充填材のために用いられる多孔質重合体の走査電子顕微鏡写真である。 本発明による接着性充填材を含有する多孔質重合体の概略図である。

Claims (10)

  1. 積層基板内に低インダクタンス伝導(conductive)性ヴァイアを作る方法であって、
    第１の伝導層を設ける段階、
    前記第１の伝導層の上に第１の誘電体層を形成する段階、
    前記第１の誘電体層の上に第２の伝導層を形成する段階、
    前記第１の伝導層内に、第１のノードおよび第２のノード間に第１の経路に沿って延びる第１の伝導通路を形成する段階、
    前記第２のノードにおける前記第１の伝導通路に第１の伝導性ブラインドヴァイアを接続する段階であって、ここに該第１のブラインドヴァイアは前記第２のノードにおける前記第１の誘電体層内に形成される段階、および
    前記第１のブラインドヴァイアに接続された前記第２の伝導層内に第２の伝導通路を形成する段階であって、ここに該第２の伝導通路は第３のノードおよび前記第１のブラインドヴァイア間の第２の経路に沿って延び、該第２の経路は前記第１の経路の少なくとも一部分に全く一致する段階、
    をそなえて成る、積層基板内に低インダクタンス伝導性ヴァイアを作る方法。
  2. 前記基板はさらに、前記第２の伝導層の上に形成される第２の誘電体層と、前記第２の誘電体層の上に形成される第３の伝導層と、該第３の伝導層の上に形成される第３の誘電体層と、該第３の誘電体層の上に形成される第４の伝導層とを含み、
    第１の伝導埋込みヴァイアを前記第３のノードにおける前記第２の伝導通路に接続する段階であって、ここに該第１の埋込みヴァイアは前記第３のノードにおける前記第２の誘電体層内に形成される段階、
    第３の伝導通路を前記第１の埋込みヴァイアに接続される前記第３の伝導層内に形成する段階であって、ここに該第３の伝導通路は第４のノードおよび前記第１の埋込みヴァイア間の第３の経路に沿って延び、該第３の経路は前記第２の経路の少なくとも一部分に全く一致する段階、
    前記第４のノードにおける前記第３の伝導通路に第２の伝導性ブラインドヴァイアを接続する段階であって、ここに該第２のブラインドヴァイアは該第４のノードにおける前記第３の誘電体層内に形成される段階、および
    前記第２のブラインドヴァイアに接続された前記第４の伝導層内に第４の伝導通路を形成する段階であって、該第４の伝導通路は第５のノードおよび前記第２のブラインドヴァイア間の第４の経路に沿って延び、該第４の経路は前記第３の経路の少なくとも一部分に全く一致する段階、
    をさらにそなえて成る、請求項１に記載の方法。
  3. 前記第１のブラインドヴァイアは75μｍ以下の入口幅を有する請求項１に記載の方法。
  4. 各ヴァイアは75μｍ以下の入口幅を有する請求項２に記載の方法。
  5. 前記第１の伝導通路が前記第２の伝導通路と共に形成する相互インダクタンスが、前記第２の伝導通路が前記第１の伝導通路と共に形成する相互インダクタンスを打ち消す請求項３に記載の方法。
  6. 前記第２の伝導通路が前記第３の伝導通路と共に形成する相互インダクタンスが、前記第３の伝導通路が前記第２の伝導通路と共に形成する相互インダクタンスを打ち消す請求項５に記載の方法。
  7. 前記第３の伝導通路が前記第４の伝導通路と共に形成する相互インダクタンスが、前記第４の伝導通路が前記第３の伝導通路と共に形成する相互インダクタンスを打ち消す請求項６に記載の方法。
  8. 前記基板は複数の低インダクタンス伝導性ヴァイアを含みかつ各低インダクタンス伝導性ヴァイアは、
    デカルト座標系の軸に対して平行である行および列の形に配置される低インダクタンス伝導性ヴァイアの埋込みヴァイアおよびブラインドヴァイアを形成する段階、および
    互いに平行でかつデカルト座標系の軸に対して或る角度をなす低インダクタンス伝導性ヴァイアの伝導通路の各経路を形成する段階をさらに含む方法によって形成される請求項４に記載の方法。
  9. 前記の低インダクタンス伝導性ヴァイアの埋込みヴァイアおよびブラインドヴァイアを形成する段階は、該埋込みヴァイアおよびブラインドヴァイアを前記デカルト座標系において予め定めた間隔で形成する段階を含む請求項８に記載の方法。
  10. 前記の伝導通路の各経路を形成する段階は、該伝導通路を前記デカルト座標系の軸と45°の角度をなすように形成する段階を含む請求項９に記載の方法。
JP2007291762A 1996-11-08 2007-11-09 積層基板内のヴァイアインダクタンスを低減させる方法、及び集積回路チップパッケージを製造する方法 Expired - Lifetime JP5043606B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US74644296A 1996-11-08 1996-11-08
US08/746,442 1996-11-08

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP52143698A Division JP4234205B2 (ja) 1996-11-08 1997-10-22 電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法

Publications (2)

Publication Number Publication Date
JP2008103743A true JP2008103743A (ja) 2008-05-01
JP5043606B2 JP5043606B2 (ja) 2012-10-10

Family

ID=25000853

Family Applications (3)

Application Number Title Priority Date Filing Date
JP52143698A Expired - Lifetime JP4234205B2 (ja) 1996-11-08 1997-10-22 電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法
JP2007291762A Expired - Lifetime JP5043606B2 (ja) 1996-11-08 2007-11-09 積層基板内のヴァイアインダクタンスを低減させる方法、及び集積回路チップパッケージを製造する方法
JP2007291732A Expired - Lifetime JP4782762B2 (ja) 1996-11-08 2007-11-09 電子パッケージアセンブリ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP52143698A Expired - Lifetime JP4234205B2 (ja) 1996-11-08 1997-10-22 電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2007291732A Expired - Lifetime JP4782762B2 (ja) 1996-11-08 2007-11-09 電子パッケージアセンブリ

Country Status (4)

Country Link
US (2) US5841075A (ja)
JP (3) JP4234205B2 (ja)
AU (1) AU5238898A (ja)
WO (1) WO1998020557A1 (ja)

Families Citing this family (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59702929D1 (de) * 1996-07-31 2001-02-22 Dyconex Patente Zug Verfahren zur herstellung von verbindungsleitern
JP2001525120A (ja) * 1996-11-08 2001-12-04 ダブリュ．エル．ゴア アンド アソシエイツ，インコーポレイティド ブラインドおよびスルーの両マイクロ―ヴァイアの入口の品質を向上するために吸光コーティングを用いる方法
US5847327A (en) * 1996-11-08 1998-12-08 W.L. Gore & Associates, Inc. Dimensionally stable core for use in high density chip packages
US6603646B2 (en) * 1997-04-08 2003-08-05 X2Y Attenuators, Llc Multi-functional energy conditioner
US7301748B2 (en) 1997-04-08 2007-11-27 Anthony Anthony A Universal energy conditioning interposer with circuit architecture
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7274549B2 (en) * 2000-12-15 2007-09-25 X2Y Attenuators, Llc Energy pathway arrangements for energy conditioning
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US7336468B2 (en) * 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US6077792A (en) 1997-07-14 2000-06-20 Micron Technology, Inc. Method of forming foamed polymeric material for an integrated circuit
US6317333B1 (en) * 1997-08-28 2001-11-13 Mitsubishi Denki Kabushiki Kaisha Package construction of semiconductor device
US6005198A (en) * 1997-10-07 1999-12-21 Dimensional Circuits Corporation Wiring board constructions and methods of making same
US20020083586A1 (en) * 1998-04-10 2002-07-04 Takahiro Iijima Process for producing multilayer circuit board
JP2000031640A (ja) * 1998-07-08 2000-01-28 Ibiden Co Ltd プリント配線板及びその製造方法
US6207903B1 (en) * 1998-12-10 2001-03-27 Raytheon Company Via transitions for use as micromachined circuit interconnects
US6354000B1 (en) * 1999-05-12 2002-03-12 Microconnex Corp. Method of creating an electrical interconnect device bearing an array of electrical contact pads
US6303871B1 (en) * 1999-06-11 2001-10-16 Intel Corporation Degassing hole design for olga trace impedance
US7276788B1 (en) 1999-08-25 2007-10-02 Micron Technology, Inc. Hydrophobic foamed insulators for high density circuits
KR100346400B1 (ko) * 1999-12-16 2002-08-01 엘지전자주식회사 다층 인쇄회로기판 및 그 제조방법
US6663442B1 (en) 2000-01-27 2003-12-16 Tyco Electronics Corporation High speed interconnect using printed circuit board with plated bores
US6413827B2 (en) 2000-02-14 2002-07-02 Paul A. Farrar Low dielectric constant shallow trench isolation
US6677209B2 (en) 2000-02-14 2004-01-13 Micron Technology, Inc. Low dielectric constant STI with SOI devices
US6890847B1 (en) 2000-02-22 2005-05-10 Micron Technology, Inc. Polynorbornene foam insulation for integrated circuits
DE10029269B4 (de) * 2000-06-14 2005-10-13 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteiles aus gehäusebildenden Substraten
US7069646B2 (en) * 2000-06-19 2006-07-04 Nortel Networks Limited Techniques for reducing the number of layers in a multilayer signal routing device
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
US6617243B1 (en) * 2000-08-10 2003-09-09 International Business Machines Corporation Routing for multilayer ceramic substrates to reduce excessive via depth
CA2425946A1 (en) * 2000-10-17 2002-04-25 X2Y Attenuators, Llc Amalgam of shielding and shielded energy pathways and other elements for single or multiple circuitries with common reference node
US7193831B2 (en) * 2000-10-17 2007-03-20 X2Y Attenuators, Llc Energy pathway arrangement
JP4030871B2 (ja) * 2000-12-12 2008-01-09 独立行政法人科学技術振興機構 電気自動車の操舵機構
IL141118A0 (en) * 2001-01-25 2002-02-10 Cerel Ceramics Technologies Lt A method for the implementation of electronic components in via-holes of a multi-layer multi-chip module
US20020175402A1 (en) * 2001-05-23 2002-11-28 Mccormack Mark Thomas Structure and method of embedding components in multi-layer substrates
DE10126655A1 (de) * 2001-06-01 2002-12-05 Endress & Hauser Gmbh & Co Kg Leiterplatte mit mindestens einem elektronischen Bauteil
US6906423B1 (en) * 2001-06-05 2005-06-14 Kabushiki Kaisha Toshiba Mask used for exposing a porous substrate
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US7334326B1 (en) 2001-06-19 2008-02-26 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded passive components
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
US6938234B1 (en) * 2002-01-22 2005-08-30 Cadence Design Systems, Inc. Method and apparatus for defining vias
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7399661B2 (en) * 2002-05-01 2008-07-15 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded back-side access conductors and vias
US6930257B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laminated laser-embedded circuit layers
US7670962B2 (en) 2002-05-01 2010-03-02 Amkor Technology, Inc. Substrate having stiffener fabrication method
US20080043447A1 (en) * 2002-05-01 2008-02-21 Amkor Technology, Inc. Semiconductor package having laser-embedded terminals
US7028400B1 (en) * 2002-05-01 2006-04-18 Amkor Technology, Inc. Integrated circuit substrate having laser-exposed terminals
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US7113131B2 (en) * 2002-05-02 2006-09-26 Micrometal Technologies, Inc. Metalized dielectric substrates for EAS tags
US20040104463A1 (en) * 2002-09-27 2004-06-03 Gorrell Robin E. Crack resistant interconnect module
US7084509B2 (en) * 2002-10-03 2006-08-01 International Business Machines Corporation Electronic package with filled blinds vias
JP4651930B2 (ja) * 2002-12-04 2011-03-16 Ｔｄｋ株式会社 電子部品
US7161089B2 (en) * 2002-12-04 2007-01-09 Tdk Corporation Electronic component
US7180718B2 (en) * 2003-01-31 2007-02-20 X2Y Attenuators, Llc Shielded energy conditioner
US20040199069A1 (en) * 2003-04-02 2004-10-07 Connelly Patrick R. Device and method for preventing magnetic resonance imaging induced damage
US20040197284A1 (en) * 2003-04-04 2004-10-07 Frederic Auguste Cosmetic composition comprising a volatile fatty phase
US7164197B2 (en) * 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
TWI241702B (en) * 2003-07-28 2005-10-11 Siliconware Precision Industries Co Ltd Ground pad structure for preventing solder extrusion and semiconductor package having the ground pad structure
US20050137882A1 (en) * 2003-12-17 2005-06-23 Cameron Don T. Method for authenticating goods
CN1890854A (zh) 2003-12-22 2007-01-03 X2Y艾泰钮埃特有限责任公司 内屏蔽式能量调节装置
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US7145238B1 (en) 2004-05-05 2006-12-05 Amkor Technology, Inc. Semiconductor package and substrate having multi-level vias
US7155821B1 (en) * 2004-06-30 2007-01-02 Emc Corporation Techniques for manufacturing a circuit board having a countersunk via
TWI380900B (zh) * 2004-09-17 2013-01-01 Sumitomo Chemical Co 光學疊層體
US7265063B2 (en) * 2004-10-22 2007-09-04 Hewlett-Packard Development Company, L.P. Method of forming a component having dielectric sub-layers
WO2006104613A2 (en) 2005-03-01 2006-10-05 X2Y Attenuators, Llc Conditioner with coplanar conductors
WO2006093831A2 (en) 2005-03-01 2006-09-08 X2Y Attenuators, Llc Energy conditioner with tied through electrodes
US8826531B1 (en) 2005-04-05 2014-09-09 Amkor Technology, Inc. Method for making an integrated circuit substrate having laminated laser-embedded circuit layers
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7356923B2 (en) * 2005-12-02 2008-04-15 Tessera, Inc. Rigid flex interconnect via
WO2007103965A1 (en) 2006-03-07 2007-09-13 X2Y Attenuators, Llc Energy conditioner structures
TWI298613B (en) * 2006-05-19 2008-07-01 Foxconn Advanced Tech Inc Method for manufacturing via holes used in printed circuit boards
JP4917361B2 (ja) * 2006-06-13 2012-04-18 株式会社ディスコ ビアホールの加工方法
US20080009211A1 (en) * 2006-07-07 2008-01-10 Matthew Raymond Himes Assemblies useful for the preparation of electronic components and methods for making same
US7544304B2 (en) * 2006-07-11 2009-06-09 Electro Scientific Industries, Inc. Process and system for quality management and analysis of via drilling
US7589398B1 (en) 2006-10-04 2009-09-15 Amkor Technology, Inc. Embedded metal features structure
WO2008043187A1 (en) * 2006-10-12 2008-04-17 Abb Research Ltd Layered electrically conductive structure and potentiometer comprising such a structure
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US7750250B1 (en) 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
US7886437B2 (en) 2007-05-25 2011-02-15 Electro Scientific Industries, Inc. Process for forming an isolated electrically conductive contact through a metal package
US8440916B2 (en) * 2007-06-28 2013-05-14 Intel Corporation Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method
US8323771B1 (en) 2007-08-15 2012-12-04 Amkor Technology, Inc. Straight conductor blind via capture pad structure and fabrication method
TWI372007B (en) * 2008-08-07 2012-09-01 Unimicron Technology Corp Method for fabricating blind via structure of substrate
US8136240B2 (en) * 2008-08-19 2012-03-20 International Business Machines Corporation Method of forming a substrate having a plurality of insulator layers
US8230592B2 (en) * 2008-08-19 2012-07-31 International Business Machines Corporation Method for via stub elimination
US7943862B2 (en) * 2008-08-20 2011-05-17 Electro Scientific Industries, Inc. Method and apparatus for optically transparent via filling
US9173047B2 (en) 2008-09-18 2015-10-27 Fujifilm Sonosite, Inc. Methods for manufacturing ultrasound transducers and other components
US9184369B2 (en) 2008-09-18 2015-11-10 Fujifilm Sonosite, Inc. Methods for manufacturing ultrasound transducers and other components
CN102308375B (zh) * 2008-09-18 2015-01-28 视声公司 用于制造超声换能器和其他部件的方法
US8872329B1 (en) 2009-01-09 2014-10-28 Amkor Technology, Inc. Extended landing pad substrate package structure and method
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US8413324B2 (en) * 2009-06-09 2013-04-09 Ibiden Co., Ltd. Method of manufacturing double-sided circuit board
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
CN102474983A (zh) * 2009-07-10 2012-05-23 株式会社藤仓 贯通布线基板及其制造方法
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8304657B2 (en) * 2010-03-25 2012-11-06 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
JP5550526B2 (ja) 2010-10-29 2014-07-16 Ｔｄｋ株式会社 積層型電子部品およびその製造方法
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
TWI445483B (zh) * 2010-12-23 2014-07-11 Compal Electronics Inc 殼體結構及具有其之電子裝置
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
KR101140113B1 (ko) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
JP2014027125A (ja) * 2012-07-27 2014-02-06 Ibiden Co Ltd プリント配線板の製造方法
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
TWI594671B (zh) * 2014-12-17 2017-08-01 Flexible circuit board micro-aperture conductive through-hole structure and manufacturing method
TWI563620B (en) * 2015-05-12 2016-12-21 Taiwan Green Point Entpr Co Electronic device and method for making the same
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10667398B1 (en) * 2018-09-26 2020-05-26 United States Of America As Represented By The Administrator Of Nasa Dual dynamic random (DDR) access memory interface design for aerospace printed circuit boards
EP3820258A1 (en) * 2019-11-08 2021-05-12 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with exposed layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07501910A (ja) * 1992-09-24 1995-02-23 ヒューズ・エアクラフト・カンパニー 強磁性バイアを内部に有する多層の三次元構造
JPH07169880A (ja) * 1993-03-24 1995-07-04 Intergraph Corp 多層パッケージ及びパッケージング方法
JPH07211999A (ja) * 1994-01-26 1995-08-11 Nippon Telegr & Teleph Corp <Ntt> 半導体チップ用パッケージ
JPH09321393A (ja) * 1996-03-28 1997-12-12 Ibiden Co Ltd 電子部品搭載用基板

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3953556A (en) * 1973-01-12 1976-04-27 The United States Of America As Represented By The United States Energy Research And Development Administration Method of preparing uranium nitride or uranium carbonitride bodies
JPS57164548A (en) * 1981-04-02 1982-10-09 Nec Corp Semiconductor device
US4473737A (en) * 1981-09-28 1984-09-25 General Electric Company Reverse laser drilling
US4348253A (en) * 1981-11-12 1982-09-07 Rca Corporation Method for fabricating via holes in a semiconductor wafer
US4482516A (en) * 1982-09-10 1984-11-13 W. L. Gore & Associates, Inc. Process for producing a high strength porous polytetrafluoroethylene product having a coarse microstructure
US4445978A (en) * 1983-03-09 1984-05-01 Rca Corporation Method for fabricating via connectors through semiconductor wafers
US4720308A (en) * 1984-01-03 1988-01-19 General Electric Company Method for producing high-aspect ratio hollow diffused regions in a semiconductor body and diode produced thereby
US4595428A (en) * 1984-01-03 1986-06-17 General Electric Company Method for producing high-aspect ratio hollow diffused regions in a semiconductor body
US4547836A (en) * 1984-02-01 1985-10-15 General Electric Company Insulating glass body with electrical feedthroughs and method of preparation
DE3581293D1 (de) * 1984-02-09 1991-02-21 Toyota Motor Co Ltd Verfahren zur herstellung von ultrafeinen keramikpartikeln.
US4647476A (en) * 1984-03-05 1987-03-03 General Electric Company Insulating glass body with electrical feedthroughs and method of preparation
US4566186A (en) * 1984-06-29 1986-01-28 Tektronix, Inc. Multilayer interconnect circuitry using photoimageable dielectric
US4665468A (en) * 1984-07-10 1987-05-12 Nec Corporation Module having a ceramic multi-layer substrate and a multi-layer circuit thereupon, and process for manufacturing the same
US4617730A (en) * 1984-08-13 1986-10-21 International Business Machines Corporation Method of fabricating a chip interposer
US4642160A (en) * 1985-08-12 1987-02-10 Interconnect Technology Inc. Multilayer circuit board manufacturing
US4943032A (en) * 1986-09-24 1990-07-24 Stanford University Integrated, microminiature electric to fluidic valve and pressure/flow regulator
US4788766A (en) * 1987-05-20 1988-12-06 Loral Corporation Method of fabricating a multilayer circuit board assembly
US4901136A (en) * 1987-07-14 1990-02-13 General Electric Company Multi-chip interconnection package
JPS6457789A (en) * 1987-08-28 1989-03-06 Mitsubishi Electric Corp Electronic component mounting structure
US4985296A (en) * 1989-03-16 1991-01-15 W. L. Gore & Associates, Inc. Polytetrafluoroethylene film
US4913656A (en) * 1989-04-07 1990-04-03 Rogers Corporation Electrical connector
US5459634A (en) * 1989-05-15 1995-10-17 Rogers Corporation Area array interconnect device and method of manufacture thereof
US5019997A (en) * 1989-06-05 1991-05-28 General Electric Company Adaptive lithography accommodation of tolerances in chip positioning in high density interconnection structures
US5072075A (en) * 1989-06-28 1991-12-10 Digital Equipment Corporation Double-sided hybrid high density circuit board and method of making same
US5009607A (en) * 1989-07-24 1991-04-23 Rogers Corporation Flexible circuit connector
US5064583A (en) * 1989-08-01 1991-11-12 Zycon Corporation Method for applying mold release coating to separator plates for molding printed circuit boards
US5155655A (en) * 1989-08-23 1992-10-13 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5161086A (en) * 1989-08-23 1992-11-03 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
US5108785A (en) * 1989-09-15 1992-04-28 Microlithics Corporation Via formation method for multilayer interconnect board
US5223676A (en) * 1989-11-27 1993-06-29 The Furukawa Electric Co., Ltd. Composite circuit board having means to suppress heat diffusion and manufacturing method of the same
US4959119A (en) * 1989-11-29 1990-09-25 E. I. Du Pont De Nemours And Company Method for forming through holes in a polyimide substrate
DE4115043A1 (de) * 1991-05-08 1997-07-17 Gen Electric Dichtgepackte Verbindungsstruktur, die eine Kammer enthält
US5245751A (en) * 1990-04-27 1993-09-21 Circuit Components, Incorporated Array connector
US5071359A (en) * 1990-04-27 1991-12-10 Rogers Corporation Array connector
JP2881963B2 (ja) * 1990-05-25 1999-04-12 ソニー株式会社 配線基板及びその製造方法
US5293626A (en) * 1990-06-08 1994-03-08 Cray Research, Inc. Clock distribution apparatus and processes particularly useful in multiprocessor systems
US5251097A (en) * 1990-06-11 1993-10-05 Supercomputer Systems Limited Partnership Packaging architecture for a highly parallel multiprocessor system
US5171964A (en) * 1990-07-23 1992-12-15 International Business Machines Corporation High accuracy, high flexibility, energy beam machining system
JPH0719964B2 (ja) * 1990-08-08 1995-03-06 日本電気株式会社 銀系配線セラミック基板
JP3226533B2 (ja) * 1990-10-01 2001-11-05 ソニー株式会社 多層配線基板及びその製造方法
JP2551224B2 (ja) * 1990-10-17 1996-11-06 日本電気株式会社 多層配線基板および多層配線基板の製造方法
US5144742A (en) * 1991-02-27 1992-09-08 Zycon Corporation Method of making rigid-flex printed circuit boards
US5442475A (en) * 1991-07-15 1995-08-15 Cray Research, Inc. Optical clock distribution method and apparatus
US5293025A (en) * 1991-08-01 1994-03-08 E. I. Du Pont De Nemours And Company Method for forming vias in multilayer circuits
JP2658661B2 (ja) * 1991-09-18 1997-09-30 日本電気株式会社 多層印刷配線板の製造方法
US5391516A (en) * 1991-10-10 1995-02-21 Martin Marietta Corp. Method for enhancement of semiconductor device contact pads
US5224265A (en) * 1991-10-29 1993-07-06 International Business Machines Corporation Fabrication of discrete thin film wiring structures
CA2083072C (en) * 1991-11-21 1998-02-03 Shinichi Hasegawa Method for manufacturing polyimide multilayer wiring substrate
US5483421A (en) * 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
US5261153A (en) * 1992-04-06 1993-11-16 Zycon Corporation In situ method for forming a capacitive PCB
US5378318A (en) * 1992-06-05 1995-01-03 Vlsi Technology, Inc. Planarization
US5428803A (en) * 1992-07-10 1995-06-27 Cray Research, Inc. Method and apparatus for a unified parallel processing architecture
US5355397A (en) * 1992-09-24 1994-10-11 Cray Research, Inc. Clock start up stabilization for computer systems
WO1994008443A1 (en) * 1992-09-29 1994-04-14 Berg N Edward Method and apparatus for fabricating printed circuit boards
US5261253A (en) * 1993-01-12 1993-11-16 Spenard Jean Claude Refrigerated display cabinet
US5466892A (en) * 1993-02-03 1995-11-14 Zycon Corporation Circuit boards including capacitive coupling for signal transmission and methods of use and manufacture
US5347258A (en) * 1993-04-07 1994-09-13 Zycon Corporation Annular resistor coupled with printed circuit board through-hole
US5401687A (en) * 1993-04-15 1995-03-28 Martin Marietta Corporation Process for high density interconnection of substrates and integrated circuit chips containing sensitive structures
JPH0828580B2 (ja) * 1993-04-21 1996-03-21 日本電気株式会社 配線基板構造及びその製造方法
US5323520A (en) * 1993-04-29 1994-06-28 Fujitsu Limited Process for fabricating a substrate with thin film capacitor
US5430247A (en) * 1993-08-31 1995-07-04 Motorola, Inc. Twisted-pair planar conductor line off-set structure
JP3087152B2 (ja) * 1993-09-08 2000-09-11 富士通株式会社 樹脂フィルム多層回路基板の製造方法
US5378313A (en) * 1993-12-22 1995-01-03 Pace; Benedict G. Hybrid circuits and a method of manufacture
US5509553A (en) * 1994-04-22 1996-04-23 Litel Instruments Direct etch processes for the manufacture of high density multichip modules
JP3113153B2 (ja) * 1994-07-26 2000-11-27 株式会社東芝 多層配線構造の半導体装置
JP3230953B2 (ja) * 1994-07-28 2001-11-19 富士通株式会社 多層薄膜配線基板
US5446311A (en) * 1994-09-16 1995-08-29 International Business Machines Corporation High-Q inductors in silicon technology without expensive metalization
US5524339A (en) * 1994-09-19 1996-06-11 Martin Marietta Corporation Method for protecting gallium arsenide mmic air bridge structures
US5541367A (en) * 1994-10-31 1996-07-30 Dell Usa, L.P. Printed circuit board having a land with an inwardly facing surface and method for manufacturing same
EP0718905A1 (en) * 1994-12-21 1996-06-26 Industrial Technology Research Institute Surface mountable microwave IC package
US5541731A (en) * 1995-04-28 1996-07-30 International Business Machines Corporation Interferometric measurement and alignment technique for laser scanners
US5736679A (en) * 1995-12-26 1998-04-07 International Business Machines Corporation Deformable interconnect structure for connecting an internal plane to a through-hole in a multilayer circuit board

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07501910A (ja) * 1992-09-24 1995-02-23 ヒューズ・エアクラフト・カンパニー 強磁性バイアを内部に有する多層の三次元構造
JPH07169880A (ja) * 1993-03-24 1995-07-04 Intergraph Corp 多層パッケージ及びパッケージング方法
JPH07211999A (ja) * 1994-01-26 1995-08-11 Nippon Telegr & Teleph Corp <Ntt> 半導体チップ用パッケージ
JPH09321393A (ja) * 1996-03-28 1997-12-12 Ibiden Co Ltd 電子部品搭載用基板

Also Published As

Publication number Publication date
AU5238898A (en) 1998-05-29
JP4782762B2 (ja) 2011-09-28
JP2000504491A (ja) 2000-04-11
US6021564A (en) 2000-02-08
JP2008124473A (ja) 2008-05-29
JP5043606B2 (ja) 2012-10-10
WO1998020557A1 (en) 1998-05-14
JP4234205B2 (ja) 2009-03-04
US5841075A (en) 1998-11-24

Similar Documents

Publication Publication Date Title
JP4782762B2 (ja) 電子パッケージアセンブリ
JP5603095B2 (ja) 高縦横比を有するマイクロスルーヴァイアの製造ばらつきを最小にする多周波数処理
JP4642945B2 (ja) 積層基板内にブラインドヴァイアを形成する方法および積層基板
JP5281047B2 (ja) ３５５ｎｍでのヴァイア入口の形成を向上させるための多パルスによる間隔どりの処理
US6018196A (en) Semiconductor flip chip package
US5965043A (en) Method for using ultrasonic treatment in combination with UV-lasers to enable plating of high aspect ratio micro-vias
US5910255A (en) Method of sequential laser processing to efficiently manufacture modules requiring large volumetric density material removal for micro-via formation
US5868950A (en) Method to correct astigmatism of fourth yag to enable formation of sub 25 micron micro-vias using masking techniques
US6143401A (en) Electronic chip package
US6023041A (en) Method for using photoabsorptive coatings and consumable copper to control exit via redeposit as well as diameter variance
US5863446A (en) Electrical means for extracting layer to layer registration
US6130015A (en) Method for using fiducial schemes to increase nominal registration during manufacture of laminated circuit
WO1998020529A1 (en) Method for minimizing pink ring in blind laser vias
WO1998020558A1 (en) Electronic package having reduced radius of curvature

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110405

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110701

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110706

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120712

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150720

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term