JP2008084885A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンのコンタクトプラグである半導体装置において、前記ソース拡散層及び又はドレイン拡散層と多結晶シリコンのコンタクトプラグの間に格子間シリコンまたは空孔の拡散を防止する拡散防止膜を形成した。
【選択図】図1
Description
図20に示す半導体装置において、活性領域は、絶縁膜102が埋め込まれた溝型素子分離領域に囲まれており、少なくとも基板電位が与えられるp型ウエル層103とトランジスタのしきい値電圧を決定するp型チャネルドープ層104が形成されている。なお、p型ウエル層103の下部には、図示されていないがn型埋め込みウエル層が形成されている。
なお、セルトランジスタ構造において、MOSトランジスタのソース・ドレイン拡散層形成までの方法、およびビット線101を形成する以降の製造方法は、本発明とは直接関係がないので、それら製造工程の説明を割愛する。
まず、セルトランジスタが形成された後、CVD法で酸化シリコン膜を堆積する。この酸化シリコン膜の表面をCMP法で研磨した後、コンタクトホールを形成するためにリソグラフィー法によってレジストをパターンニングする。このレジストをマスクとしてドライエッチングにより酸化シリコン膜をエッチングし、図21に示すようにコンタクトホール116を形成して下地の拡散層109を露出させる。ここで、電界緩和のために、リンを60kVで1.5×1013/cm2程度注入する。このコンタクトホール内部を含むシリコン酸化膜上にリンをドープした多結晶シリコン膜をCVD法で堆積し、続いて多結晶シリコン膜をエッチバックして(またはCMP法で研磨)してコンタクトホールの内部のみ残すようにすることで図21に示すコンタクトホール116の内部に多結晶シリコン膜によるコンタクトプラグを形成することができる。
次に、この多結晶ポリシリコンプラグ中のリンを活性化するために950〜1050℃:60sec程度の熱処理が行われる。その後、一方のポリシリコンプラグはキャパシタの下地電極に接続され、また、他方のポリシリコンプラグはビット線に接続されることにより、図20に示す半導体記憶装置(DRAM)の断面構造とされる。
非特許文献1によれば、単結晶シリコン基板に多結晶シリコン膜を堆積した後、900℃以上の熱処理を施すと多結晶シリコンの構造変化(結晶粒界成長)に伴い、下地の単結晶シリコン基板中の格子間シリコンが吸収されるという現象を生じることが知られている。
多結晶シリコン中の結晶粒同士は、それぞれの結晶方位が揃っていないため、その結晶粒界は、原子が不規則に並んでいる。従って、結晶粒内に比べ、結晶粒界は、一般的にシリコン原子密度が低くなっている。この多結晶シリコン膜を高温熱処理すると、結晶粒は大きく成長し、多結晶シリコンの単位体積当たりの粒界面密度が小さくなる。この時、シリコンの結晶粒は、シリコン原子を粒界に補充しながら成長する。
その場合の代表的な空孔欠陥の概念図を図22に示す。この空孔欠陥発生は、熱処理中に多結晶シリコンの上記結晶構造変化により、その下地のソース・ドレイン拡散層内の格子間シリコンが吸収されて空孔濃度が高くなるためである。また、本願出願人の研究結果から、トランジスタのpn接合近傍に存在する空孔欠陥濃度とDRAMの情報保持時間が依存することを知見している。(図23参照)
図24は、本願出願人の研究結果から得られたDRAMセルトランジスタ内の空乏層領域の歪量(%)とDRAMのデータ保持時間との相関関係を示すが、圧縮歪量が大きい状態では、空孔濃度が多く発生することを示している。従って、上記のように従来の多結晶シリコンをプラグとして使用するDRAMのセルトランジスタでは、接合リーク電流が多くなり、情報保持特性が悪くなってしまうという問題があった。
従って、ポリシリコンプラグ用の多結晶シリコン膜を堆積した後の高温熱処理中でコンタクトホール内に埋め込まれた多結晶シリコン膜への格子間シリコン吸収を抑えることが必要になってきた。
図25(a)に示す如く多結晶シリコン膜を積層した試料では多数の酸素析出物の析出を確認できたが、図25(b)に示すように多結晶シリコン膜を積層していない試料では酸素析出物をほとんど確認できなかった。
これは、図25(c)に示す如く素子分離膜(STI)により素子分離された領域においてシリコンウェハにおけるN型拡散層上に多結晶シリコンプラグが接続され、その側部側にゲート電極が配置されてなるトランジスタ構造において、多結晶シリコンプラグ側の結晶粒界においてシリコンの欠乏している領域が多く存在するので、シリコンウェハにおけるN型拡散層からシリコン原子が移動してコンタクトプラグ側に取り込まれ、結果としてシリコンウェハ側のN型拡散層に空孔欠陥が生成されてしまうことを意味している。
(1)本発明の半導体装置は、トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンのコンタクトプラグである半導体装置において、前記ソース拡散層及び又はドレイン拡散層と多結晶シリコンのコンタクトプラグの間に格子間シリコンまたは空孔の拡散を防止する拡散防止膜を形成したことを特徴とする。
(2)本発明の半導体装置は、(1)に記載のトランジスタの拡散層へのコンタクト材料である多結晶シリコンのコンタクトプラグ中のドーパント量が1×1020/cm3以上かつ1×1021/cm3以下であり、共有結合半径がシリコンより大きい元素を含む多結晶シリコン膜または単結晶シリコン膜が、前記拡散防止膜とされたことを特徴とする。
(3)本発明の半導体装置は、上記拡散防止膜中の共有結合半径がシリコンより大きい元素として、ゲルマニウム(Ge)、砒素(As)、インジュウム(In)、すず(Sn)、アンチモン(Sb)のいずれか1種または2種以上が選択されたことを特徴とする。
(5)本発明の半導体装置は、(1)に記載の半導体装置において、前記拡散防止膜が、多結晶シリコン膜または単結晶シリコン膜にシリコンイオンを1×1013/cm2以上かつ1×1015/cm2以下注入してなることを特徴とする。
(7)本発明の半導体装置は、(1)〜(5)に記載の半導体装置において、トランジスタのソース拡散層及び又はドレイン拡散層の周囲に他の積層膜が形成され、これらの積層膜に前記ソース拡散層またはドレイン拡散層に通じるコンタクトホールが形成され、該コンタクトホールに多結晶シリコンからなるコンタクトプラグが形成されてなる半導体装置に適用され、前記コンタクトホールの内面側に前記拡散防止膜が形成され、前記拡散防止膜の内側のコンタクトホール内に前記コンタクトプラグが形成されてなることを特徴とする。
(8)本発明の半導体装置は、(1)〜(7)のいずれかに記載のコンタクトプラグにリンが含まれてなることを特徴とする。
(9)本願発明の半導体装置は、(1)〜(8)のいずれかに記載のトランジスタがMOSトランジスタであり、DRAMのセルトランジスタであることを特徴とする。
(11)上記拡散防止膜中の共有結合半径がシリコンより大きい元素として、ゲルマニウム(Ge)、砒素(As)、インジュウム(In)、すず(Sn)、アンチモン(Sb)のいずれか1種または2種以上を選択したことを特徴とする。
(12)(10)または(11)に記載の半導体装置の製造方法において、前記拡散防止膜として多結晶シリコン膜または単結晶シリコン膜にシリコンイオンを1×1013/cm2以上かつ1×1015/cm2以下注入することを特徴とする。
(13)(10)〜(12)のいずいれかに記載の半導体装置の製造方法において、前記コンタクトプラグにリンを注入し、活性化のために熱処理を施すことを特徴とする。
共有結合半径が大きな不純物がシリコン格子位置に置換されると周囲のシリコン格子には圧縮歪みが付与される。また、空孔の周囲は引っ張り歪みが付与されているので、共有結合半径が大きな不純物を含んでいる多結晶シリコン膜は、空孔を捕獲することでエネルギー的に安定になる。即ち、格子間シリコンを放出して安定になる。
また、通常のシリコン密度より過剰にシリコン原子を含んだ多結晶シリコン膜も熱処理により格子間シリコンを放出して安定化しようとする。
従って、この2種類の膜のどちらかを、格子間シリコンの放出膜として、(換言すれば、下地のシリコン基板側に存在する格子間シリコンを供給させない拡散防止膜として)、トランジスタの拡散層に接するように堆積することで拡散防止膜とすることができる。
よって、熱処理中にソース・ドレイン拡散層から多結晶シリコンのコンタクトプラグ内に格子間シリコンが吸収されるか、空孔が吸収されるのを抑制し、ソース・ドレイン拡散層形成領域内に空孔欠陥が発生するのを防止し、これにより、DRAMのセルトランジスタの接合リーク電流を低減し、情報保持特性を向上させることができる。
図1は同実施形態の断面構造を示す概念図であり、この図において、半導体基板1は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。素子分離領域2は、上記半導体基板1の表面にSTI(Shallow Trench Isolation)法により、トランジスタ形成領域A以外の部分に形成され、トランジスタ(選択用トランジスタ)を絶縁分離する。
トランジスタ形成領域Aにおいて、ゲート絶縁膜3は、半導体基板1表面に、例えば熱酸化などにより、シリコン酸化膜として形成されている。
上記ゲート電極6の上に、すなわち金属膜5の上には窒化シリコン(SiN)等の絶縁膜7と酸化シリコン等の絶縁膜11とが形成され、ゲート電極6の側壁部分には窒化シリコンなどの絶縁膜によるサイドウォール8が形成されている。また、図1において隣接するゲート電極6の間に位置するように多結晶シリコンからなるコンタクトプラグ12A、12B、12Cが形成されている。
ここでのシリコン注入量の上限は、格子間シリコンの放出量が過剰になり、拡散層内に格子間シリコン起因の欠陥が発生してしまうためである。シリコン注入量の下限は、後述するDRAMのリフレッシュ時間(データ保持時間)が向上する量で決定されている。
コンタクトプラグ12A、12B、12Cの各々の間に形成される溝部には第1の層間絶縁膜11が形成されている。すなわち、コンタクトプラグ12A、12B、12Cの各々は、上記第1の層間絶縁膜11により、それぞれ隣接する他のコンタクトプラグと電気的に絶縁されている。
コンタクトプラグ12A、12B、12C上及び各第1の層間絶縁膜11の上には、全面的に第2の層間絶縁膜14が形成されている。
また、ビット配線層17及び第2の層間絶縁膜14上に、第3の層間絶縁膜18が形成されている。
コンタクトプラグ19の露出面及び第3の層間絶縁膜18上に第4の層間絶縁膜20が形成され、該層間絶縁層20の内部に容量絶縁膜や上下電極などの積層膜21が形成されてなるキャパシタ構造部22が形成されている。
従来技術における、この温度範囲の熱処理では、トランジスタのpn接合の近傍近くに多くの空孔型欠陥が形成されてしまうので、例えば、コンタクトプラグ12A、12B、12Cとそれらの下側に位置するソース拡散層9あるいはドレイン拡散層10との間においてシリコン原子の拡散あるいは空孔の移動がなされるおそれを有するが、本実施形態の構造ではコンタクトプラグ12A、12B、12Cとそれらの下側に位置するソース拡散層9あるいはドレイン拡散層10との間に拡散防止膜12aが介在されているので、シリコン原子の拡散あるいは空孔の移動がなされ難くなるので、接合リーク電流の低減効果を得ることができるとともに、情報保持特性の低下を阻止できる。
図2は同実施形態の断面構造を示す概念図であり、この図において、半導体基板1、素子分離領域2、トランジスタ領域Aについては先の第1実施形態と同等であり、トランジスタ構造部分を含め、本第2実施形態の構造において先の第1実施形態の構造と同一の構造要素には同一の符号を付して説明を略する。
本第2実施形態の構造において先に説明した第1実施形態の構造と異なっているのは、コンタクトプラグの構造である
先の第1実施形態においてコンタクトプラグ12A、12B、12Cの下端部と周囲を覆うように形成されていた拡散防止膜12aに代えて、本第2実施形態ではコンタクトプラグ32A、32B、32Cの下端部側にのみ拡散防止膜32aが形成されている点にある。即ち、本実施形態の構造において、サイドウオール8、絶縁膜11、7に形成されたコンタクトホールを埋めるようにコンタクトプラグ32Aがソース拡散層9A上に位置して形成され、コンタクトプラグ32Bがドレイン拡散層10上に位置して形成され、コンタクトプラグ32Cがソース拡散層9B上に位置して形成され、コンタクトプラグ32Aの下端部とソース拡散層9との境界部分に拡散防止膜32aが形成され、コンタクトプラグ32Bとドレイン拡散層10との境界部分に拡散防止膜32aが形成され、コンタクトプラグ32Cの下端部とソース拡散層9Bとの境界部分に拡散防止膜32aが形成されている。
これらの拡散防止膜32aはゲート絶縁膜3よりも厚く形成され、拡散防止膜32aの上端部はゲート絶縁膜3よりも上方位置のサイドウオール8まで達するように形成されている。
以上構成の拡散防止膜32aであっても先の第1実施形態に適用された拡散防止膜12aと同等の作用効果を得ることができる。
図3に示すように、シリコン基板の主表面に絶縁膜41が埋め込まれた溝型素子分離領域を必要領域に形成した後、n型埋め込みウエル層42を形成するためのリン注入を実施した。リン注入条件は、1000keVで1×1013/cm2である。その後、窒素雰囲気中での1000℃、10分の熱処理を実施した。引き続き、p型ウエル層43を形成するためにホウ素注入を4回に分けて実施する。まず300keVで1×1013/cm2のホウ素注入後に、窒素雰囲気中での1000℃、10分の熱処理を実施した。そして、150keVで5×1012/cm2、50keVで1×1012/cm2および10keVで2×1012/cm2のホウ素注入後に、1000℃、30分の熱処理を実施した。
その後、図6に示すように、ゲート電極となる多結晶シリコン膜47およびタングステンシリサイド膜48の側面に熱酸化法によりシリコン酸化膜51を形成した。ここで、熱酸化条件は、多結晶シリコン膜47側面でのシリコン酸化膜51の膜厚が10nmになるような条件とした。なお、基板表面では、上記ゲート電極の加工時のゲート酸化膜46の残膜に対して上記酸化が行なわれ、膜厚8nmのシリコン酸化膜52が形成されている。この酸化後に、図7に示すように、ソース・ドレインとなるn型低濃度拡散層53、54、55を形成するためにリン注入を実施した。必要注入量が1.8×1013/cm2であるため、まず15keVで9×1012/cm2のリン注入を実施したのち窒素雰囲気中で950℃、10秒の熱処理を実施した。次に、残りの注入量9×1012/cm2を10keVでリン注入して、窒素雰囲気中で1000℃、10秒の熱処理を実施した。
上記n型低濃度拡散層によるソース拡散層53、55、ドレイン拡散層54を形成したのち、膜厚30nmのシリコン窒化膜を堆積し、全面エッチバックを行なうことによりサイドウオール56を形成する。その後、膜厚が300nmのシリコン酸化膜57を堆積し、CMP法により平坦化した。次に、図8に示す如くシリコン酸化膜57をエッチングして、プラグ形成用のコンタクトホールH1、H2、H3を形成した。図8に示す如くコンタクトホールH1はシリコン酸化膜57、シリコン窒化膜49、シリコン酸化膜50、シリコン窒化膜56、シリコン酸化膜52を貫通してソース拡散層53に到達する。また、コンタクトホールH2はシリコン酸化膜57、シリコン窒化膜49、シリコン酸化膜50、シリコン窒化膜56、シリコン酸化膜52を貫通してドレイン拡散層54に到達する。さらに、コンタクトホールH3はシリコン酸化膜57、シリコン窒化膜49、シリコン酸化膜50、シリコン窒化膜56、シリコン酸化膜52を貫通してソース拡散層55に到達する。また、この段階においてn型低濃度拡散層53、54に接するゲート絶縁膜58aと、n型低濃度拡散層54、55に接するゲート絶縁膜58bが形成される。
本実施例では、リン注入とヒ素注入の間に窒素雰囲気中で950℃、10秒の熱処理を実施している。これは、リン注入層に残留する欠陥を低減するためである。このリン注入層は電界緩和層として作用するため、欠陥の残留は極力さける必要があるので、上記熱処理の実施により、効果的な電界緩和を実現できる。なお、ヒ素注入層に残留する欠陥は、リン注入層の表面近傍に限られているので、後に説明するコンタクトプラグ形成時の熱処理で十分低減できる。
次に、Ge(ゲルマニウム)をイオン注入する。注入条件は20keV、1×1014/cm2とする。これにより、コンタクトホールH1内に拡散防止膜59aを、コンタクトホールH2内に拡散防止膜59bを、コンタクトホールH3内に拡散防止膜59cを形成した。ここで、Ge20keVの注入飛程深さは、約15nmなので、Geはリンを含んだ多結晶シリコン膜59の中に収まり、ソース・ドレイン拡散層領域までイオン注入損傷は導入されない。
上記SiGe層のエピタキシャル成長膜の応力は、含有Ge濃度によって変化するため、Geの導入方法によって大きく依存しない。よって、この場合、歪量の評価は、SiGeのエピタキシャル成長によって評価することができる。SiGeのエピタキシャル成長は、原料ガスとしてSiH4、GeH4を使用し、減圧CVD法によって成長させた。
この図16の試験結果に示すように、シリコン中のGe濃度によって拡散層に与える歪量も異なるため、Ge濃度を5×1021/cm3以上に多くしすぎると、ソース・ドレイン拡散層に転移などの応力起因の結晶欠陥が導入されてしまう。
次いで、図11に示すようにコンタクトプラグ60上とシリコン酸化膜57上に膜厚が100nmのシリコン酸化膜61を堆積したのち、900℃で10秒の熱処理を実施した。
その後、絶縁膜とコンタクトホール、コンタクトプラグ、ビット配線層、キャパシタ構造部等の半導体記憶装置(DRAM)に必要な部分の形成を通常の方法により行うことで、図1を基に先に説明したようなDRAMセル構造を作製することができる。
図17は、本発明に基づいて作製された512M DRAMチップの全ビットを製品の動作電圧にてデータ保持時間を測定し、累積度数分布で表示した結果である。測定温度は85℃である。比較として、本発明構造を採用していない、拡散防止膜を設けていない構造のDRAMチップのデータ保持時間特性も示した。図17の救済レベルと表示した(@10−4%)でのデータ保持時間がそのDRAMチップの実力となる。
これは、ソース拡散層53の拡散領域上に拡散防止膜59aを設け、ドレイン拡散層54の拡散領域上に拡散防止膜59bを設け、ソース拡散層55の拡散領域上に拡散防止膜59cを設けていて、前述の如く多結晶ポリシリコンのコンタクトプラグ中のリンを活性化するために行った900℃、10秒の熱処理を行っていても、各拡散層側から多結晶シリコン製のコンタクトプラグ側にシリコン原子が移動することを抑制できたためであると考えられる。
さらに、上記元素の代わりにシリコンイオンを1013/cm2以上1015/cm2以下で注入し、あらかじめ多結晶シリコン膜中に多くの格子間シリコンを導入しておいた拡散防止膜を形成してもよい。その場合に、先のGe注入方法に代えて、シリコンイオンを1013/cm2以上1015/cm2以下の範囲で注入して製造したDRAMにおいて、シリコンイオンの注入量とDRAMのデータ保持時間との相関関係を図18に示す。
まず、シリコン注入量を変えたサンプルを作製して、先の図17と同じ測定条件によって、データ保持時間を測定した。図18では、シリコン注入量を横軸に、救済レベル(@10−4%)でのデータ保持時間を縦軸にしてある。
第2の実施の形態では、拡散防止膜の形成方法をコンタクトホール形成前に作製する方法について図13〜図15を用いて説明する。先に説明した第1実施形態の構造を図7に示す構造まで形成した後、図13に示すように、シリコン窒化膜のサイドウォール65を形成する。
その後、ソース拡散層53とドレイン拡散層54とソース拡散層55の露出面に、選択エピタキシャル成長によって単結晶シリコン膜66a、66b、66cを成長する。
ここで、GeとPを同時に導入すると、注入量が多くなってしまうため、その後の注入損傷回復が困難になるために、上記の方法にて製造した。
その後、図14に示すように、シリコン酸化膜57を堆積し、CMP法により表面を平坦化する。さらに、リソグラフィとドライエッチング法によりコンタクトホールH1、H2、H3を形成する。これにより、拡散防止膜66a、66b、66cの表面が露出する。
その後、図15に示すように、多結晶シリコン膜を堆積し、エッチバック方式で平坦化して先の例と同様に多結晶シリコンのコンタクトプラグ67を形成した。なお、コンタクトプラグ形成後に行う熱処理は先の例と同等であり、多結晶シリコンのコンタクトプラグ67中に含まれているリンの活性化のために900℃で10秒の熱処理を実施した。
Claims (13)
- トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンのコンタクトプラグである半導体装置において、前記ソース拡散層及び又はドレイン拡散層と多結晶シリコンのコンタクトプラグとの間に、格子間シリコンまたは空孔の拡散を防止する拡散防止膜を形成したことを特徴とする半導体装置。
- 前記トランジスタの拡散層へのコンタクト材料である多結晶シリコンのコンタクトプラグ中のドーパント量が1×1020/cm3以上かつ1×1021/cm3以下であり、共有結合半径がシリコンより大きい元素を含む多結晶シリコン膜または単結晶シリコン膜が前記拡散防止膜とされたことを特徴とする請求項1に記載の半導体装置。
- 上記拡散防止膜中の共有結合半径がシリコンより大きい元素として、ゲルマニウム(Ge)、砒素(As)、インジュウム(In)、すず(Sn)、アンチモン(Sb)のいずれか1種または2種以上が選択されたことを特徴とする請求項1または2に記載の半導体装置。
- 請求項1に記載の半導体装置において、上記トランジスタの拡散層へのコンタクト材料である多結晶シリコンのコンタクトプラグ中のドーパント量が1×1020/cm3以上かつ1×1021/cm3以下であり、上記拡散防止膜が、多結晶シリコン膜または単結晶シリコン膜に格子間シリコンまたは窒素を含有させた膜であることを特徴とする半導体装置。
- 請求項1に記載の半導体装置において、前記拡散防止膜が、多結晶シリコン膜または単結晶シリコン膜にシリコンイオンを1×1013/cm2以上かつ1×1015/cm2以下注入してなることを特徴とする半導体装置。
- トランジスタのソース拡散層及び又はドレイン拡散層の周囲に他の積層膜が形成され、これらの積層膜に前記ソース拡散層またはドレイン拡散層に通じるコンタクトホールが形成され、該コンタクトホールに多結晶シリコンからなるコンタクトプラグが形成されてなる半導体装置に適用され、前記コンタクトホールの底部側の前記ソース拡散層及びまたはドレイン拡散層に通じる部分に前記拡散防止膜が形成され、前記拡散防止膜上のコンタクトホール内に前記コンタクトプラグが形成されてなることを特徴とする請求項1〜5のいずれかに記載の半導体装置。
- トランジスタのソース拡散層及び又はドレイン拡散層の周囲に他の積層膜が形成され、これらの積層膜に前記ソース拡散層またはドレイン拡散層に通じるコンタクトホールが形成され、該コンタクトホールに多結晶シリコンからなるコンタクトプラグが形成されてなる半導体装置に適用され、前記コンタクトホールの内面側に前記拡散防止膜が形成され、前記拡散防止膜の内側のコンタクトホール内に前記コンタクトプラグが形成されてなることを特徴とする請求項1〜5のいずれかに記載の半導体装置。
- 前記コンタクトプラグにリンが含まれてなることを特徴とする請求項1〜7の何れかに記載の半導体装置。
- 請求項1〜8のいずれかに記載のトランジスタがMOSトランジスタであり、DRAMのセルトランジスタであることを特徴とする半導体装置。
- トランジスタのソース拡散層及び又はドレイン拡散層へのコンタクトが多結晶シリコンプラグである半導体装置を製造する方法において、
ソース拡散層及び又はドレイン拡散層を形成後、それらの上に他の膜を積層して積層膜を形成し、この積層膜に前記ソース拡散層及び又はドレイン拡散層に到達するコンタクトホールを形成し、前記コンタクトホール内の少なくとも前記ソース拡散層及び又はドレイン拡散層に通じる部分を単結晶シリコン膜あるいは単結晶シリコン膜で覆い、これらの膜に対して、格子間シリコンを注入するか、共有結合半径がシリコンよりも大きな元素を注入して拡散防止膜とした後、多結晶シリコンのコンタクトプラグを形成することを特徴とする半導体装置の製造方法。 - 上記拡散防止膜中の共有結合半径がシリコンより大きい元素として、ゲルマニウム(Ge)、砒素(As)、インジュウム(In)、すず(Sn)、アンチモン(Sb)のいずれか1種または2種以上を選択したことを特徴とする請求項10に記載の半導体装置の製造方法。
- 請求項10または11に記載の半導体装置の製造方法において、前記拡散防止膜として多結晶シリコン膜または単結晶シリコン膜にシリコンイオンを1×1013/cm2以上かつ1×1015/cm2以下注入することを特徴とする半導体装置の製造方法。
- 前記コンタクトプラグにリンを注入し、活性化のために熱処理を施すことを特徴とする請求項10〜12のいずれかに記載の半導体装置の製造方法。
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US6134137A (en) * | 1998-07-31 | 2000-10-17 | Micron Technology Inc. | Rom-embedded-DRAM |
JP4372943B2 (ja) * | 1999-02-23 | 2009-11-25 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
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