JP2008066419A - 半導体装置のレイアウト検証方法 - Google Patents

Abstract

【課題】 多重ウェル構造を有する半導体装置において、各ウェル領域の電圧固定が正しく行なわれていることを検証可能にする回路設計方法を提供する。
【解決手段】 第１導電型の半導体基板に、第２導電型の第１ウェル領域と、第１ウェル領域内に第１ウェル領域によって半導体基板と電気的に絶縁分離されるように形成された第１導電型の第２ウェル領域を形成してなる多重ウェル構造を有する半導体装置の回路設計方法であって、半導体装置の回路図上で、第２ウェル領域に設けられる多重ウェル構造トランジスタに対し、第１ウェル領域に設けられたウェル端子と多重ウェル構造トランジスタのバックゲート端子の間に第１ダイオードを付加し、半導体基板に設けられた半導体基板端子とウェル端子の間に第２ダイオードを付加する。
【選択図】 図１

Description

この発明は、半導体装置のレイアウト検証に関し、特に、ＬＶＳ検証（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ Ｃｏｎｓｉｓｔｅｎｃｙ Ｃｈｅｃｋ）における多層構造ウェル領域に対する配線接続の検証方法に関する。

従来、ＣＭＯＳ構造の半導体集積回路をシリコン基板に形成する場合、例えば、Ｐ型基板を使用する場合に、Ｐチャネル型トランジスタを形成する領域にＮ型の不純物をイオン注入することにより、独立したＮ型領域（Ｎウェル領域）を形成している。また、このＮ型領域に加えて、シリコン基板内の異なった位置にＰ型の不純物を導入することで独立したＰ型領域（Ｐウェル領域）を形成したツインウェル構造を有する半導体装置も用いられている。更に、近年、デバイスの高機能化に伴い、独立したＰウェル領域を形成する必要性が高まっていることから、独立したＮ型領域の他に、Ｐウェル領域をＰ型基板と電気的に分離するように取り囲むＮウェル領域を形成してなる２層構造の２重ウェル領域を形成することにより、独立したＰウェル領域を得るトリプルウェル構造を有する半導体装置が用いられることも多くなってきた。尚、Ｎ型基板を用いる場合のトリプルウェル構造の半導体装置には、独立したＰ型領域の他に、Ｎウェル領域をＮ型基板と電気的に分離するように取り囲むＰウェル領域が形成されている。

シリコン基板及びその上に形成されたウェル領域内に半導体集積回路を構成する素子を形成する場合、各素子の電気的動作を安定させるためには、半導体基板の基板電圧及び各ウェル領域のウェル電圧を適切な値に固定する必要がある。しかし、素子の数が数百万個を上回る様な大規模な半導体集積回路を設計する場合、人的ミスにより、基板電圧及びウェル電圧が固定されない不具合や、間違った電圧に固定される不具合等が発生する可能性が高い。このため、従来は、一般的に、コンピュータプログラムにより、基板電圧及びウェル電圧の電圧固定が正しく行なわれているか否かを検証している。

一般的に用いられている検証法として、ＬＶＳ検証（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ Ｃｏｎｓｉｓｔｅｎｃｙ Ｃｈｅｃｋ）がある（例えば、特許文献１参照）。ＬＶＳ検証とは、予め電気的特性を考慮して設計された回路図とレイアウトパターンを照合し、回路図通りにレイアウトパターンが作成されているか否かをチェックする作業をいう。具体的には、ＬＶＳ検証は、先ず、回路図から素子情報及びネット情報を抽出したネットリストデータと、この回路図に基づいて作成されたレイアウトパターンから素子情報及びネット情報を抽出したネットリストデータとを用意する。そして、この両データをＬＶＳ検証プログラムを用いて比較し、接続関係をチェックする。レイアウトパターンからのネットリストデータの作成は、事前に、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、容量、抵抗、及び、ダイオード等の各素子の構造を夫々レイヤで定義して記述したルールファイルを用意しておき、該ルールファイルに記述されたレイヤによって識別される図形の演算によって各素子を判別し抽出している。そして、抽出された素子の素子情報とネット情報に基づいてネットリストデータを作成する。

ここで、図７は、Ｐチャネル型トランジスタ１個とＮチャネル型トランジスタ１個で構成される集積回路の部分回路図を示している。具体的には、Ｐチャネル型トランジスタ２１のゲート端子ＰＧがＩＮ端子に、ソース端子ＰＳ及びバックゲート端子ＰＢがＶＤＤ端子に、ドレイン端子ＰＤがＯＵＴ端子に接続され、Ｎチャネル型トランジスタ２２のゲート端子ＮＧがＩＮ端子に、ソース端子ＮＳ及びバックゲート端子ＮＢがＧＮＤ／ＶＳＳ端子に、ドレイン端子ＮＤがＯＵＴ端子に接続されている。尚、ＶＤＤ端子の電圧は電源電圧に固定されている。ＧＮＤ／ＶＳＳ端子の電圧は、ＧＮＤ／ＶＳＳ端子がＧＮＤ端子として機能する場合には接地電圧に、ＧＮＤ／ＶＳＳ端子がＶＳＳ端子として機能する場合には電圧ＶＳＳに固定されている。これらの電圧の定義は、回路図のデータや検証用ルールファイルに定義されている。この集積回路では、Ｐチャネル型トランジスタ２１とＮチャネル型トランジスタ２２をツインウェル構造を用いて形成した場合とトリプルウェル構造を用いて形成した場合とで、従来の回路図の構成は同一になるが、レイアウトパターン及びその断面図の構成は異なることとなる。

先ず、図７に示す回路図に基づいてツインウェル構造を有する集積回路を形成する場合のＬＶＳ検証について、図８及び図９を基に説明する。ここで、図８及び図９は、図７に示す回路図から生成されたツインウェル構造を有する集積回路のレイアウトパターン及びその断面図を示している。尚、図７のＧＮＤ／ＶＳＳ端子は、ここではＧＮＤ端子として機能する。

図８のレイアウトパターン及び図９の断面図に示すように、ここでの集積回路には、１つの独立したＮウェル領域ＷＮが形成されている。そして、Ｐウェル領域としての半導体基板ＰｓｕｂにＮチャネル型トランジスタが形成され、半導体基板Ｐｓｕｂ上に形成されたＮウェル領域ＷＮにＰチャネルトランジスタが形成されている。Ｎチャネル型トランジスタのゲート端子ＮＧ、ソース端子ＮＳ及びドレイン端子ＮＤは、Ｐウェル領域内に形成され、ＶＩＡ及び金属配線を介して、夫々、ＩＮ端子、ＧＮＤ端子及びＯＵＴ端子に接続されている。Ｐウェル領域に形成されたＰ＋拡散領域で構成されたＮチャネル型トランジスタのバックゲート端子ＮＢは、ＶＩＡ及び金属配線を介してＧＮＤ端子に接続されている。Ｐチャネル型トランジスタのゲート端子ＰＧ、ソース端子ＰＳ及びドレイン端子ＰＤは、Ｎウェル領域ＷＮ内に形成され、ＶＩＡ及び金属配線を介して、夫々、ＩＮ端子、ＶＤＤ端子及びＯＵＴ端子に接続されている。Ｎウェル領域ＷＮに形成されたＮ＋拡散領域で構成されたＰチャネル型トランジスタのバックゲート端子ＰＢは、ＶＩＡ及び金属配線を介してＶＤＤ端子に接続されている。ＶＤＤ端子の電圧は電源電圧に、ＧＮＤ端子の電圧は接地電圧に固定されている。

上記集積回路において、各Ｐウェル領域及びＮウェル領域の電圧固定が正しく行なわれているか否かのＬＶＳ検証は、ここでは、図７に示す回路図から抽出されるネットリストデータと、図８に示すレイアウトパターン及び図９に示す断面図から抽出されるネットリストデータを比較して行なう。

詳細には、図７に示す回路図において、Ｎチャネル型トランジスタ２２のバックゲート端子ＮＢがＧＮＤ／ＶＳＳ端子に接続されていることから、Ｐウェル領域の電圧は接地電圧に固定されている。また、Ｐチャネル型トランジスタ２１のバックゲート端子ＰＢがＶＤＤ端子に接続されていることから、Ｎウェル領域ＷＮの電圧は電源電圧に固定されている。一方、図８及び図９では、Ｎチャネル型トランジスタ２２のバックゲート端子ＮＢがＶＩＡ及び金属配線を介してＧＮＤ端子に接続されていることから、Ｐウェル領域の電圧が接地電圧に固定されていることが判る。また、Ｐチャネル型トランジスタ２１のバックゲート端子ＰＢがＶＩＡ及び金属配線を介してＶＤＤ端子に接続されていることから、Ｎウェル領域ＷＮの電圧が電源電圧に固定されていることが判る。

従って、図７に示す回路図における各ウェル領域の電圧の値が、図８に示すレイアウトパターン及び図９に示す断面図における各ウェル領域の電圧の値と同じであることから、図７に示す回路図から図８に示すレイアウトパターン及び図９に示す断面図が正しく生成されたことが検証できる。

特開２００２−３４３８６６号公報

次に、同じ図７の回路図に基づいて、トリプルウェル構造（２層構造）を有する集積回路を形成する場合のＬＶＳ検証について、図２及び図３を基に説明する。ここで、図２及び図３は、図７の回路図から生成されたトリプルウェル構造を有する集積回路のレイアウトパターン及びその断面図を示している。尚、図７のＧＮＤ／ＶＳＳ端子は、ここではＶＳＳ端子として機能する。

図２のレイアウトパターン及び図３の断面図に示すように、ここでの集積回路には、半導体基板Ｐｓｕｂ上に、１つの独立したＮウェル領域ＷＮ２が形成され、更に、半導体基板Ｐｓｕｂ上に形成されたＮウェル領域ＷＮ１内にＮウェル領域ＷＮ１によって半導体基板と電気的に絶縁分離されるように形成されたＰウェル領域ＷＰが形成されている。そして、Ｎウェル領域ＷＮ１内に形成されたＰウェル領域ＷＰにＮチャネル型トランジスタが形成され、Ｎウェル領域ＷＮ２にＰチャネルトランジスタが形成されている。Ｎチャネル型トランジスタのゲート端子ＮＧ、ソース端子ＮＳ及びドレイン端子ＮＤは、Ｐウェル領域ＷＰ内に形成され、ＶＩＡ及び金属配線を介して、夫々、ＩＮ端子、ＶＳＳ端子及びＯＵＴ端子に接続されている。Ｐウェル領域ＷＰ内に形成されたＰ＋拡散領域であるＮチャネル型トランジスタのバックゲート端子ＮＢは、ＶＩＡ及び金属配線を介してＶＳＳ端子に接続されている。更に、Ｎウェル領域ＷＮ１には、Ｎ＋拡散領域で構成されたウェル端子ＮＷが形成され、ＶＩＡ及び金属配線を介してＶＣＣ端子に接続されている。また、半導体基板Ｐｓｕｂには、Ｐ＋拡散領域で構成された半導体基板端子ＢＳが形成され、ＶＩＡ及び金属配線を介してＧＮＤ端子に接続されている。また、Ｐチャネル型トランジスタのゲート端子ＰＧ、ソース端子ＰＳ及びドレイン端子ＰＤは、Ｎウェル領域ＷＮ２内に形成され、ＶＩＡ及び金属配線を介して、夫々、ＩＮ端子、ＶＤＤ端子及びＯＵＴ端子に接続されている。Ｎウェル領域ＷＮ２内に形成されたＮ＋拡散領域で構成されたＰチャネル型トランジスタのバックゲート端子ＰＢは、ＶＩＡ及び金属配線を介してＶＤＤ端子に接続されている。尚、ＶＤＤ端子の電圧は電源電圧に、ＶＣＣ端子の電圧は電圧ＶＣＣに、ＧＮＤ端子の電圧は接地電圧に、ＶＳＳ端子の電圧は電圧ＶＳＳに固定されている。

このトリプルウェル構造を有する集積回路において、各Ｐウェル領域及びＮウェル領域の電圧固定が正しく行なわれているか否かのＬＶＳ検証は、ツインウェル構造を有する集積回路の場合と同様に、図７に示す回路図から抽出されるネットリストデータと、図２に示すレイアウトパターン及び図３に示す断面図から抽出されるネットリストデータを比較して行なう。

しかしながら、図７の回路図には、ウェル端子ＮＷ及び半導体基板端子ＢＳが示されていないため、２重ウェル構造を構成するＮウェル領域ＷＮ１が正しく電圧固定されているか否かのＬＶＳ検証を行うことができない、或いは、ＬＶＳ検証を行なうと不一致エラーが出力されるという問題があった。

本発明は上記の問題に鑑みてなされたものであり、その目的は、多重ウェル構造を有する半導体装置において、各ウェル領域の電圧固定が正しく行なわれていることを検証可能にする回路設計方法を提供する点にある。

上記目的を達成するための本発明に係る半導体装置の回路設計方法は、第１導電型の半導体基板に、前記第２導電型の第１ウェル領域と、前記第１ウェル領域内に前記第１ウェル領域によって前記半導体基板と電気的に絶縁分離されるように形成された前記第１導電型の第２ウェル領域を形成してなる多重ウェル構造を有する半導体装置の回路設計方法であって、前記半導体装置の回路図上で、前記第２ウェル領域に設けられる多重ウェル構造トランジスタに対し、前記第１ウェル領域に設けられたウェル端子と前記多重ウェル構造トランジスタのバックゲート端子の間に第１ダイオードを付加し、前記半導体基板に設けられた半導体基板端子と前記ウェル端子の間に第２ダイオードを付加することを第１の特徴とする。

上記特徴の本発明に係る半導体装置の回路設計方法は、前記回路図上の前記多重ウェル構造トランジスタを、前記ウェル端子、前記半導体基板端子、ゲート端子、ソース端子、ドレイン端子及び前記バックゲート端子を有する６端子構造セルを用いて表すことを第２の特徴とする。

上記特徴の本発明に係る半導体装置の回路設計方法は、前記多重ウェル構造トランジスタを前記６端子構造セルを用いて表した前記回路図から、前記６端子構造セルを抽出する６端子構造セル抽出工程と、抽出された前記６端子構造セルを、夫々、前記ゲート端子、前記ソース端子、前記ドレイン端子及び前記バックゲート端子を有する４端子トランジスタと、前記ウェル端子と前記バックゲート端子の間に接続される前記第１ダイオードと、前記ウェル端子と前記半導体基板端子の間に接続される前記第２ダイオードで置き換える置換工程とを実行することを第３の特徴とする。

２層構造の２重ウェル領域を構成する各ウェル領域の電圧固定を検証するために、ダイオードを回路図に追加し、２重ウェル領域を示すノードを回路図に表記することで、回路図上で２重ウェル領域を構成する各ウェル領域の接続関係を表すことができる。これによって、回路図と該回路図から生成されるレイアウトパターンの間で、２重ウェル領域を構成する各ウェル領域に対する接続関係を検証することが可能になり、２層構造を構成する各ウェル領域に対する配線接続ミスをＬＶＳ検証において正しく判定することが可能になる。

また、回路図の作成時に、２層構造の２重ウェル領域に形成される多重ウェル構造トランジスタと、１層構造のウェル領域またはウェル領域外に形成される４端子トランジスタとを区別して回路図を作成すれば、多重ウェル構造トランジスタについて２重ウェル領域を構成する各ウェル領域のノードやダイオードを人手によらず自動的に回路図に組み込むことが可能になり、ダイオードの付加にかかる手間及び時間を低減でき、ＬＶＳ検証にかかる時間の増加をおさえることが可能になる。

以下、本発明に係る半導体装置の回路設計方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
本発明方法の第１実施形態について図１〜図３を基に説明する。本発明方法は、第１導電型の半導体基板に、第２導電型の第１ウェル領域と、第１ウェル領域内に第１ウェル領域によって半導体基板と電気的に絶縁分離されるように形成された第１導電型の第２ウェル領域を形成してなる多重ウェル構造を有する半導体装置において、該半導体装置の回路図上で、第２ウェル領域に設けられる多重ウェル構造トランジスタに対し、第１ウェル領域に設けられたウェル端子と多重ウェル構造トランジスタのバックゲート端子の間に第１ダイオードを付加し、半導体基板に設けられた半導体基板端子とウェル端子の間に第２ダイオードを付加する。尚、本実施形態では、第１導電型がＰ型、第２導電型がＮ型である場合について説明する。

図１は、Ｐチャネル型トランジスタ１個とＮチャネル型トランジスタ１個で構成される集積回路の部分回路図を示している。ここでは、Ｐチャネル型トランジスタ２１が半導体基板上のＰウェル領域に形成され、Ｎチャネル型トランジスタ２２が２重ウェル領域に形成される場合を想定しており、本発明方法によって、２重ウェル領域を構成する各ウェル領域の接続関係を示すダイオードＰ（第１ダイオードに相当）及びダイオードＮ（第２ダイオードに相当）が付加されている。具体的には、Ｐチャネル型トランジスタ２１のゲート端子ＰＧがＩＮ端子に、ソース端子ＰＳ及びバックゲート端子ＰＢがＶＤＤ端子に、ドレイン端子ＰＤがＯＵＴ端子に接続され、Ｎチャネル型トランジスタ２２のゲート端子ＮＧがＩＮ端子に、ソース端子ＮＳ及びバックゲート端子ＮＢがＶＳＳ端子に、ドレイン端子ＮＤがＯＵＴ端子に接続されている。更に、ダイオードＰの陽極がＮチャネル型トランジスタ２２のバックゲート端子ＮＢに、陰極が２重ウェル領域を構成するＮウェル領域（第１ウェル領域に相当）上に形成されたウェル端子ＮＷに接続されており、ダイオードＮの陽極が半導体基板端子ＢＳに、陰極がウェル端子ＮＷに接続されている。また、ウェル端子ＮＷは、ＶＣＣ端子に接続され、半導体基板端子ＢＳは、ＧＮＤ端子に接続されている。尚、ＶＤＤ端子の電圧は電源電圧に、ＶＣＣ端子の電圧は電圧ＶＣＣに、ＧＮＤ端子の電圧は接地電圧に、ＶＳＳ端子の電圧は電圧ＶＳＳに固定されている。

本実施形態では、回路図上に２重ウェル領域を構成する各ウェル領域の接続関係を示すダイオードＰ及びダイオードＮを表記することで、Ｎウェル領域ＷＮ１と半導体基板Ｐｓｕｂの間の接続関係、及び、Ｎウェル領域ＷＮ１と隣接するＰウェル領域ＷＰの間の接続関係を回路図に示し、２重ウェル領域を構成する各ウェル領域の接続関係をＬＶＳ検証することを可能にしている。

続いて、図１に示す回路図を用いて生成されるレイアウトパターン及びその断面図について、図２及び図３を基に説明する。具体的には、図２のレイアウトパターン及び図３の断面図に示すように、半導体基板Ｐｓｕｂ上に、１つの独立したＮウェル領域ＷＮ２が形成され、更に、半導体基板Ｐｓｕｂ上に形成されたＮウェル領域ＷＮ１（第１ウェル領域に相当）内にＮウェル領域ＷＮ１によって半導体基板と電気的に絶縁分離されるように形成されたＰウェル領域ＷＰ（第２ウェル領域に相当）が形成されている。そして、Ｎウェル領域ＷＮ１内に形成されたＰウェル領域ＷＰにＮチャネル型トランジスタが形成され、Ｎウェル領域ＷＮ２にＰチャネルトランジスタが形成されている。Ｎチャネル型トランジスタのゲート端子ＮＧ、ソース端子ＮＳ及びドレイン端子ＮＤは、Ｐウェル領域ＷＰ内に形成され、ＶＩＡ及び金属配線を介して、夫々、ＩＮ端子、ＶＳＳ端子及びＯＵＴ端子に接続されている。Ｐウェル領域ＷＰ内に形成されたＰ＋拡散領域であるＮチャネル型トランジスタのバックゲート端子ＮＢは、ＶＩＡ及び金属配線を介してＶＳＳ端子に接続されている。更に、Ｎウェル領域ＷＮ１には、Ｎ＋拡散領域で構成されたウェル端子ＮＷが形成され、ＶＩＡ及び金属配線を介してＶＣＣ端子に接続されている。また、半導体基板Ｐｓｕｂには、Ｐ＋拡散領域で構成された半導体基板端子ＢＳが形成され、ＶＩＡ及び金属配線を介してＧＮＤ端子に接続されている。また、Ｐチャネル型トランジスタのゲート端子ＰＧ、ソース端子ＰＳ及びドレイン端子ＰＤは、Ｎウェル領域ＷＮ２内に形成され、ＶＩＡ及び金属配線を介して、夫々、ＩＮ端子、ＶＤＤ端子及びＯＵＴ端子に接続されている。Ｎウェル領域ＷＮ２内に形成されたＮ＋拡散領域で構成されたＰチャネル型トランジスタのバックゲート端子ＰＢは、ＶＩＡ及び金属配線を介してＶＤＤ端子に接続されている。尚、この半導体装置は、従来技術に係るＬＶＳ検証におけるトリプルウェル構造の半導体装置と同じ構成であり、ＶＤＤ端子の電圧は電源電圧に、ＶＣＣ端子の電圧は電圧ＶＣＣに、ＧＮＤ端子の電圧は接地電圧に、ＶＳＳ端子の電圧は電圧ＶＳＳに固定されている。

次に、各ウェル領域に対し電圧固定が正しく行なわれているか否かのＬＶＳ検証について説明する。このＬＶＳ検証は、図１に示す回路図から抽出されるネットリストデータと、図２に示すレイアウトパターン及び図３に示す断面図から抽出されるネットリストデータを比較して行なう。

詳細には、図１に示す回路図において、Ｎチャネル型トランジスタ２２のバックゲート端子ＮＢはＶＳＳ端子に接続されていることから、Ｐウェル領域ＷＰは電圧ＶＳＳに固定されている。また、ウェル端子ＮＷがＶＣＣ端子に接続されていることから、Ｎウェル領域ＷＮ１は電圧ＶＣＣに固定されている。Ｐチャネル型トランジスタ２１のバックゲート端子ＰＢはＶＤＤ端子に接続されていることから、Ｎウェル領域ＷＮ２は電源電圧に固定されている。更に、半導体基板端子ＢＳがＧＮＤ端子に接続されていることから、半導体基板Ｐｓｕｂは接地電圧に固定されている。

一方、図２に示すレイアウトパターン及び図３に示す断面図では、Ｎチャネル型トランジスタのバックゲート端子ＮＢがＶＩＡ及び金属配線を介してＶＳＳ端子に接続されていることから、Ｐウェル領域ＷＰの電圧が電圧ＶＳＳに固定されていることが判る。また、Ｎウェル領域ＷＮ１に形成されたウェル端子ＮＷがＶＩＡ及び金属配線を介してＶＣＣ端子に接続されていることから、Ｎウェル領域ＷＮ１の電圧は電圧ＶＣＣに固定されていることが判る。Ｐチャネル型トランジスタのバックゲート端子ＰＢがＶＩＡ及び金属配線を介してＶＤＤ端子に接続されていることから、Ｎウェル領域ＷＮ２の電圧は電源電圧に固定されていることが判る。更に、半導体基板端子ＢＳがＶＩＡ及び金属配線を介してＧＮＤ端子に接続されていることから、半導体基板Ｐｓｕｂの電圧は接地電圧に固定されていることが判る。

従って、図１に示す回路図における各ウェル領域の電圧の値が、夫々、図２に示すレイアウトパターン及び図３に示す断面図における各ウェル領域の電圧の値と同じであることから、図１に示す回路図から図２に示すレイアウトパターン及び図３に示す断面図が正しく生成されたことが検証できる。尚、仮に、例えば、図２に示すレイアウトパターン及び図３に示す断面図において、Ｎウェル領域ＷＮ１に形成されたウェル端子ＮＷが、他の電圧ＶＣＣ１を供給する端子に接続されているとすると、図１に示す回路図とはＮウェル領域ＷＮ１の電圧値が一致しないので、ＬＶＳ検証の結果、不一致エラーが出力される。

また、図２に示すレイアウトパターン及び図３に示す断面図において、図１に示す回路図におけるダイオードＰがＰウェル領域ＷＰとＮウェル領域ＷＮ１との間に位置し、図１に示す回路図におけるダイオードＮが、Ｎウェル領域ＷＮ１と半導体基板Ｐｓｕｂとの間に位置することをＬＶＳ検証において確認することができる。

〈第２実施形態〉
本発明方法の第２実施形態について図１〜図６に基づいて説明する。尚、上記第１実施形態では、２重ウェル領域に形成される多重ウェル構造トランジスタと通常の４端子トランジスタを区別せずに回路図を作成し、２重ウェル領域を構成する各ウェル領域を表記するダイオードを直接回路図に付加する場合について説明したが、本実施形態では、多重ウェル構造トランジスタと通常の４端子トランジスタを区別して回路図を作成する場合について説明する。

本実施形態では、回路図上の多重ウェル構造トランジスタを、ウェル端子、半導体基板端子、ゲート端子、ソース端子、ドレイン端子及びバックゲート端子を有する６端子構造セルを用いて表す。ここで、図４は、４端子トランジスタ（Ｎチャネル型トランジスタ）の一例を示す概略回路図であり、図５は、６端子構造セル（Ｎチャネル型トランジスタ）の一例を示す概略回路図である。より具体的には、図４に示す４端子トランジスタは、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄ及びバックゲート端子Ｂを備えて構成されている。図５に示す６端子構造セルは、図４に示す４端子トランジスタに加え、ウェル端子Ｗ及び半導体基板端子ＢＷを備えて構成されている。更に、図６は、４端子トランジスタ２１及び６端子構造セル３１を用いた集積回路の一例を示す部分回路図である。

続いて、６端子構造セルと４端子トランジスタを用いて回路図を作成した場合の第１ダイオード及び第２ダイオードの付加手順について説明する。尚、本実施形態では、本発明方法は、コンピュータのハードウェア上で実行されるアプリケーションソフトウェアにより実行されるように構成されており、本発明方法の各処理工程をソフトウェア処理により実現させるためのプログラムを前記コンピュータ上で実行することにより実現される。

本発明方法では、先ず、多重ウェル構造トランジスタを６端子構造セルを用いて表した図６に示す回路図から、６端子構造セルを抽出する（６端子構造セル抽出工程）。続いて、抽出された６端子構造セルを、夫々、ゲート端子、ソース端子、ドレイン端子及びバックゲート端子を有する４端子トランジスタと、ウェル端子とバックゲート端子の間に接続される第１ダイオードと、ウェル端子と半導体基板端子の間に接続される第２ダイオードで置き換える（置換工程）。ここでは、図６に示す６端子構造セル３１を、４端子トランジスタ２２、ダイオードＰ及びダイオードＮに置き換える。この置換工程を実施することにより、図６に示す回路図から図１に示す回路図が生成される。尚、同じ２重ウェル領域内に複数のトランジスタを形成する場合は、該２重ウェル領域に形成する複数のトランジスタのバックゲート端子Ｂを、共通の第１ダイオードの一方極に接続し、該第１ダイオードの他方極とウェル端子Ｗを接続する。そして、ウェル端子Ｗと半導体基板の間に第２ダイオードを接続する。これによって、同じ２重ウェル領域を構成するウェル領域に対して複数のダイオードが記載され、エラーが検出されるのを防止する。

引き続き、６端子構造セル３１を４端子トランジスタ２２、ダイオードＰ及びダイオードＮに置換した回路図（図１）、図２に示すレイアウトパターン及び図３に示す断面図を用いて、各ウェル領域に対し電圧固定が正しく行なわれているか否かのＬＶＳ検証を行なう。このＬＶＳ検証の手順は上記第１実施形態と同じである。

〈別実施形態〉
上記第１及び第２実施形態では、第１導電型がＰ型、第２導電型がＮ型である場合について説明したが、第１導電型がＮ型、第２導電型がＰ型である半導体装置に対して本発明方法を適用しても良い。

本発明に係る半導体装置の回路設計方法によって作成される回路図の一例を示す部分回路図 トリプルウェル構造の半導体装置のレイアウトパターンの一例を示す概略図 トリプルウェル構造の半導体装置の一例を示す断面図 本発明に係る半導体装置の回路設計方法及び従来技術に係る半導体装置の回路設計方法において用いる４端子トランジスタの概略構成を示す概略回路図 本発明に係る半導体装置の回路設計方法において用いる６端子構造セルの概略構成を示す概略回路図 本発明に係る半導体装置の回路設計方法において６端子構造セルを用いて作成された回路図の一例を示す部分回路図 従来技術に係る半導体装置の回路設計方法において用いる回路図の一例を示す部分回路図 ツインウェル構造の半導体装置のレイアウトパターンの一例を示す概略図 ツインウェル構造の半導体装置の一例を示す断面図

符号の説明

２１ Ｐチャネル型トランジスタ
２２ Ｎチャネル型トランジスタ
３１ ６端子構造セル
Ｐ、Ｎ ダイオード
ＮＧ、ＰＧ、Ｇ ゲート端子
ＮＳ、ＰＳ、Ｓ ソース端子
ＮＤ、ＰＤ、Ｄ ドレイン端子
ＮＢ、ＰＢ、Ｂ バックゲート端子
ＮＷ、Ｗ ウェル端子
ＢＳ 半導体基板端子
ＷＰ Ｐウェル領域
ＷＮ Ｎウェル領域

Claims (3)

1. 第１導電型の半導体基板に、前記第２導電型の第１ウェル領域と、前記第１ウェル領域内に前記第１ウェル領域によって前記半導体基板と電気的に絶縁分離されるように形成された前記第１導電型の第２ウェル領域を形成してなる多重ウェル構造を有する半導体装置の回路設計方法であって、
   前記半導体装置の回路図上で、前記第２ウェル領域に設けられる多重ウェル構造トランジスタに対し、前記第１ウェル領域に設けられたウェル端子と前記多重ウェル構造トランジスタのバックゲート端子の間に第１ダイオードを付加し、前記半導体基板に設けられた半導体基板端子と前記ウェル端子の間に第２ダイオードを付加することを特徴とする半導体装置の回路設計方法。
2. 前記回路図上の前記多重ウェル構造トランジスタを、前記ウェル端子、前記半導体基板端子、ゲート端子、ソース端子、ドレイン端子及び前記バックゲート端子を有する６端子構造セルを用いて表すことを特徴とする請求項１に記載の回路設計方法。
3. 前記多重ウェル構造トランジスタを前記６端子構造セルを用いて表した前記回路図から、前記６端子構造セルを抽出する６端子構造セル抽出工程と、
   抽出された前記６端子構造セルを、夫々、前記ゲート端子、前記ソース端子、前記ドレイン端子及び前記バックゲート端子を有する４端子トランジスタと、前記ウェル端子と前記バックゲート端子の間に接続される前記第１ダイオードと、前記ウェル端子と前記半導体基板端子の間に接続される前記第２ダイオードで置き換える置換工程とを実行することを特徴とする請求項２に記載の回路設計方法。