JP2008047699A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008047699A
JP2008047699A JP2006221953A JP2006221953A JP2008047699A JP 2008047699 A JP2008047699 A JP 2008047699A JP 2006221953 A JP2006221953 A JP 2006221953A JP 2006221953 A JP2006221953 A JP 2006221953A JP 2008047699 A JP2008047699 A JP 2008047699A
Authority
JP
Japan
Prior art keywords
resin
semiconductor device
sealing resin
reinforcing
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006221953A
Other languages
English (en)
Other versions
JP5428123B2 (ja
Inventor
Tadashi Uno
正 宇野
Nobukatsu Saito
信勝 斎藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2006221953A priority Critical patent/JP5428123B2/ja
Priority to US11/643,895 priority patent/US8105871B2/en
Priority to TW095148441A priority patent/TWI337396B/zh
Priority to KR1020070002874A priority patent/KR100852659B1/ko
Priority to CN2007100016885A priority patent/CN101127333B/zh
Publication of JP2008047699A publication Critical patent/JP2008047699A/ja
Application granted granted Critical
Publication of JP5428123B2 publication Critical patent/JP5428123B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • A—HUMAN NECESSITIES
    • A01—AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01K—ANIMAL HUSBANDRY; AVICULTURE; APICULTURE; PISCICULTURE; FISHING; REARING OR BREEDING ANIMALS, NOT OTHERWISE PROVIDED FOR; NEW BREEDS OF ANIMALS
    • A01K63/00—Receptacles for live fish, e.g. aquaria; Terraria
    • A01K63/04—Arrangements for treating water specially adapted to receptacles for live fish
    • A01K63/042—Introducing gases into the water, e.g. aerators, air pumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Environmental Sciences (AREA)
  • Marine Sciences & Fisheries (AREA)
  • Animal Husbandry (AREA)
  • Biodiversity & Conservation Biology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】封止樹脂の端部と配線基板との境界部分に生じ得る応力を分散させて、配線基板におけるクラックの発生を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置４０は、配線基板４１上に設けられた半導体素子３５が、封止樹脂４２−１により樹脂封止された構造を備えており、前記配線基板４１との境界部分の少なくとも一部には、前記封止樹脂４２−１とは異なる補強樹脂４２−２が設けられている。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関し、より具体的には、プラスチック・ボール・グリッド・アレイ（ＰＢＧＡ：Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ構造を備えた半導体装置およびその製造方法に関する。
近年の電子機器の小型化・高密度化・高機能化に伴い、電子部品の小型化・薄型化が要求されている。そこで、小型化により実装面積を低減させた高密度実装に優れたパッケージとして、プラスチック・ボール・グリッド・アレイ（ＰＢＧＡ：Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の表面実装型パッケージが提案されている。
図１は、従来のＰＢＧＡパッケージ構造を備えた半導体装置の構造を示す図である。図１（ｂ）は、図１（ａ）の線Ｘ−Ｘ'における断面図である。
図１を参照するに、従来のＰＢＧＡパッケージ構造を備えた半導体装置１０は、配線基板１上に、図示を省略するダイボンディングフィルム等のダイボンディング材を介して、半導体素子２が載置されている。
半導体素子２は、金（Ａｕ）等からなるボンディングワイヤ３により、配線基板１に接続されている。
配線基板２は、例えば、ガラスエポキシ樹脂などの絶縁性樹脂を基材とし、一方の主面に銅（Ｃｕ）等からなる導電層４Ａが選択的に配設されている。導電層４Ａは、ボンディングワイヤ３が接続される領域を除いてレジスト層５Ａにより選択的に被覆されている。
また、配線基板１の他方の主面にも、銅（Ｃｕ）等からなる導電層４Ｂが選択的に配設され、当該導電層４Ｂはレジスト層５Ｂにより選択的に被覆されている。当該レジスト層５Ｂにより画定された導電層４Ｂには、半田を主体とする球状電極端子等の外部接続端子（バンプ）６が複数、グリッド状に配設され、また、導電層４Ｂは導電層４Ａに接続している。
半導体素子２及びボンディングワイヤ３は、エポキシ系樹脂等の封止樹脂７により封止されている。
但し、封止樹脂７は、配線基板１の両端部近傍には設けられておらいない。従って、当該封止樹脂７の外側には、配線基板１が突出している構造となっている。
なお、図１（ａ）に示す配線基板１の上面に形成されている配線パターン９は、銅（Ｃｕ）から成り、表面にニッケル金（Ｎｉ−Ａｕ）めっきが施されている。配線パターン９は、トランスファアーモールド法により金型を用いて前記封止樹脂７を配線基板１に設ける際に、溶融した封止樹脂７の流動経路として機能する一方、前記ニッケル金（Ｎｉ−Ａｕ）めっきは封止樹脂７との密着性は良くないため、ランナーを容易に取り除くことができる。
このようなＰＢＧＡパッケージ構造を備えた半導体装置１０の製造には、従来のリードフレーム型パッケージの製造のために用いられる設備をそのまま流用できる。これについて、図２を参照して説明する。
ここで、図２は、図１に示すＰＢＧＡパッケージ構造を備えた半導体装置１０と、従来のリードフレーム型半導体装置との関係を示す平面図である。図２の左側にはリードフレーム型半導体装置２０が示されており、右側には、図１に示すＰＢＧＡパッケージ構造を備えた半導体装置１０が示されている。
リードフレーム型半導体装置２０では、周知のように、ダイパッドに設けられた半導体素子がボンディングワイヤによりインナーリードに接続され、当該インナーリードと、前記ダイパッドに設けられた半導体素子と、ボンディングワイヤと、が封止樹脂２１で樹脂封止されている。封止樹脂２１の外側には、インナーリードからアウターリード２２が延出されている。
図２において点線で示すように、図１に示すＰＢＧＡパッケージ構造を備えた半導体装置１０のパッケージの形状や大きさ、即ち、樹脂封止７の形状や大きさは、リードフレーム型半導体装置２０のパッケージの形状や大きさ、即ち、樹脂封止２１の形状や大きさに略等しくなっている。
従って、ＰＢＧＡパッケージ構造を備えた半導体装置１０は、従来のリードフレーム型半導体装置２０の製造に用いられる設備をそのまま流用し、リードフレーム型半導体装置２０における多ピン化の限界に対応している。
なお、半導体ペレットが基板の一主面に配置されて複数個の接続端子によって接続され、前記接続端子群が半導体ペレットの周辺部に複数の環状列に配置され、半導体ペレットと基板との間に接続端子群によって形成された薄い空間に補強用樹脂が充填されて補強用樹脂層が形成されている半導体装置が提案されている（例えば、特許文献１参照。）。
また、素子搭載面の裏側に電極が形成された素子搭載基板と、前記素子搭載基板と所定間隔を隔てて対向するように配置され、前記素子搭載基板の電極に対向する位置に電極が形成された配線基板と、前記素子搭載基板の電極と前記配線基板の電極とを接合する溶融性部材と、前記溶融性部材よりも外方に配置され、前記素子搭載基板の端部とこの端部に対向する前記配線基板の部位とを接着する樹脂製補強部材が設けられた電子装置が提案されている（例えば、特許文献２参照。）。
特許第３５３４５０１号公報 特許第３５６５２０４号公報
しかしながら、図１に示すＰＢＧＡパッケージ構造を備えた半導体装置１０は、図３に示す問題がある。ここで、図３は、図１において点線で囲んだ部分の拡大図である。
上述のように、図１に示すＰＢＧＡパッケージ構造を備えた半導体装置１０のパッケージの形状や大きさ、即ち、樹脂封止７の形状や大きさは、リードフレーム型半導体装置２０の形状や大きさ、即ち、樹脂封止２１の形状や大きさに略等しく、図１を参照して説明したように、封止樹脂７は、配線基板１の両端部近傍には設けられておらず、当該封止樹脂７の外側には、配線基板１のみが突出している構造となっている。
半導体装置１０を構成する各部材、例えば、半導体素子２として使用されるシリコン（Ｓｉ）の熱膨張係数は３×１０−６／℃であり、封止樹脂７の熱膨張係数は８×１０−６／℃であり、配線基板１の熱膨張係数は１６×１０−６／℃である。
また、例えば、リフロー工程においてリフロー炉内の温度は約２６０℃に達する。半導体装置１０の信頼性試験においても熱が加わる。更に、一般の使用においても、例えば夏期には約８０℃以上の環境に置かれる場合がある。
従って、このような温度変化がある環境下においては、各部材の熱膨張係数の相違に起因して熱により各部材が膨張又は収縮し、封止樹脂７の端部と配線基板１との境界部分に応力集中が発生してしまうおそれがある。
また、半導体装置１０の製造過程において、例えば、ダイシングブレード等を用いて外形切断する際に発生する曲げや、半導体装置１０の落下等に因る機械的な応力集中が、封止樹脂７の端部と配線基板１との境界部分に発生してしまうおそれもある。
このような応力集中に起因して、図３に示すように、配線基板１にクラックや亀裂（図３における「Ｘ」部分）が発生し、その結果、配線基板１の導電層４の導通不良（パターン断線）を引き起こし、半導体装置の電気特性を低下させてしまう。
そこで、本発明は、上記の点に鑑みてなされたものであって、封止樹脂の端部と配線基板との境界部分に生じ得る応力を分散させて、配線基板におけるクラックの発生を抑制することができる半導体装置及びその製造方法を提供することを目的とする。
本発明の一観点によれば、配線基板上に設けられた半導体素子が封止樹脂により樹脂封止された構造を備えた半導体装置であって、前記封止樹脂と前記配線基板との境界部分の少なくとも一部に、補強樹脂が設けられていることを特徴とする半導体装置が提供される。
前記補強樹脂は、前記封止樹脂と前記配線基板との境界部分の全周に亘って設けられていてもよく、前記封止樹脂の角部の近傍における前記封止樹脂と前記配線基板との境界部分に設けられていてもよく、また、前記封止樹脂の角部における前記封止樹脂と前記配線基板との境界部分に設けられていてもよい。更に、前記補強樹脂は、前記封止樹脂を構成する材料と同じ材料から構成されても、前記封止樹脂を構成する材料と異なる材料から構成されてもよい。
本発明の別の観点によれば、配線基板上に設けられた半導体素子が封止樹脂により樹脂封止された構造を備えた半導体装置の製造方法であって、前記半導体素子を樹脂封止する際に、前記封止樹脂と同じ材料から成る補強樹脂を前記封止樹脂と一括して前記封止樹脂と前記配線基板との境界部分の少なくとも一部に設けることを特徴とする半導体装置の製造方法が提供される。
本発明の更に別の観点によれば、配線基板上に設けられた半導体素子が封止樹脂により樹脂封止された構造を備えた半導体装置の製造方法であって、前記封止樹脂を前記配線基板上に設けて固化した後に、前記封止樹脂と異なる材料から成る補強樹脂を前記封止樹脂と前記配線基板との境界部分の少なくとも一部に設けることを特徴とする半導体装置の製造方法が提供される。
本発明によれば、封止樹脂の端部と配線基板との境界部分に生じ得る応力を分散させて、配線基板におけるクラックの発生を抑制することができる半導体装置及びその製造方法を提供することができる。
以下、本発明の実施の形態について説明する。
説明の便宜上、先ず、本発明の半導体装置の実施の形態について説明し、次いで、当該半導体装置の製造方法の実施の形態について説明する。
［半導体装置］
１．本発明の半導体装置の第１の例
図４は、本発明の半導体装置の第１の例の構造を示す図である。図４（ａ）は、平面図であり、図４（ｂ）は、図４（ａ）の線Ａ−Ａにおいて切断し矢印方向に見たときの図である。
図４を参照するに、プラスチック・ボール・グリッド・アレイ（ＰＢＧＡ：Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ構造を備えた半導体装置４０においては、配線基板４１上に封止樹脂４２−１が設けられている。
封止樹脂４２−１の内部には、半導体素子（図示を省略）が、ダイボンディングフィルム等のダイボンディング材を介して配線基板４１上に載置され、金（Ａｕ）等からなるボンディングワイヤ（図示を省略）により配線基板４１に接続されている。
配線基板４１は、例えば、ガラスエポキシ樹脂などの絶縁性樹脂を基材とし、一方の主面（上面）に銅（Ｃｕ）等からなる導電層４３Ａが選択的に配設されている。導電層４３Ａは、レジスト層４４Ａにより選択的に被覆されている。
なお、図４（ａ）に示す配線基板４１の上面に形成されている配線パターン４５は、銅（Ｃｕ）から成り、表面にニッケル金（Ｎｉ−Ａｕ）めっきが施されている。配線パターン４５は、トランスファアーモールド法により金型を用いて前記封止樹脂４２−１を配線基板４１に設ける際に、溶融した封止樹脂４２−１の流動経路として機能する一方、前記ニッケル金（Ｎｉ−Ａｕ）めっきは封止樹脂４２−１との密着性は良くないため、ランナーを容易に取り除くことができる。
配線基板４１の他方の主面（下面）にも、銅（Ｃｕ）等からなる導電層４３Ｂが選択的に配設され、当該導電層４３Ｂはレジスト層４４Ｂにより選択的に被覆されている。当該レジスト層４４Ｂにより画定された導電層４３Ｂには、半田を主体とする球状電極端子等の外部接続端子（バンプ）４６が複数、グリッド状に配設され、また、導電層４３Ｂは導電層４３Ａに接続している。
ところで、上述の封止樹脂４２−１の外周部分の全周に沿って補強樹脂４２−２が設けられている。
より具体的には、補強樹脂４２−２は、配線基板４１と封止樹脂４２−１との境界部分の全周に沿って設けられ、これにより当該境界部分が補強されている。また、補強樹脂４２−２の断面は、三角形形状を有する。
補強樹脂４２−２の厚さ（鉛直方向の長さ）ａ及び補強樹脂４２−２の水平方向の配設長ｂは、それぞれ数十μｍと設定することができる。
本例では、封止樹脂４２−１も補強樹脂４２−２も同じ材料から構成されている。従って、トランスファアーモールド法により封止樹脂４２−１を配線基板４１に設けるために用いられる既存の樹脂成形金型に、補強樹脂４２−２の外形形状に対応する形状を予め形成しておいて、従来の樹脂封止工程において一括して封止樹脂４２−１と補強樹脂４２−２の双方を設けることができる。
従って、補強樹脂４２−２を設けるための特別な工程は不要となるため、従来と同じ工程で、簡易に本例の構造を形成することができる。
また、封止樹脂４２−１及び補強樹脂４２−２は、例えば、例えば、フィラー含有率が約７０乃至９０［Ｗｔ％］、ガラス転移温度Ｔｇが約１００乃至１９５[℃]、線膨張係数が約５×１０−６乃至２０×１０−６［Ｋ−１］又は５０×１０−６乃至１００×１０−６［Ｋ−１］という特性を有する熱硬化型エポキシ樹脂を用いることができる。このような特性を有する熱硬化型エポキシ樹脂は、充填性が高いため、配線基板４１上に設けられた補強樹脂４２−２の形状が複雑な形状な場合でも、当該補強樹脂４２−２を容易に成形することができる。
このように、本例の半導体装置４０では、封止樹脂４２−１の外周部分の全周に沿って補強樹脂４２−２が設けられているため、封止樹脂４２−１の外周部分の全周に亘って均一に、封止樹脂４２−１の端部と配線基板４１との境界部分が補強されている。
従って、封止樹脂４２−１の端部と配線基板４１との境界部分に、温度変化がある環境や機械的要因に基づいて生じ得る応力を分散させることができる。よって、配線基板４１におけるクラックや亀裂の発生を抑制することができ、配線基板１の導電層４の導通不良（パターン断線）の発生を防止することができる。
なお、本例では、補強樹脂４２−２の断面は、三角形形状を有しているが、本発明はかかる例に限定されない。補強樹脂４２−２の断面形状は、例えば、矩形であってもよく、また、丸みを有する部分を備えた形状であってもよい。何れの場合であっても、補強樹脂４２−２により、封止樹脂４２−１の端部と配線基板４１との境界部分を補強することができる。
また、本例では、補強樹脂４２−２の厚さ（鉛直方向の長さ）ａ及び補強樹脂４２−２の水平方向の配設長ｂは、それぞれ数十μｍと設定されているが、本発明はかかる例に限定されない。
補強樹脂４２−２の最大厚さは、封止樹脂４２−１の厚さであり、補強樹脂４２−２の水平方向の最大配設長は、封止樹脂４２−１の端部から配線基板４１の端部までの長さである。補強樹脂４２−２の厚さ（鉛直方向の長さ）ａ及び補強樹脂４２−２の水平方向の配設長ｂが長ければ長いほど、本発明の効果をより奏することができる。
２．本発明の半導体装置の第２の例
図５は、本発明の半導体装置の第２の例の構造を示す図である。図５（ａ）は、平面図であり、図５（ｂ）は、図５（ａ）の線Ｂ−Ｂにおいて切断し矢印方向に見たときの図である。図５において、図４を参照して説明した箇所と同じ箇所には同じ符号を付して、その説明を省略する。
図４に示す本発明の半導体装置の第１の例では、封止樹脂４２−１の外周部分の全周に沿って補強樹脂４２−２が設けられている。しかしながら、本発明はかかる例に限定されず、図５に示すように、補強樹脂による補強が特に必要な箇所にのみ補強樹脂を選択的に配設する構造であってもよい。
具体的には、本例の半導体装置５０では、封止樹脂４２−１と同じ材料から構成される補強樹脂４２−３を、封止樹脂４２−１の四隅近傍における封止樹脂４２−１と配線基板４１との境界部分にのみ設けている。
補強が特に必要な箇所にのみ補強樹脂４２−３を選択的に配設する部分配置構造にすることにより、応力に対して特に弱い箇所では、封止樹脂４２−１の端部と配線基板４１との境界部分が補強される一方、補強樹脂４２−３を設けない（補強樹脂４２−３による補強をしない）箇所を設けることにより、応力を緩和させることができる。
なお、本例においても、補給樹脂４２−３は封止樹脂４２−１と同じ材料から構成されているため、補強樹脂４２−３を設けるための特別な工程は不要となるため、従来と同じ工程で、簡易に本例の構造を形成することができる。
また、本例でも、補強樹脂４２−３の断面は、図５（ｂ）に示すように三角形形状を有しているが、本発明はかかる例に限定されず、例えば、矩形であってもよく、また、丸みを有する部分を備えた形状であってもよい。
更に、本例においても、図４に示す例と同様に、補強樹脂４２−３の厚さ（鉛直方向の長さ）及び補強樹脂４２−３の水平方向の配設長は、数十μｍと設定してもよく、補強樹脂４２−３の最大厚さは、封止樹脂４２−１の厚さであり、補強樹脂４２−３の水平方向の最大配設長は、封止樹脂４２−１の端部から配線基板４１の端部までの長さである。
３．本発明の半導体装置の第３の例
図６は、本発明の半導体装置の第３の例の構造を示す図である。図６（ａ）は、平面図であり、図６（ｂ）は、図６（ａ）の線Ｃ−Ｃにおいて切断し矢印方向に見たときの図である。図６において、図５を参照して説明した箇所と同じ箇所には同じ符号を付して、その説明を省略する。
本例では、図６に示すように、補強樹脂による補強が特に必要な箇所として、封止樹脂４２−１の四隅（四箇所の角部）が選択されて補強樹脂が配設されている。
具体的には、本例の半導体装置５０では、封止樹脂４２−１と同じ材料から構成される補強樹脂４２−４を、封止樹脂４２−１の四隅（四箇所の角部）にのみ設けている。
封止樹脂４２−１の四隅（四箇所の角部）は応力に対して特に弱い箇所であるため、かかる四隅（四箇所の角部）にのみ補強樹脂４２−３を選択的に配設する角部配置構造にすることにより、当該四隅（四箇所の角部）では、封止樹脂４２−１の端部と配線基板４１との境界部分が重点的に補強される。一方、封止樹脂４２−１の四辺には、補強樹脂４２−４を設けていない（補強樹脂４２−４による補強をしていない）ため、応力を緩和させることができる。
なお、本例においても、補給樹脂４２−４は封止樹脂４２−１と同じ材料から構成されているため、補強樹脂４２−４を設けるための特別な工程は不要となるため、従来と同じ工程で、簡易に本例の構造を形成することができる。
また、本例でも、補強樹脂４２−４の断面は、図６（ｂ）に示すように三角形形状を有しているが、本発明はかかる例に限定されず、例えば、矩形であってもよく、また、丸みを有する部分を備えた形状であってもよい。
更に、本例においても、図５に示す例と同様に、補強樹脂４２−４の厚さ（鉛直方向の長さ）及び補強樹脂４２−４の水平方向の配設長は、数十μｍと設定してもよく、補強樹脂４２−４の最大厚さは、封止樹脂４２−１の厚さであり、補強樹脂４２−４の水平方向の最大配設長は、封止樹脂４２−１の端部から配線基板４１の端部までの長さである。
４．本発明の半導体装置の第４の例
図７は、本発明の半導体装置の第４の例の構造を示す図である。図７（ａ）は、平面図であり、図７（ｂ）は、図７（ａ）の線Ｄ−Ｄにおいて切断し矢印方向に見たときの図である。図７において、図６を参照して説明した箇所と同じ箇所には同じ符号を付して、その説明を省略する。
図６に示す例では、封止樹脂４２−１と同じ材料から構成される補強樹脂４２−４は、封止樹脂４２−１の四隅（四箇所の角部）に、平面形状が円弧を有するように、且つ、配線基板４１の上面に形成されている配線パターン４５を部分的に覆うように設けられている。
しかしながら、本発明はかかる例に限定されず、図７に示す半導体装置７０のように、補強樹脂による補強が特に必要な箇所として、封止樹脂４２−１の四箇所の角部が選択され、各角部に、略中央部分が凹状になっている平面形状を有する補強樹脂４２−５を設けてもよい。
封止樹脂４２−１の四隅（四箇所の角部）が応力に対して特に弱い箇所であるため、かかる四隅（四箇所の角部）にのみ補強樹脂４２−５が選択的に配設されて重点的に補強される。
その一方、当該補強樹脂４２−５の平面形状は、略中央部分が凹状になっているため、図６に示す例に比し配線パターン４５を覆う量は少ない。従って、配線パターン４５の配置を、配線基板４１の上に設ける補強樹脂の形状に対応して変更する必要はない。
更に、封止樹脂４２−１の四辺には、補強樹脂４２−５を設けていない（補強樹脂４２−５による補強をしていない）ため、応力を緩和させることができる。
なお、本例においても、補給樹脂４２−５は封止樹脂４２−１と同じ材料から構成されているため、補強樹脂４２−５を設けるための特別な工程は不要となるため、従来と同じ工程で、簡易に本例の構造を形成することができる。
また、本例でも、補強樹脂４２−５の断面は、図６（ｂ）に示す例に限定されず、例えば、丸みを有する部分を備えた形状であってもよい。
更に、本例においても、図５に示す例と同様に、補強樹脂４２−５の厚さ（鉛直方向の長さ）及び補強樹脂４２−５の水平方向の配設長は、数十μｍと設定してもよく、補強樹脂４２−５の最大厚さは、封止樹脂４２−１の厚さであり、補強樹脂４２−５の水平方向の最大配設長は、封止樹脂４２−１の端部から配線基板４１の端部までの長さである。
ところで、上述の本発明の半導体装置の第１乃至第４の例では、補強樹脂４２−２乃至４２−５は、封止樹脂４２−１と同じ材料から構成されている。従って、トランスファアーモールド法により封止樹脂４２−１を配線基板４１に設けるために用いられる既存の樹脂成形金型に、補強樹脂４２−２乃至４２−５の形状に対応する形状を予め形成しておいて、従来の樹脂封止工程において一括して封止樹脂４２−１と補強樹脂４２−２の双方を設けることができる。従って、補強樹脂４２−２を設けるための特別な工程は不要となるため、従来と同じ工程で、簡易に本発明の半導体装置の第１乃至第４の例の構造を形成することができる。
しかしながら、本発明は、このように、補強樹脂４２−２乃至４２−５を、封止樹脂４２−１と一括して形成させる場合に限定されず、補強樹脂４２−２乃至４２−５として、封止樹脂４２−１の材料とは別の材料から成る樹脂を用いる場合にも、本発明を適用することができる。
以下では、補強樹脂４２−２乃至４２−５として、封止樹脂４２−１の材料とは別の材料から成る樹脂を用いる場合について説明する。
５．本発明の半導体装置の第５の例
図８は、本発明の半導体装置の第５の例の構造を示す図である。図８（ａ）は、平面図であり、図８（ｂ）は、図８（ａ）の線Ｅ−Ｅにおいて切断し矢印方向に見たときの図である。図８において、図４を参照して説明した箇所と同じ箇所には同じ符号を付して、その説明を省略する。
本例における半導体装置８０においても、図４に示す半導体装置４０と同様に、封止樹脂４２−１の外周部分の全周に沿って補強樹脂８１が設けられている。より具体的には、補強樹脂８１は、配線基板４１と封止樹脂４２−１との境界部分の全周に沿って設けられ、これにより当該境界部分が補強されている。また、補強樹脂８１の断面は、円弧部分を備えた形状を有する。
本例では、補強樹脂８１は、封止樹脂４２−１と異なる材料から構成されている。
封止樹脂４２−１として、例えば、フィラー含有率が約７０乃至９０［Ｗｔ％］、ガラス転移温度Ｔｇが約１００乃至１９５[℃]、線膨張係数が約５×１０−６乃至２０×１０−６［Ｋ−１］又は５０×１０−６乃至１００×１０−６［Ｋ−１］という特性を有する熱硬化型エポキシ樹脂を用いることができ、補強樹脂８１として、例えば、粘度が約１０００乃至１５０００［ｍＰａ・ｓ］、フィラー含有率が約０乃至８０［Ｗｔ％］、ガラス転移温度Ｔｇが約１００乃至１５０[℃]、線膨張係数が約３０×１０−６乃至４０×１０−６［Ｋ−１］又は１００×１０−６乃至１２０×１０−６［Ｋ−１］という特性を有する熱硬化型液状エポキシ樹脂を用いることができる。
詳細は後述するが、封止樹脂４２−１を配線基板４１上に設けた後に、ポッティング等の方法で、補強樹脂８１を配線基板４１上に設けることにより、本例の構造を形成することができる。
補強樹脂８１として用いることができ、上述のような特性を有する熱硬化型液状エポキシ樹脂にあっては、粘度をコントロールすれば様々な形状に形成することができるため、所望の設計に適合させるべく、封止樹脂４２−１を配設した後に、補強樹脂８１の形状や量をコントロールして補強樹脂８１を設けることができる。
このように、本例の半導体装置４０では、封止樹脂４２−１の外周部分の全周に沿って封止樹脂４２−１とは異なる材料から成る補強樹脂８１が設けられているため、封止樹脂４２−１の外周部分の全周に亘って均一に、封止樹脂４２−１の端部と配線基板４１との境界部分が補強されている。
従って、封止樹脂４２−１の端部と配線基板４１との境界部分に、温度変化がある環境や機械的要因に基づいて生じ得る応力を分散させることができる。よって、配線基板４１におけるクラックや亀裂の発生を抑制することができ、配線基板４１の導電層４の導通不良（パターン断線）の発生を防止することができる。
特に、本例では、補強樹脂８１は封止樹脂４２−１とは異なる材料から成っているため、所望の設計に適合させるべく、封止樹脂４２−１を配設した後に、補強樹脂８１の形状や量をコントロールして、補強樹脂８１を設けることができる。
なお、本例では、補強樹脂８１の断面は、円弧部分を備えた形状を有しているが、本発明はかかる例に限定されない。補強樹脂８１の断面形状は、例えば、矩形であってもよく、また、図４に示す補強樹脂４２−２のように三角形形状であってもよい。この場合、補強樹脂８１の厚さ（鉛直方向の長さ）を数十μｍとして設定してもよく、補強樹脂８１の最大厚さは、封止樹脂４２−１の厚さであり、補強樹脂８１の水平方向の配設長ｂを数十μｍとして設定してもよく、補強樹脂８１の水平方向の最大配設長は、封止樹脂４２−１の端部から配線基板４１の端部までの長さである。
何れの場合であっても、補強樹脂８１により、封止樹脂４２−１の端部と配線基板４１との境界部分を補強することができる。
６．本発明の半導体装置の第６の例
図９は、本発明の半導体装置の第６の例の構造を示す図である。図９（ａ）は、平面図であり、図９（ｂ）は、図９（ａ）の線Ｆ−Ｆにおいて切断し矢印方向に見たときの図である。図９において、図５を参照して説明した箇所と同じ箇所には同じ符号を付して、その説明を省略する。
図８に示す本発明の半導体装置の第５の例では、封止樹脂４２−１の外周部分の全周に沿って封止樹脂４２−１と異なる材料から成る補強樹脂８１が設けられている。しかしながら、本発明はかかる例に限定されず、図５に示す例と同様に、補強樹脂による補強が特に必要な箇所にのみ補強樹脂を選択的に配設する構造であってもよい。
具体的には、図９に示すように、本例の半導体装置５０では、封止樹脂４２−１と異なる材料から構成される補強樹脂９１を、封止樹脂４２−１の四隅近傍における封止樹脂４２−１と配線基板４１との境界部分にのみ設けている。
補強が特に必要な箇所にのみ補強樹脂９１を選択的に配設する部分配置構造にすることにより、応力に対して特に弱い箇所では、封止樹脂４２−１の端部と配線基板４１との境界部分が補強される一方、補強樹脂９１を設けない（補強樹脂９１による補強をしない）箇所を設けることにより、応力を緩和させることができる。
また、補給樹脂９１は封止樹脂４２−１と異なる材料から構成されているため、図８に示す例の場合と同様に、所望の設計に適合させるべく、封止樹脂４２−１を配設した後に、補強樹脂９１の形状や量をコントロールして、補強樹脂９１を設けることができる。
更に、本例では、補強樹脂９１の断面は、円弧部分を備えた形状を有しているが、本発明はかかる例に限定されない。補強樹脂９１の断面形状は、例えば、矩形であってもよく、また、図５に示す補強樹脂４２−３のように三角形形状であってもよい。この場合、補強樹脂９１の厚さ（鉛直方向の長さ）を数十μｍとして設定してもよく、補強樹脂９１の最大厚さは、封止樹脂４２−１の厚さであり、補強樹脂９１の水平方向の配設長ｂを数十μｍとして設定してもよく、補強樹脂９１の水平方向の最大配設長は、封止樹脂４２−１の端部から配線基板４１の端部までの長さである。
何れの場合であっても、補強樹脂９１により、封止樹脂４２−１の端部と配線基板４１との境界部分を補強することができる。
なお、図６又は図７に示す構造において、補強樹脂４２−４又は４２−５を構成する材料として、封止樹脂４２−１の材料と異なる材料を用いてもよい。
［半導体装置の製造方法］
次に、上述の半導体装置の製造方法について、図１０を参照して説明する。ここで、図１０は、本発明の半導体装置の製造方法を説明するための図である。図１０（ａ）乃至図１０（ｄ）の各図では、上述の配線基板４１の端部及びその近傍のみを示している。
図１０（ａ）に示すように、先ず、半導体素子３５を、配線基板４１上に、ダイボンディングフィルム等のダイボンディング材３６を介して接着し、当該ダイボンディング材３６を硬化させて半導体素子３５を配線基板４１に固定する。
次に、図１０（ｂ）に示すように、半導体素子３５の外部接続端子と配線基板４１の接続端子３７との間をボンディングワイヤ３８により接続する。
しかる後、図１０（ｃ）及び図１０（ｃ）'に示すように、半導体素子３５及びボンディングワイヤ３８等を、トランスファーモールド法により、封止樹脂４１−１を用いて樹脂封止する。
図４乃至図７を参照して説明した本発明の半導体装置の第１乃至第４の例のように、封止樹脂４１−１の材料と同じ材料から成る補強樹脂４２−２乃至４２−５を備えた構造を形成するためには、封止樹脂４２−１を配線基板４１に設けるために用いられる樹脂成形金型に、補強樹脂４２−２乃至４２−５の外形形状に対応する形状を予め形成しておいて、図１０（ｃ）に示す樹脂封止工程において一括して封止樹脂４２−１と補強樹脂４２−２乃至４２−５の双方配線基板４１上に設ける。
従って、補強樹脂４２−２乃至４２−５を設けるための特別な工程は不要となるため、従来と同じ工程で、簡易に補強樹脂４２−２乃至４２−５を配線基板４１上に設けることができる。
図１０（ｃ）では図４に示す補強樹脂４２−２が設けられている状態を示しているが、金型に形成する形状に因り、図５に示すように、補強樹脂４２−３を封止樹脂４２−１の四隅近傍にのみ設けることができ、図６に示すように、補強樹脂４２−４を封止樹脂４２−１の四隅（四箇所の角部）にのみ設けることができ、図７に示すように、封止樹脂４２−１の四箇所の角部において、各角部に、略中央部分が凹状になっている平面形状を有する補強樹脂４２−５を設けることができる。なお、上述したように、補強樹脂４２−２乃至４２−５の断面形状に特に制限はない。
何れの場合であっても、補強樹脂４２−２乃至４２−５により、封止樹脂４２−１の端部と配線基板４１との境界部分を補強することができる。
一方、図８及び図９を参照して説明した本発明の半導体装置の第５及び第６の例のように、封止樹脂４１−１の材料と異なる材料から成る補強樹脂８１及び９１を備えた構造を形成するためには、図１０（ｃ）'に示すように、封止樹脂４２−１を配線基板４１上に設けて固化した後に、液状の補強樹脂８１又は９１（図８又は図９参照）を、ポッティングノズル３９を用いて流し込み、当該補強樹脂８１又は９１を配線基板４１上に追加的に設ける。
この場合、所望の設計に適合させるべく、封止樹脂４２−１を配設した後に、配線基板４１上に設ける補強樹脂の形状や量をコントロールすることができ、これにより、図８に示すように、封止樹脂４２−１の外縁の一部と接して封止樹脂４２−１の外縁の全周に沿って補強樹脂８１を設けることができ、また、図９に示すように、封止樹脂４２−１の四隅近傍にのみ補強樹脂９１を設けることができる。
何れの場合であっても、補強樹脂８１又は９１により、封止樹脂４２−１の端部と配線基板４１との境界部分を補強することができる。
図１０（ｃ）及び図１０（ｃ）'に示す工程を経た後、図１０（ｄ）に示すように、配線基板４１−１の裏面に半田を主体とする球状電極端子等の外部接続端子（バンプ）４６を複数、グリッド状に配設して、半導体装置を形成する。
尚、前記配線基板４１−１として大判の配線基板を適用し、当該配線基板４１−１上に複数個の半導体素子３５を形成した場合には、前記外部接続端子４６の配設の後、半導体素子３５間の配線基板４１−１をダイシングブレード等を用いて切断・分離して、個々の半導体装置とする。
以上、本発明の実施の形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。
以上の説明に関し、更に以下の項を開示する。
（付記１） 配線基板上に設けられた半導体素子が封止樹脂により樹脂封止された構造を備えた半導体装置であって、
前記封止樹脂と前記配線基板との境界部分の少なくとも一部に、補強樹脂が設けられていることを特徴とする半導体装置。
（付記２） 付記１記載の半導体装置であって、
前記補強樹脂は、前記封止樹脂と前記配線基板との境界部分の全周に亘って設けられていることを特徴とする半導体装置。
（付記３） 付記１記載の半導体装置であって、
前記補強樹脂は、前記封止樹脂の角部の近傍における前記封止樹脂と前記配線基板との境界部分に設けられていることを特徴とする半導体装置。
（付記４） 付記１記載の半導体装置であって、
前記補強樹脂は、前記封止樹脂の角部における前記封止樹脂と前記配線基板との境界部分に設けられていることを特徴とする半導体装置。
（付記５） 付記４記載の半導体装置であって、
前記補強樹脂は、凹状部分が形成された平面形状を有することを特徴とする半導体装置。
（付記６） 付記１乃至５いずれか一項記載の半導体装置であって、
前記補強樹脂の鉛直方向の長さは、数十μｍ以上、前記封止樹脂の厚さ以下、の長さであることを特徴とする半導体装置。
（付記７） 付記１乃至６いずれか一項記載の半導体装置であって、
前記補強樹脂の水平方向の配設長は、数十μｍ以上、前記封止樹脂の端部から前記配線基板の端部までの長さ以下、の長さであることを特徴とする半導体装置。
（付記８） 付記１乃至７いずれか一項記載の半導体装置であって、
前記補強樹脂は、前記封止樹脂を構成する材料と同じ材料から構成されることを特徴とする半導体装置。
（付記９） 付記８記載の半導体装置であって、
前記封止樹脂及び前記補強樹脂は、熱硬化型エポキシ樹脂から成ることを特徴とする半導体装置。
（付記１０） 付記１乃至７いずれか一項記載の半導体装置であって、
前記補強樹脂は、前記封止樹脂を構成する材料と異なる材料から構成されることを特徴とする半導体装置。
（付記１１） 付記１０記載の半導体装置であって、
前記補強樹脂は、熱硬化型液状エポキシ樹脂から成ることを特徴とする半導体装置。
（付記１２） 配線基板上に設けられた半導体素子が封止樹脂により樹脂封止された構造を備えた半導体装置の製造方法であって、
前記半導体素子を樹脂封止する際に、前記封止樹脂と同じ材料から成る補強樹脂を前記封止樹脂と一括して前記封止樹脂と前記配線基板との境界部分の少なくとも一部に設けることを特徴とする半導体装置の製造方法。
（付記１３） 付記１２記載の半導体装置の製造方法であって、
前記封止樹脂を用いて前記半導体素子を樹脂封止する際に用いられる金型に、前記配線基板上に設けられる前記補強樹脂の外形形状に対応する形状が、予め形成されていることを特徴とする半導体装置の製造方法。
（付記１４） 配線基板上に設けられた半導体素子が封止樹脂により樹脂封止された構造を備えた半導体装置の製造方法であって、
前記封止樹脂を前記配線基板上に設けて固化した後に、前記封止樹脂と異なる材料から成る補強樹脂を前記封止樹脂と前記配線基板との境界部分の少なくとも一部に設けることを特徴とする半導体装置の製造方法。
（付記１５） 付記１４記載の半導体装置の製造方法であって、
ポッティングにより前記補強樹脂を前記配線基板上に設けることを特徴とする半導体装置の製造方法。
従来のＰＢＧＡパッケージ構造を備えた半導体装置の構造を示す図である。 図１に示すＰＢＧＡパッケージ構造を備えた半導体装置と、従来のリードフレーム型半導体装置との関係を示す平面図である。 図１において点線で囲んだ部分の拡大図である。 本発明の半導体装置の第１の例の構造を示す図である。 本発明の半導体装置の第２の例の構造を示す図である。 本発明の半導体装置の第３の例の構造を示す図である。 本発明の半導体装置の第４の例の構造を示す図である。 本発明の半導体装置の第５の例の構造を示す図である。 本発明の半導体装置の第６の例の構造を示す図である。 本発明の半導体装置の製造方法を説明するための図である。
符号の説明
１、４１ 配線基板
２、３５ 半導体素子
７、４２−１ 封止樹脂
１０、４０、５０、６０、７０、８０、９０ 半導体装置
３９ ポッティングノズル
４２−２、４２−３、４２−４、４２−５、８１、９１ 補強樹脂

Claims (10)

  1. 配線基板上に設けられた半導体素子が封止樹脂により樹脂封止された構造を備えた半導体装置であって、
    前記封止樹脂と前記配線基板との境界部分の少なくとも一部に、補強樹脂が設けられていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記補強樹脂は、前記封止樹脂と前記配線基板との境界部分の全周に亘って設けられていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記補強樹脂は、前記封止樹脂の角部の近傍における前記封止樹脂と前記配線基板との境界部分に設けられていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置であって、
    前記補強樹脂は、前記封止樹脂の角部における前記封止樹脂と前記配線基板との境界部分に設けられていることを特徴とする半導体装置。
  5. 請求項１乃至４いずれか一項記載の半導体装置であって、
    前記補強樹脂の鉛直方向の長さは、数十μｍ以上、前記封止樹脂の厚さ以下、の長さであることを特徴とする半導体装置。
  6. 請求項１乃至５いずれか一項記載の半導体装置であって、
    前記補強樹脂の水平方向の配設長は、数十μｍ以上、前記封止樹脂の端部から前記配線基板の端部までの長さ以下、の長さであることを特徴とする半導体装置。
  7. 請求項１乃至６いずれか一項記載の半導体装置であって、
    前記補強樹脂は、前記封止樹脂を構成する材料と同じ材料から構成されることを特徴とする半導体装置。
  8. 請求項１乃至６いずれか一項記載の半導体装置であって、
    前記補強樹脂は、前記封止樹脂を構成する材料と異なる材料から構成されることを特徴とする半導体装置。
  9. 配線基板上に設けられた半導体素子が封止樹脂により樹脂封止された構造を備えた半導体装置の製造方法であって、
    前記半導体素子を樹脂封止する際に、前記封止樹脂と同じ材料から成る補強樹脂を前記封止樹脂と一括して前記封止樹脂と前記配線基板との境界部分の少なくとも一部に設けることを特徴とする半導体装置の製造方法。
  10. 配線基板上に設けられた半導体素子が封止樹脂により樹脂封止された構造を備えた半導体装置の製造方法であって、
    前記封止樹脂を前記配線基板上に設けて固化した後に、前記封止樹脂と異なる材料から成る補強樹脂を前記封止樹脂と前記配線基板との境界部分の少なくとも一部に設けることを特徴とする半導体装置の製造方法。
JP2006221953A 2006-08-16 2006-08-16 半導体装置及びその製造方法 Expired - Fee Related JP5428123B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006221953A JP5428123B2 (ja) 2006-08-16 2006-08-16 半導体装置及びその製造方法
US11/643,895 US8105871B2 (en) 2006-08-16 2006-12-22 Semiconductor device and manufacturing method of the same
TW095148441A TWI337396B (en) 2006-08-16 2006-12-22 Semiconductor device and manufacturing method of the same
KR1020070002874A KR100852659B1 (ko) 2006-08-16 2007-01-10 반도체 장치 및 그 제조 방법
CN2007100016885A CN101127333B (zh) 2006-08-16 2007-01-12 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006221953A JP5428123B2 (ja) 2006-08-16 2006-08-16 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008047699A true JP2008047699A (ja) 2008-02-28
JP5428123B2 JP5428123B2 (ja) 2014-02-26

Family

ID=39095312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006221953A Expired - Fee Related JP5428123B2 (ja) 2006-08-16 2006-08-16 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US8105871B2 (ja)
JP (1) JP5428123B2 (ja)
KR (1) KR100852659B1 (ja)
CN (1) CN101127333B (ja)
TW (1) TWI337396B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120268899A1 (en) * 2011-04-21 2012-10-25 Tessera Research Llc Reinforced fan-out wafer-level package
TWI467757B (zh) * 2013-08-02 2015-01-01 Chipbond Technology Corp 半導體結構
TWI467711B (zh) * 2013-09-10 2015-01-01 Chipbond Technology Corp 半導體結構
KR20160074060A (ko) 2014-12-18 2016-06-28 인하대학교 산학협력단 응력 감소 구조를 갖는 플라스틱 볼 그리드 어레이 패키지

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109936A (ja) * 1991-10-14 1993-04-30 Sony Corp 半導体の封止方法
JPH06275670A (ja) * 1993-03-23 1994-09-30 Matsushita Electric Ind Co Ltd 電子部品の製造方法
JPH07321248A (ja) * 1994-05-26 1995-12-08 Nec Corp ボールグリッドアレイ半導体装置およびその製造方法
JPH09129785A (ja) * 1995-09-05 1997-05-16 Motorola Inc ダイの輪郭が形成されたパッケージ・ボディを有する半導体素子およびその製造方法
JP2000323623A (ja) * 1999-05-13 2000-11-24 Mitsubishi Electric Corp 半導体装置
JP2002134661A (ja) * 2000-10-26 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04136857A (ja) * 1990-09-28 1992-05-11 Hitachi Ltd 光硬化性レジスト組成物およびこれを用いたプリント回路板の製造方法およびプリント回路板
US5859471A (en) * 1992-11-17 1999-01-12 Shinko Electric Industries Co., Ltd. Semiconductor device having tab tape lead frame with reinforced outer leads
JP3534501B2 (ja) 1995-08-25 2004-06-07 株式会社ルネサステクノロジ 半導体装置の製造方法
US5973337A (en) * 1997-08-25 1999-10-26 Motorola, Inc. Ball grid device with optically transmissive coating
JP2000077435A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体装置及びその製造方法
JP2000114427A (ja) 1998-10-07 2000-04-21 Hitachi Ltd 半導体装置およびその製造方法
JP2000164788A (ja) * 1998-11-20 2000-06-16 Anam Semiconductor Inc 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法
KR100319624B1 (ko) * 1999-05-20 2002-01-09 김영환 반도체 칩 패키지 및 그 제조방법
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
US6570259B2 (en) * 2001-03-22 2003-05-27 International Business Machines Corporation Apparatus to reduce thermal fatigue stress on flip chip solder connections
JP3565204B2 (ja) 2001-12-28 2004-09-15 三菱電機株式会社 電子装置
JP2004361308A (ja) * 2003-06-06 2004-12-24 Fuji Electric Device Technology Co Ltd 物理量検出装置および物理量検出手段格納ケース
JP4036854B2 (ja) * 2003-09-30 2008-01-23 三洋電機株式会社 有機電界発光装置およびその製造方法
TWI259564B (en) 2003-10-15 2006-08-01 Infineon Technologies Ag Wafer level packages for chips with sawn edge protection
JP2005311321A (ja) * 2004-03-22 2005-11-04 Sharp Corp 半導体装置およびその製造方法、並びに、該半導体装置を備えた液晶モジュールおよび半導体モジュール
JP2006024657A (ja) 2004-07-07 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109936A (ja) * 1991-10-14 1993-04-30 Sony Corp 半導体の封止方法
JPH06275670A (ja) * 1993-03-23 1994-09-30 Matsushita Electric Ind Co Ltd 電子部品の製造方法
JPH07321248A (ja) * 1994-05-26 1995-12-08 Nec Corp ボールグリッドアレイ半導体装置およびその製造方法
JPH09129785A (ja) * 1995-09-05 1997-05-16 Motorola Inc ダイの輪郭が形成されたパッケージ・ボディを有する半導体素子およびその製造方法
JP2000323623A (ja) * 1999-05-13 2000-11-24 Mitsubishi Electric Corp 半導体装置
JP2002134661A (ja) * 2000-10-26 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN101127333B (zh) 2010-06-02
KR100852659B1 (ko) 2008-08-18
US20080042254A1 (en) 2008-02-21
JP5428123B2 (ja) 2014-02-26
CN101127333A (zh) 2008-02-20
TW200812022A (en) 2008-03-01
KR20080015699A (ko) 2008-02-20
TWI337396B (en) 2011-02-11
US8105871B2 (en) 2012-01-31

Similar Documents

Publication Publication Date Title
JP5598787B2 (ja) 積層型半導体装置の製造方法
US8564108B2 (en) Semiconductor device with heat spreader
US20090278248A1 (en) Semiconductor device and method of fabrication
US10043771B2 (en) Semiconductor device with insulation layers
JP5428123B2 (ja) 半導体装置及びその製造方法
JP2009049218A (ja) 半導体装置及び半導体装置の製造方法
CN101809740B (zh) 电子部件安装构造体及其制造方法
JP2006339595A (ja) 半導体装置
JP2002373968A (ja) 電子回路装置およびその製造方法
JP2012009713A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2007250703A (ja) 半導体装置及びその製造方法
KR100475337B1 (ko) 고전력칩스케일패키지및그제조방법
CN108630637A (zh) 散热件及具有散热件的芯片封装件
JP5998033B2 (ja) 半導体装置及びその製造方法
JP2009016738A (ja) 半導体装置
CN108336041A (zh) 散热件及具有散热件的芯片封装件
KR101459566B1 (ko) 히트슬러그, 그 히트슬러그를 포함한 반도체 패키지 및 그 제조방법
JP2011249398A (ja) 回路装置
JP2017183417A (ja) 半導体装置
JP2011061055A (ja) 半導体装置の製造方法
JP2012114349A (ja) 半導体装置
JP2007234683A (ja) 半導体装置およびその製造方法
KR101535404B1 (ko) 반도체 패키지 및 그 제조방법
JP2005223162A (ja) チップ状電子部品、その製造方法及び実装構造
JP2011233672A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090324

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111021

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120724

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131118

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5428123

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees