JP2000114427A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000114427A JP28496798A JP28496798A JP2000114427A JP 2000114427 A JP2000114427 A JP 2000114427A JP 28496798 A JP28496798 A JP 28496798A JP 28496798 A JP28496798 A JP 28496798A JP 2000114427 A JP2000114427 A JP 2000114427A
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Noriyuki Takahashi
典之 高橋
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Hitachi Ltd
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  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 薄膜配線基板とモールド部との密着性を向上
させて信頼性の向上を図る。 【解決手段】 チップ支持部およびその周囲に迫り出し
た基板突出部2cを備えた薄膜配線基板2と、半導体チ
ップを樹脂封止して形成したモールド本体部6aと、薄
膜配線基板2のチップ支持面2b側にモールド本体部6
aの角部6dから突出して形成されたモールド突出部6
bと、薄膜配線基板2の裏面の基板角部2hに設けられ
たモールド補強部6cと、前記チップ支持部および基板
突出部2cの前記裏面側に設けられた複数のはんだボー
ル3とからなり、モールド本体部6aとモールド突出部
6bとモールド補強部6cとがトランスファーモールド
によって一体に形成されているため、薄膜配線基板2と
モールド部6との密着性の向上を図れる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特にモールドが行われる半導体装置の薄膜配線基
板とモールド部との密着性向上に適用して有効な技術に
関する。
【0002】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【0003】半導体集積回路が形成された半導体チップ
を有する半導体装置において、その小形・多ピン化を図
る構造の一例としてFAN−in/out構造のBGA
(Ball Grid Array,CSP(Chip Scale Packageあるい
はChip Size Package)も含む)が知られている。
【0004】このFAN−in/out構造のBGAで
は、ポリイミドテープなどのテープ基材からなる薄膜配
線基板が、半導体チップを支持するチップ支持部とその
周囲に迫り出した基板突出部とからなり、薄膜配線基板
におけるチップ支持部すなわちチップ裏面とその外側周
囲の基板突出部とに外部端子であるバンプ端子が設けら
れている。
【0005】したがって、FAN−in/outタイプ
のBGAでは、片面モールド構造が主流であり、トラン
スファーモールドによって薄膜配線基板の表面にモール
ド部が形成される。
【0006】ここで、種々のBGA(ファインピッチB
GA=CSPを含む)の構造については、例えば、日刊
工業新聞社1997年3月1日発行、「表面実装技術1
997/3月号/Vol.7、No.3」、2頁〜9頁
に記載されている。
【0007】
【発明が解決しようとする課題】ところが、前記した技
術のBGAは、片面モールド構造であるため、モールド
形成後、薄膜配線基板とモールド部との熱膨張係数の差
によって、薄膜配線基板に変形や反りが発生することが
問題となる。
【0008】さらに、外周バンプの実装後の接合強度の
低下が問題となる。
【0009】また、ポリイミドテープなどの薄膜配線基
板と封止用樹脂によるモールド部とでは、その密着性が
悪く、両者の間で剥離が起こり、耐湿性を低下させるこ
とが問題となる(剥離による耐湿性不良の発生)。
【0010】さらに、モールド部は、薄膜配線基板の配
線パターンのAuめっき部への密着性が悪く、その結
果、耐湿・耐久性を低下させることが問題となる(耐湿
・耐久性不良の発生)。
【0011】本発明の目的は、薄膜配線基板とモールド
部との密着性を向上させて信頼性の向上を図るととも
に、外周バンプの実装後の接合強度の向上を図る半導体
装置およびその製造方法を提供することにある。
【0012】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0013】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0014】すなわち、本発明の半導体装置は、樹脂封
止形のものであり、半導体チップを支持するチップ支持
部およびその周囲に迫り出した基板突出部を備えた薄膜
配線基板と、前記半導体チップを樹脂封止して形成した
モールド本体部と、前記薄膜配線基板のチップ支持面側
に前記モールド本体部の角部から突出して形成されたモ
ールド突出部と、前記薄膜配線基板の前記チップ支持面
側と反対側の非チップ支持面の基板角部に設けられたモ
ールド補強部と、前記薄膜配線基板の前記チップ支持部
および前記基板突出部の前記非チップ支持面側に設けら
れた外部端子とを有するものである。
【0015】これにより、モールド部の薄膜配線基板へ
の接合面積を増やすことができるため、薄膜配線基板と
モールド部との密着性を向上させることができる。
【0016】その結果、薄膜配線基板とモールド部とに
おける剥離の発生を防ぐことができ、したがって、半導
体装置における耐湿性の低下を防止できる。
【0017】また、本発明の半導体装置の製造方法は、
モールドを行って組み立てるものであり、薄膜配線基板
のチップ支持部に半導体チップを配置して、前記半導体
チップと前記薄膜配線基板とを接合する工程と、前記半
導体チップの表面電極とこれに対応する前記薄膜配線基
板の基板電極とを電気的に接続する工程と、前記半導体
チップを前記モールドによって樹脂封止してモールド本
体部を形成する工程と、前記薄膜配線基板のチップ支持
面側に前記モールド本体部の角部から突出したモールド
突出部を前記モールドによって形成する工程と、前記薄
膜配線基板の前記チップ支持面側と反対側の非チップ支
持面の基板角部にモールド補強部を前記モールドによっ
て形成する工程と、前記薄膜配線基板の前記チップ支持
部およびその周囲に迫り出した基板突出部の前記非チッ
プ支持面側に外部端子を設ける工程とを有するものであ
る。
【0018】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【0019】図1は本発明による半導体装置(BGA)
のモールド部の構造の実施の形態の一例を示す外観斜視
図、図2は図1に示す半導体装置の底面側の構造の一例
を示す外観斜視図、図3は図1のA−A線に沿う断面の
構造を示す断面図、図4は図1のB−B線に沿う断面の
構造を示す断面図、図5は図1に示す半導体装置を製造
する際に用いるテープ基材の構造の一例を一部省略して
示す平面図である。
【0020】図1〜図4に示す本実施の形態の半導体装
置は、小形化を図ったファインピッチ(狭ピッチ)タイ
プのBGAであり、CSPとも呼ばれるものである。
【0021】したがって、前記BGAは、主面1bに半
導体集積回路が形成された半導体チップ1と同等の大き
さもしくはわずかにそれより大きいサイズのものであ
る。
【0022】さらに、前記BGAは、封止用樹脂を用い
てトランスファーモールドによって半導体チップ1を樹
脂封止して組み立てる樹脂封止形のものである。
【0023】図1〜図5を用いて、前記BGAの構成に
ついて説明すると、半導体チップ1を支持するチップ支
持部2g(図3参照)およびその周囲に迫り出した基板
突出部2cを備えた薄膜配線基板2と、半導体チップ1
を樹脂封止して形成したモールド本体部6aと、薄膜配
線基板2のチップ支持面2b側にモールド本体部6aの
角部6dから突出して形成されたモールド突出部6b
と、薄膜配線基板2のチップ支持面2b側と反対側の非
チップ支持面である裏面2fの基板角部2hに設けられ
たモールド補強部6cと、薄膜配線基板2のチップ支持
部2gおよび基板突出部2cの裏面2f(非チップ支持
面)側に設けられた複数の外部端子であるはんだボール
3とからなり、モールド本体部6aとモールド突出部6
bとモールド補強部6cとがトランスファーモールドに
よって一体に形成されているものである。
【0024】すなわち、本実施の形態のBGAは、モー
ルド本体部6aとモールド突出部6bとモールド補強部
6cとからなるモールド部6が、一体に繋がって形成さ
れ、かつ、薄膜配線基板2の裏面2f側において、半導
体チップ1の下方箇所(薄膜配線基板2のチップ支持部
2g)とその周囲の半導体チップ1の外側箇所(薄膜配
線基板2の基板突出部2c)とに外部端子であるはんだ
ボール3が、図2に示すように、格子状に配置されたF
AN−in/out構造のものである。
【0025】したがって、前記BGAでは、薄膜配線基
板2の裏面2fの全体に亘ってはんだボール3が設けら
れている。
【0026】なお、薄膜配線基板2の基板突出部2c
は、モールド本体部6aの外周にモールドされることな
く露出した箇所であり、その基板角部2hの表裏面にモ
ールド突出部6bとモールド補強部6cとが形成されて
いる。
【0027】そこで、本実施の形態のBGAは、薄膜配
線基板2の4つの基板角部2hの表裏両面に、繋がった
状態のモールド突出部6bとモールド補強部6cとが形
成されているため、薄膜配線基板2とモールド部6との
密着性を向上でき、さらに、基板突出部2cをその両端
部でモールド突出部6bとモールド補強部6cとによっ
て密着支持して張り状態を形成しているため、基板突出
部2cの剛性を高めることができ、これにより、基板突
出部2cに反りや変形が形成されることを防ぐものであ
る。
【0028】なお、薄膜配線基板2の基板角部2hに
は、図4に示すように、2つずつ貫通孔2iが形成され
ており、モールド時に封止用樹脂が注入された際に、前
記封止用樹脂がこの貫通孔2iを通って薄膜配線基板2
のチップ支持面2b側から裏面2f側に抜けることがで
き、これにより、貫通孔2iを介してモールド突出部6
bとモールド補強部6cとが繋がって一体に形成された
構造を実現できる。
【0029】つまり、薄膜配線基板2の基板角部2hに
2つずつ貫通孔2iが形成されているため、モールド時
に封止用樹脂が、この貫通孔2iを通って薄膜配線基板
2のチップ支持面2b側から裏面2f側に抜け、その結
果、貫通孔2iを介してモールド突出部6bとモールド
補強部6cとを一体に形成するものである。
【0030】なお、1つの基板角部2hには2つずつの
貫通孔2iが形成されており、2つの貫通孔2iの間に
はブリッジ部2kが形成されているため、基板突出部2
cを張り状態とした際に、この張り状態の強度をさらに
高めることができる。
【0031】ここで、本実施の形態のFAN−in/o
ut構造のBGA(CSPともいう)の各構成部材の詳
細について説明する。
【0032】まず、薄膜配線基板2は、薄いテープ状の
配線基板であり、例えば、ポリイミドテープなどから成
るテープ基材を用いて形成したものである。
【0033】その際、本実施の形態では、複数の薄膜配
線基板2が2列に配置された図5に示す短冊形のベース
基材8を用い、このベース基材8上でそれぞれのBGA
を一括して製造する。
【0034】つまり、ベース基材8においては、BGA
1個相当の領域となる薄膜配線基板2が複数個形成さ
れ、さらに、それぞれの薄膜配線基板2には、配線パタ
ーン2e(図2参照)、バンプランド2dおよびボンデ
ィング電極2a(基板電極)が必要数に応じて形成され
ている。バンプランド2dは、はんだボール3が取り付
けられるものであるため、このバンプランド2dも格子
状に配置されている。
【0035】また、ベース基材8の両側部には、モール
ド工程や切断工程などで位置決めを行うための複数の位
置決め孔8aが形成され、さらに、モールド金型のラン
ナ部などの樹脂流路に対応した樹脂剥離用のAuめっき
部4が形成されている。
【0036】なお、Auめっき部4には、モールド後
に、封止用樹脂を分離させる突き上げピン突出用の樹脂
分離用孔8bが形成されている。
【0037】さらに、それぞれの薄膜配線基板2におい
て、配線パターン2eの露出箇所には、図3に示すソル
ダレジスト2jが塗布されている。
【0038】また、モールド本体部6aとモールド突出
部6bとモールド補強部6cとからなるモールド部6
は、例えば、モールド用のエポキシ系の熱硬化性の封止
用樹脂を熱硬化させて形成したものである。
【0039】なお、半導体チップ1は、ダイボンド用の
接合材5(例えば、エポキシ系の熱硬化性の接着剤)に
よって薄膜配線基板2のチップ支持面2bのチップ支持
部2gに固定されている。
【0040】さらに、図3に示すように、半導体チップ
1には、その主面1bの端部周囲に複数の表面電極であ
るパッド1aが形成され(周辺パッド配列)、このパッ
ド1aと、これに対応した薄膜配線基板2のボンディン
グ電極2aとがボンディング用のワイヤ7(例えば、金
線など)によって電気的に接続されている。
【0041】すなわち、半導体チップ1のパッド1aと
これに対応する薄膜配線基板2のボンディング電極2a
とが、ワイヤ7を用いたワイヤボンディングによって電
気的に接続され、さらに、配線パターン2eとバンプラ
ンド2dとを介して外部端子であるはんだボール3と電
気的に接続されている。
【0042】次に、本実施の形態による半導体装置(B
GA)の製造方法について説明する。
【0043】なお、前記半導体装置の製造方法は、図1
〜図4に示すBGAの製造方法であり、本実施の形態で
は、図5に示す複数枚(例えば、10枚程度)の薄膜配
線基板2を2列にマトリクス配置した1枚のポリイミド
テープのベース基材8を用いて複数のBGAを製造する
場合を説明する。
【0044】まず、主面1bに所望の半導体集積回路が
形成された複数の半導体チップ1を備える半導体ウェハ
(図示せず)を準備し、続いて、この半導体ウェハをダ
イシングして、前記半導体ウェハを個々の半導体チップ
1に切断・分離する。
【0045】その後、所定検査によって良品と判定され
た半導体チップ1を用意し、さらに、この半導体チップ
1のパッド1aに対応するボンディング電極2a(基板
電極)が設けられた複数の薄膜配線基板2を備えたベー
ス基材8を準備する。
【0046】なお、ベース基材8は、図5に示すよう
に、BGA1個分相当の領域である薄膜配線基板2を2
列にマトリクス配置で複数個備えたテープ状の薄膜基板
である(ただし、薄膜配線基板2は、マトリクス配置に
限定されるものではなく、1列に配置されていてもよ
い)。
【0047】続いて、ベース基材8の各々の薄膜配線基
板2のチップ支持面2bのチップ支持部2g(図5参
照)に接合材5の塗布を行う。
【0048】なお、ここで用いる接合材5は、例えば、
熱硬化性のエポキシ系の接着剤などである。
【0049】その後、それぞれの薄膜配線基板2のチッ
プ支持面2bのチップ支持部2gに1個ずつ半導体チッ
プ1を配置して半導体チップ1と薄膜配線基板2とを接
合する。
【0050】すなわち、ダイボンド(チップマウントと
もいう)を行って、ベース基材8上に所定数の半導体チ
ップ1を搭載する。
【0051】ここでは、所定の温度に加熱して接合材5
を硬化させてダイボンドを行う。
【0052】その後、それぞれ半導体チップ1におい
て、ワイヤボンディングを行って、半導体チップ1のパ
ッド1a(表面電極)とこれに対応する薄膜配線基板2
のボンディング電極2a(基板電極)とを電気的に接続
する。
【0053】これにより、図3および図4に示すよう
に、半導体チップ1のパッド1aと薄膜配線基板2のボ
ンディング電極2aとが金線などのワイヤ7によって電
気的に接続される。
【0054】前記ワイヤボンディング終了後、それぞれ
の半導体チップ1をトランスファーモールドによって樹
脂封止してモールド本体部6aを形成し、かつ、それぞ
れの薄膜配線基板2のチップ支持面2b側にモールド本
体部6aの4つの角部6dから突出したモールド突出部
6bを形成し、さらに、薄膜配線基板2の裏面2f側の
基板角部2hにモールド補強部6cを形成する。
【0055】すなわち、トランスファーモールドによる
樹脂封止を行ってベース基材8のそれぞれの薄膜配線基
板2にモールド本体部6aとモールド突出部6bとモー
ルド補強部6cとを形成する。
【0056】この際、ベース基材8に取り付けた複数の
半導体チップ1をトランスファモールドによって個々に
同時に樹脂封止してそれぞれの薄膜配線基板2のモール
ド部6を一括して形成する。
【0057】さらに、本実施の形態では、トランスファ
ーモールドを行う際に、それぞれの薄膜配線基板2の4
つの基板角部2hに形成された2つの貫通孔2iに封止
用樹脂を通してモールド突出部6bとモールド補強部6
cとを繋げて一体に形成し、モールド本体部6aとモー
ルド突出部6bとモールド補強部6cとを同一の封止用
樹脂注入によって一体に形成する。
【0058】つまり、モールド時に、図示しないモール
ド金型のキャビティ部に封止用樹脂を注入すると、前記
封止用樹脂は、まず、薄膜配線基板2のチップ支持面2
b上を充填し、さらに、基板角部2hを充填した後、2
つの貫通孔2iを通って薄膜配線基板2の裏面2f側に
抜け、その後、裏面2f側の基板角部2hを充填する。
【0059】その結果、貫通孔2iを介してモールド突
出部6bとモールド補強部6cとを繋がった一体の構造
に形成できる。
【0060】なお、前記トランスファーモールドを行う
モールド金型として、モールド本体部6aに対応したモ
ールド金型のキャビティ部のキャビティ角部からその対
角方向に向けて封止用樹脂を注入するゲート方式を用い
ることが好ましく、さらに、マトリクス配置された薄膜
配線基板2に応じて同様にマトリクス配置されたキャビ
ティ部に対し、モールド金型のポット部から1対1の対
応でランナ部が設けられたブランチ方式のモールド金型
を用いることが好ましい。
【0061】つまり、前記ブランチ方式のモールド金型
において、前記キャビティ部のキャビティ角部からその
対角方向に向けて封止用樹脂を注入するゲート方式を用
いることにより、薄膜配線基板2の4つの基板角部2h
に対して充分に前記封止用樹脂を供給することができ、
モールド突出部6bおよびモールド補強部6cが未充填
となることを防げる。
【0062】これにより、モールド本体部6aとモール
ド突出部6bとモールド補強部6cとを一体で形成でき
る。
【0063】モールド終了後、ベース基材8のそれぞれ
の薄膜配線基板2に外部端子であるはんだボール3を設
ける。
【0064】ここでは、各々の薄膜配線基板2のチップ
支持部2gの裏面2f側に対応した箇所とその周囲に迫
り出した基板突出部2cとに、ボンディング電極2aと
電気的に接続されたバンプランド2dを介して所定数の
はんだボール3を設ける。
【0065】その際、まず、はんだボールの転写を行っ
て、それぞれの薄膜配線基板2のバンプランド2dには
んだボール3を仮固定する。
【0066】その後、個々の薄膜配線基板2にはんだボ
ール3を仮固定したベース基材8を図示しないリフロー
炉などに通し、これによって、はんだボール3の取付け
を行う。
【0067】はんだボール3取付け後、ベース基材8か
らそれぞれの薄膜配線基板2をそれぞれ切断して分離さ
せる。
【0068】その際の切断方法は、打ち抜き金型を用い
た型切断である。
【0069】その結果、図1〜図4に示すようなBGA
を製造することができる。
【0070】本実施の形態の半導体装置(BGA)およ
びその製造方法によれば、以下のような作用効果が得ら
れる。
【0071】すなわち、薄膜配線基板2の基板突出部2
cの4つの基板角部2hにモールド本体部6aから突出
したモールド突出部6bと裏面2fのモールド補強部6
cとが形成されたことにより、モールド部6の薄膜配線
基板2への接合面積を増やすことができ、これにより、
薄膜配線基板2とモールド部6との密着性を向上させる
ことができる。
【0072】その結果、薄膜配線基板2とモールド部6
とにおける剥離の発生を防止することができ、これによ
り、BGA(半導体装置)における耐湿性の低下を防止
できる。
【0073】なお、薄膜配線基板2のそれぞの基板角部
2hに貫通孔2iが形成され、この貫通孔2iを介して
モールド突出部6bとモールド補強部6cとが繋がって
一体に形成されていることにより、薄膜配線基板2の基
板角部2hの金属めっき部であるAuめっき部4におけ
る薄膜配線基板2とモールド部6との密着性をさらに向
上させることができる。
【0074】これにより、薄膜配線基板2の剥離の発生
し易い基板角部2hにおいても、モールド突出部6bと
モールド補強部6cとによって応力を緩和させることが
でき、その結果、前記剥離の発生を防ぐことができる。
【0075】したがって、BGAのパッケージリングに
おいて信頼性を向上でき、これにより、BGAにおける
耐湿・耐久性の向上を図ることができる。
【0076】その結果、高い信頼性を有したBGAを実
現することが可能になる。
【0077】また、薄膜配線基板2の基板角部2hにモ
ールド突出部6bとモールド補強部6cとが形成された
ことにより、4つの基板角部2hでのモールド突出部6
bとモールド補強部6cとによる基板突出部2cに対し
ての張り状態の強度を確保できる。
【0078】したがって、基板突出部2cの剛性が高く
なるため、この基板突出部2cにおける反りや変形を緩
和できる。
【0079】これにより、基板突出部2cに設けられる
はんだボール3(外部端子)に対しての平坦度を向上で
き、その結果、製品であるBGA(半導体装置)の信頼
性を向上できる。
【0080】したがって、小形タイプのBGAすなわち
ファインピッチタイプのBGA(CSPともいう)にお
いても、基板突出部2cの反りや変形を防止でき、これ
により、はんだボール3の平坦度を向上できる。
【0081】ただし、実装後の熱ストレスにより、封止
用樹脂とポリイミド材との熱膨張係数の差によって前記
反りは避けられないものとなるが、基板突出部2cは柔
軟性を有するためモールドの反りなどに影響されず、そ
の結果、実装後のはんだボール3の接合強度低下を緩和
する(防止する)作用も可能になる。
【0082】なお、基板突出部2cは、モールドされる
ことなく露出している。
【0083】したがって、薄膜配線基板2上が全面モー
ルドされている構造と比較して、露出した基板突出部2
cがモールド部6とのモールド時の熱膨張差を吸収する
ため、基板突出部2cに柔軟性を持たせることもでき
る。
【0084】すなわち、本実施の形態のBGAは、薄膜
配線基板2上が全面モールドされている構造と比較した
場合、薄膜配線基板2が、ある程度の強度を維持しつ
つ、柔軟性も合わせ持つことができる。
【0085】これにより、本実施の形態の構造のBGA
をプリント配線基板などの実装基板に実装する場合、実
装基板側の反りなどに対しても柔軟に対応することがで
きる。
【0086】また、薄膜配線基板2の4つの基板角部2
hで基板突出部2cとモールド突出部6bとの密着性を
向上できるため、モールド金型のキャビティ部に対して
外周エアベントを形成できる。
【0087】これにより、トランスファーモールドを行
う際の未充填の発生を防止でき、その結果、トランスフ
ァーモールドにおける充填性の向上を図ることができ
る。
【0088】したがって、複数の薄膜配線基板2がマト
リクス配置されたテープ基材であるベース基材8を用い
て複数のBGAを一括して製造する場合であっても、そ
れぞれの薄膜配線基板2に対してのトランスファーモー
ルドの際の封止用樹脂の充填性を考慮してモールドを行
うことができる。
【0089】これにより、BGAの製造工程のトランス
ファーモールドにおける量産性を向上できる。
【0090】また、薄膜配線基板2の非チップ支持面で
ある裏面2fの基板角部2hにモールド補強部6cを形
成する際に、前記実装基板の電極とBGAとの間隔であ
るスタンドオフ高さを考慮してこのモールド補強部6c
を形成することにより、BGAの前記実装基板への実装
時の平坦度を向上でき、その結果、前記実装基板との間
で確実な接合を実現させることができる。
【0091】さらに、薄膜配線基板2の裏面2f(非チ
ップ支持面)の基板角部2hにモールド補強部6cが形
成されたことにより、BGAの前記実装基板への実装時
のモールド本体部6aの上方からの荷重に対して、この
荷重を平均化することができるとともに、この荷重を平
均化して支えることができる。
【0092】これにより、BGAの実装性を向上でき
る。
【0093】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【0094】例えば、前記実施の形態では、モールド部
6におけるモールド突出部6bとモールド補強部6cと
がトランスファーモールドによって繋がって一体に形成
される場合を説明したが、モールド突出部6bとモール
ド補強部6cとは、必ずしも一体ではなく、薄膜配線基
板2を挟んでそれぞれに独立した構造であってもよい。
【0095】この場合、前記実施の形態のBGAと比較
すると、薄膜配線基板2とモールド部6との密着度では
劣るものの、その他の作用効果については、ほぼ同様の
ものが得られる。
【0096】また、前記実施の形態では、半導体装置
(BGA)の製造方法において、モールド工程で用いる
モールド金型のランナ部の形成方式がブランチ方式の場
合を説明したが、ランナ部の形成方式については、前記
ブランチ方式に限定されるものではなく、他のスルーラ
ンナ方式などであってもよい。
【0097】さらに、モールド金型のキャビティ部に封
止用樹脂を注入する際の前記封止用樹脂の注入方向につ
いても、キャビティ角部からに限定されるものではな
く、モールド本体部6aの縁部中央に相当するキャビテ
ィ縁部中央としてもよい。
【0098】また、前記実施の形態では、半導体装置が
ファインピッチタイプのBGA(CSPともいう)の場
合について説明したが、前記半導体装置は、テープから
成る薄膜配線基板2を用いたBGA(CSPも含む)
や、トランスファーモールド形のTCP(Tape Carrier
Package) 、あるいは、テープから成る薄膜配線基板2
を用いてトランスファーモールドが行われるCOB(Ch
ip On Board)などであってもよい。
【0099】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0100】(1).薄膜配線基板の基板突出部の4つ
の基板角部にモールド突出部とモールド補強部とが形成
されたことにより、モールド部の薄膜配線基板への接合
面積を増やすことができるため、薄膜配線基板とモール
ド部との密着性を向上させることができる。これによ
り、薄膜配線基板とモールド部とにおける剥離の発生を
防ぐことができ、その結果、半導体装置における耐湿性
の低下を防止できる。
【0101】(2).薄膜配線基板の基板角部に貫通孔
が形成され、貫通孔を介してモールド突出部とモールド
補強部とが繋がって一体に形成されていることにより、
薄膜配線基板とモールド部との密着性をさらに向上させ
ることができる。これにより、薄膜配線基板とモールド
部との間での剥離の発生を防ぐことができる。したがっ
て、半導体装置のパッケージリングにおいて信頼性を向
上でき、これにより、半導体装置における耐湿・耐久性
の向上を図ることができる。その結果、高い信頼性を有
した半導体装置を実現することが可能になる。
【0102】(3).薄膜配線基板の基板角部にモール
ド突出部とモールド補強部とが形成されたことにより、
基板突出部に対しての張りを確保できる。したがって、
基板突出部の剛性が高くなるため、この基板突出部にお
ける反りや変形を緩和できる。(ただし、実装後の熱ス
トレスにより、封止用樹脂とポリイミド材との熱膨張係
数の差によって前記反りは避けられないものとなるが、
基板突出部は柔軟性を有するため、その結果、実装後の
外部端子の接合強度低下を緩和する(防止する)作用も
可能になる)これにより、基板突出部の外部端子の平坦
度を向上でき、その結果、半導体装置の信頼性を向上で
きる。したがって、小形タイプの半導体装置であるCS
Pにおいても基板突出部の反りや変形を防止でき、外部
端子の平坦度を向上できる。
【0103】(4).4つの基板角部で基板突出部とモ
ールド突出部との密着性を向上できるため、モールド金
型のキャビティ部に対して外周エアベントを形成でき
る。これにより、トランスファーモールドを行う際の未
充填の発生を防止でき、その結果、トランスファーモー
ルドにおける充填性の向上を図ることができる。
【0104】(5).薄膜配線基板の非チップ支持面の
基板角部にモールド補強部を形成する際に、実装基板の
電極と半導体装置との間隔であるスタンドオフ高さを考
慮してこのモールド補強部を形成することにより、半導
体装置の実装基板への実装時の平坦度を向上でき、その
結果、実装基板との間で確実な接合を実現させることが
できる。
【図面の簡単な説明】
【図1】本発明による半導体装置(BGA)のモールド
部の構造の実施の形態の一例を示す外観斜視図である。
【図2】図1に示す半導体装置の底面側の構造の一例を
示す外観斜視図である。
【図3】図1のA−A線に沿う断面の構造を示す断面図
である。
【図4】図1のB−B線に沿う断面の構造を示す断面図
である。
【図5】図1に示す半導体装置を製造する際に用いるテ
ープ基材の構造の一例を一部省略して示す平面図であ
る。
【符号の説明】
1 半導体チップ 1a パッド(表面電極) 1b 主面 2 薄膜配線基板 2a ボンディング電極(基板電極) 2b チップ支持面 2c 基板突出部 2d バンプランド 2e 配線パターン 2f 裏面(非チップ支持面) 2g チップ支持部 2h 基板角部 2i 貫通孔 2j ソルダレジスト 2k ブリッジ部 3 はんだボール(外部端子) 4 Auめっき部 5 接合材 6 モールド部 6a モールド本体部 6b モールド突出部 6c モールド補強部 6d 角部 7 ワイヤ 8 ベース基材 8a 位置決め孔 8b 樹脂分離用孔
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M109 AA01 BA05 CA21 DA08 DA09 DA10 DB12 5F044 AA02 MM03 MM07 MM08 RR18 5F061 AA01 BA05 CA21

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 樹脂封止形の半導体装置であって、 半導体チップを支持するチップ支持部およびその周囲に
    迫り出した基板突出部を備えた薄膜配線基板と、 前記半導体チップを樹脂封止して形成したモールド本体
    部と、 前記薄膜配線基板のチップ支持面側に前記モールド本体
    部の角部から突出して形成されたモールド突出部と、 前記薄膜配線基板の前記チップ支持面側と反対側の非チ
    ップ支持面の基板角部に設けられたモールド補強部と、 前記薄膜配線基板の前記チップ支持部および前記基板突
    出部の前記非チップ支持面側に設けられた外部端子とを
    有することを特徴とする半導体装置。
  2. 【請求項2】 樹脂封止形の半導体装置であって、 半導体チップを支持するチップ支持部およびその周囲に
    迫り出した基板突出部を備えた薄膜配線基板と、 前記半導体チップを樹脂封止して形成したモールド本体
    部と、 前記薄膜配線基板のチップ支持面側に前記モールド本体
    部の角部から突出して形成されたモールド突出部と、 前記薄膜配線基板の前記チップ支持面側と反対側の非チ
    ップ支持面の基板角部に設けられたモールド補強部と、 前記薄膜配線基板の前記チップ支持部および前記基板突
    出部の前記非チップ支持面側に設けられた外部端子とを
    有し、 前記モールド本体部と前記モールド突出部と前記モール
    ド補強部とがモールドによって一体に形成されているこ
    とを特徴とする半導体装置。
  3. 【請求項3】 請求項1または2記載の半導体装置であ
    って、前記薄膜配線基板の前記基板角部に貫通孔が形成
    され、前記貫通孔を介して前記モールド突出部と前記モ
    ールド補強部とが繋がって一体に形成されていることを
    特徴とする半導体装置。
  4. 【請求項4】 モールドを行って組み立てる半導体装置
    の製造方法であって、 薄膜配線基板のチップ支持部に半導体チップを配置し
    て、前記半導体チップと前記薄膜配線基板とを接合する
    工程と、 前記半導体チップの表面電極とこれに対応する前記薄膜
    配線基板の基板電極とを電気的に接続する工程と、 前記半導体チップを前記モールドによって樹脂封止して
    モールド本体部を形成する工程と、 前記薄膜配線基板のチップ支持面側に前記モールド本体
    部の角部から突出したモールド突出部を前記モールドに
    よって形成する工程と、 前記薄膜配線基板の前記チップ支持面側と反対側の非チ
    ップ支持面の基板角部にモールド補強部を前記モールド
    によって形成する工程と、 前記薄膜配線基板の前記チップ支持部およびその周囲に
    迫り出した基板突出部の前記非チップ支持面側に外部端
    子を設ける工程とを有することを特徴とする半導体装置
    の製造方法。
  5. 【請求項5】 モールドを行って組み立てる半導体装置
    の製造方法であって、 薄膜配線基板のチップ支持部に半導体チップを配置し
    て、前記半導体チップと前記薄膜配線基板とを接合する
    工程と、 前記半導体チップの表面電極とこれに対応する前記薄膜
    配線基板の基板電極とを電気的に接続する工程と、 前記半導体チップを前記モールドによって樹脂封止して
    モールド本体部を形成する工程と、 前記薄膜配線基板のチップ支持面側に前記モールド本体
    部の角部から突出したモールド突出部を前記モールドに
    よって形成する工程と、 前記薄膜配線基板の前記チップ支持面側と反対側の非チ
    ップ支持面の基板角部にモールド補強部を前記モールド
    によって形成する工程と、 前記薄膜配線基板の前記チップ支持部およびその周囲に
    迫り出した基板突出部の前記非チップ支持面側に外部端
    子を設ける工程とを有し、 前記モールドを行う際に、前記薄膜配線基板の前記基板
    角部に形成された貫通孔に封止用樹脂を通して前記モー
    ルド突出部と前記モールド補強部とを繋げて一体に形成
    し、前記モールド本体部と前記モールド突出部と前記モ
    ールド補強部とを同一の封止用樹脂注入によって一体に
    形成することを特徴とする半導体装置の製造方法。
  6. 【請求項6】 請求項4または5記載の半導体装置の製
    造方法であって、前記モールドとしてトランスファーモ
    ールド方式を用い、このトランスファーモールドを行う
    際に、モールド金型の前記モールド本体部に対応したキ
    ャビティ部のキャビティ角部からその対角方向に向けて
    封止用樹脂を注入することを特徴とする半導体装置の製
    造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170909A (ja) * 2000-11-30 2002-06-14 New Japan Radio Co Ltd 半導体集合基板樹脂封止体、その製造方法及び製造装置
US6867506B2 (en) * 1997-12-05 2005-03-15 Intel Corporation Plastic ball grid array assembly
JP2009152517A (ja) * 2007-12-21 2009-07-09 Powertech Technology Inc 基板パッケージ構造
JP2009164358A (ja) * 2008-01-08 2009-07-23 Fujitsu Microelectronics Ltd 半導体装置及び半導体装置の製造方法
JP2010157672A (ja) * 2009-01-05 2010-07-15 Nanya Sci & Technol Co Ltd 保護バーを有する半導体パッケージ構造
US8004091B2 (en) 2007-04-02 2011-08-23 Samsung Electronics Co., Ltd. Semiconductor package, method of fabricating the same, and semiconductor package mold
US8105871B2 (en) 2006-08-16 2012-01-31 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867506B2 (en) * 1997-12-05 2005-03-15 Intel Corporation Plastic ball grid array assembly
JP2002170909A (ja) * 2000-11-30 2002-06-14 New Japan Radio Co Ltd 半導体集合基板樹脂封止体、その製造方法及び製造装置
JP4500435B2 (ja) * 2000-11-30 2010-07-14 新日本無線株式会社 半導体集合基板樹脂封止体、その製造方法及び製造装置
US8105871B2 (en) 2006-08-16 2012-01-31 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same
US8004091B2 (en) 2007-04-02 2011-08-23 Samsung Electronics Co., Ltd. Semiconductor package, method of fabricating the same, and semiconductor package mold
JP2009152517A (ja) * 2007-12-21 2009-07-09 Powertech Technology Inc 基板パッケージ構造
JP2009164358A (ja) * 2008-01-08 2009-07-23 Fujitsu Microelectronics Ltd 半導体装置及び半導体装置の製造方法
JP2010157672A (ja) * 2009-01-05 2010-07-15 Nanya Sci & Technol Co Ltd 保護バーを有する半導体パッケージ構造

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