JP2006024657A - 半導体装置 - Google Patents

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Abstract

【課題】 層間絶縁膜の機械的強度が弱くても、樹脂硬化時やパッケージ組立時に加わる応力にも耐えうるパッケージ構造となり、信頼性を向上することを目的とする。
【解決手段】 半導体素子とインターポーザ基板の間を低応力樹脂で充填被覆し、チップ周辺部、さらには、チップ上部までを、高剛性樹脂１６で被覆することにより、半導体装置の剛性が向上し、層間絶縁膜の機械的強度が弱くても、樹脂硬化時やパッケージ組立時に加わる応力にも耐えうるパッケージ構造となり、信頼性を向上することができる。
【選択図】 図５

Description

本発明は、樹脂封止構造を有する半導体装置に関するものである。
図７，図８，図９，図１０を用いて従来の半導体装置について説明する。
図７（ａ）は従来の半導体装置の平面図、図７（ｂ）は従来の半導体装置の断面図、図７（ｃ）は従来の半導体装置における入出力回路部分の拡大断面図であり、半導体装置の一般的な入出力回路のレイアウトを示す。また、図７（ｃ）は図７（ｂ）のＢ部拡大図である。本図面では、５層配線構造の場合を示している。以下、本発明の説明では、入出力回路の素子領域上にパッドを形成した構造を、素子上パッド：ＰＯＥ（Ｐａｄ Ｏｎ Ｅｌｅｍｅｎｔ）パッドと称する。
１０１は半導体素子、１０２は周辺ＰＯＥパッドである。１３１はＰＳｉＮなどの第１の保護膜、１３２はポリイミドなどの第２の保護膜、１７１は層間絶縁膜、１９２はシリコン基板である。また、拡散プロセスの微細化による配線遅延への対応として、層間絶縁膜１７２、層間絶縁膜１７３、層間絶縁膜１７４には、これまでよりも誘電率の低いいわゆるｌｏｗ−ｋ材料が用いられている。周辺ＰＯＥパッド１０２は、最上層のパッドメタル１６１とそのひとつ下の配線層に形成された下層パッドメタル１６２、およびこれらパッドメタル間を接続するビア１６３からなる、積層ビア構造を有している。積層ビア構造は、ワイヤボンドなどのボンディング工程で生じるクレタリングを抑制するのに効果がある。これらパッドの下には、電源供給のための、第１の電源層メタル１９１、さらに下層には、入出力回路内への信号供給のための最下層メタル１１０が形成されており、周辺ＰＯＥパッドと最下層メタル１１０は、引出し部メタル１８１のスタック構造により電気的に接続されている。
このような電極パッドをＩ／Ｏセルの素子形成領域上に配置した構造が、チップサイズの縮小を目的として、各社から提案されている。
例えば、ロジック回路やドライバ回路の上に層間絶縁膜を設け、その上に入力パッド、あるいは出力パッドを形成した半導体集積回路を提案している（特許文献１参照）。
次に、従来のチップサイズパッケージ（以下、ＣＳＰと称す）と呼ばれる半導体装置およびその製造方法について図面を参照しながら説明する。
図８は従来のＣＳＰにおける金属突起を形成する工程を説明する図、図９は従来のＣＳＰの製造工程を説明する工程断面図、図１０は従来のＣＳＰを示す断面図である。
図８において、半導体素子１０１の周辺ＰＯＥパッド１０２上に（図８（ａ））、通常のワイヤボンダーを用いて金属突起２０８を以下の方法を用いて形成する。
まず、金属線１４１先端に金属ボール１４２を形成し、キャピラリー１４３を用いて半導体素子１４５上のパッド１４４に超音波振動を加えながら加圧し、クランプ１４６を用いて金属線を固定し、キャピラリー１４３を上方に移動させ金属線１４１を引きちぎる。その後、平坦化ツール１４７を用いて金属突起２０８の高さを規定値に平坦化する（図８（ｂ））。
以上のようにして形成された金属突起２０８が（図９（ａ））、位置合わせを行った後に導電性接続材料２０９によりインターポーザ基板２０４の電極２１０と接続される（図９（ｂ））。次に、適温に保持した樹脂封止用加熱ステージ２１１上に半導体素子を搭載したインターポーザ基板２０４を支持し、インターポーザ基板２０４上の半導体素子の１辺から樹脂ノズル２１３を用いて樹脂２１２を一定量塗布する（図９（ｃ））。この際、樹脂封止用加熱ステージは水平でも、樹脂が浸入しやすい方向に傾斜させてもよい。塗布した樹脂が半導体素子とインターポーザ基板間に注入されたことを確認した後、２回目の樹脂を適量塗布する。この動作を繰り返し、所定量を塗布した後、樹脂封止用加熱ステージ上で半導体素子周辺部に樹脂フィレット２１４が形成されるまで放置する（図１０（ａ））。図１０（ｂ）は、図１０（ａ）のＤ部分の拡大図である。この際、樹脂フィレット２１４が形成されやすいように、また形成スピードを上昇させるために樹脂封止用加熱ステージを傾斜させてもよい。最後に、オーブン中で樹脂の加熱硬化を行うことにより、半導体装置を完成させる。
特開平６−２４４２３５号公報 特開平１１−２３８７４５号公報
しかしながら、上記従来の半導体装置では、封止樹脂硬化工程における封止樹脂硬化収縮が半導体材料の熱収縮よりも大きく、結果として応力がチップ表面付近の層間絶縁膜に直接作用する。また、パッケージ組立後の外部環境温度変化を受け、チップ、封止樹脂、インターポーザ基板の熱膨張係数差による応力がチップ表面付近の層間絶縁膜に発生する。そして、低誘電率の層間絶縁膜１７２、１７３、１７４は従来用いられていた層間絶縁膜よりも機械的強度が格段に弱い。このため、層間絶縁膜が各種応力に耐え切れずに、特にチップ周辺部で破壊、剥離してしまうという課題があり、信頼性上大きな問題となっていた。
本発明は上記従来の問題点を解決するもので、層間絶縁膜の機械的強度が弱くても、樹脂硬化時やパッケージ組立時に加わる応力にも耐えうるパッケージ構造となり、信頼性を向上することを目的とする。
上記目的を達成するために、本発明の請求項１記載の半導体装置は、インターポーザ基板に半導体素子を搭載して成る半導体装置であって、前記インターポーザ基板と前記半導体素子の間に素子形成層が被覆されるような樹脂フィレットが形成されるように充填被覆される第１の樹脂と、前記第１の樹脂より剛性が高く前記樹脂フィレット上を被覆する第２の樹脂とを有することを特徴とする。
請求項２記載の半導体装置は、インターポーザ基板に半導体素子を搭載して成る半導体装置であって、前記インターポーザ基板と前記半導体素子の間に素子形成層が被覆されるような樹脂フィレットが形成されるように充填被覆される第１の樹脂と、前記第１の樹脂より熱膨張性が低く前記樹脂フィレット上を被覆する第２の樹脂とを有することを特徴とする。
請求項３記載の半導体装置は、インターポーザ基板に半導体素子を搭載して成る半導体装置であって、前記インターポーザ基板と前記半導体素子の間に素子形成層が被覆されるような樹脂フィレットが形成されるように充填被覆される第１の樹脂と、前記第１の樹脂より剛性が高く前記樹脂フィレット上および前記半導体素子を被覆する第２の樹脂とを有することを特徴とする。
請求項４記載の半導体装置は、インターポーザ基板に半導体素子を搭載して成る半導体装置であって、前記インターポーザ基板と前記半導体素子の間に素子形成層が被覆されるような樹脂フィレットが形成されるように充填被覆される第１の樹脂と、前記第１の樹脂より熱膨張性が低く前記樹脂フィレット上および前記半導体素子を被覆する第２の樹脂とを有することを特徴とする。
以上により、層間絶縁膜の機械的強度が弱くても、樹脂硬化時やパッケージ組立時に加わる応力にも耐えうるパッケージ構造となり、信頼性を向上することができる。
本発明の半導体装置は、半導体素子とインターポーザ基板の間を低応力樹脂で充填被覆し、チップ周辺部、さらには、チップ上部までを、高剛性樹脂で被覆することにより、半導体装置の剛性が向上し、層間絶縁膜の機械的強度が弱くても、樹脂硬化時やパッケージ組立時に加わる応力にも耐えうるパッケージ構造となり、信頼性を向上することができる。
本発明の実施の形態１における半導体装置について、以下図面を参照しながら説明する。
図１（ａ）は実施の形態１における半導体装置の平面図、図１（ｂ）は実施の形態１における半導体装置の断面図，図１（ｃ）は実施の形態１の半導体装置における入出力回路部分の拡大断面図であり、半導体装置の一般的な入出力回路のレイアウトを示す。また、図１（ｃ）は図１（ｂ）のＢ部拡大図である。
図１では、５層配線構造の場合を示している。以下、本発明の説明では、従来、入出力回路外側にあった入出力パッドを、入出力回路の素子領域上に形成した構造をとり、素子上パッド：ＰＯＥ（Ｐａｄ Ｏｎ Ｅｌｅｍｅｎｔ）と称する。
図１において、１は半導体素子、２は周辺ＰＯＥパッドである。３１はＰＳｉＮなどの第１の保護膜、３２はポリイミドなどの第２の保護膜、７１は層間絶縁膜、９２はシリコン基板である。また、拡散プロセスの微細化による配線遅延への対応として、層間絶縁膜７２、層間絶縁膜７３、層間絶縁膜７４には、これまでよりも誘電率の低いいわゆるｌｏｗ−ｋ材料が用いられている。周辺ＰＯＥパッド２は、最上層のパッドメタル６１とそのひとつ下の配線層に形成された下層パッドメタル６２、およびこれらパッドメタル間を接続するビア６３からなる、積層ビア構造を有している。積層ビア構造は、ワイヤボンドなどのボンディング工程で生じるクレタリングを抑制するのに効果がある。これらパッドの下には、電源供給のための、第１の電源層メタル９１、さらに下層には、入出力回路内への信号供給のための最下層メタル２０が形成されており、周辺ＰＯＥパッドと最下層メタル２０は、引出し部メタル８１のスタック構造により電気的に接続されている。
次に、本発明のＣＳＰと呼ばれる半導体装置およびその製造方法について図面を参照しながら説明する。
図２は実施の形態１のＣＳＰにおける金属突起を形成する工程を説明する図、図３は実施の形態１におけるＣＳＰの製造工程を説明する工程断面図、図４は実施の形態１のＣＳＰを示す断面図、図５は実施の形態１の高剛性樹脂を備えるＣＳＰを示す断面図である。
半導体素子１の周辺ＰＯＥパッド２上に（図２（ａ））、通常のワイヤボンダーを用いて金属突起８を以下の方法を用いて形成する。
まず、金属線４１先端に金属ボール４２を形成し、キャピラリー４３を用いて半導体素子４５上のパッド４４に超音波振動を加えながら加圧し、クランプ４６を用いて金属線を固定し、キャピラリー４３を上方に移動させ金属線４１を引きちぎる。その後平坦化ツール４７を用いて金属突起８の高さを規定値に平坦化する（図２（ｂ））。
以上のようにして形成された金属突起８が（図３（ａ））、位置合わせを行った後に導電性接続材料９によりインターポーザ基板４の電極１０と接続される（図３（ｂ））。
次に、適温に保持した樹脂封止用加熱ステージ１１上に半導体素子を搭載したインターポーザ基板４を支持し、インターポーザ基板４上の半導体素子の１辺に樹脂ノズル１３を用いて低応力樹脂１２を一定量塗布する（図３（ｃ））。この際、樹脂封止用加熱ステージ１１は水平でも、樹脂が浸入しやすい方向に傾斜させてもよい。塗布した低応力樹脂１２が半導体素子とインターポーザ基板間に注入されたことを確認した後、２回目の樹脂を適量塗布する。この動作を繰り返し、所定量を塗布した後、樹脂封止用加熱ステージ上で半導体素子周辺部に層間絶縁膜７４より上方まで樹脂フィレット１４が形成されるまで放置する（図４（ａ））。これにより、半導体素子とインターポーザ基板間、および、素子形成領域である半導体素子周辺部が低応力樹脂１２により充填被覆される。
図４（ｂ）は、図４（ａ）のＤ部分の拡大図である。この際、樹脂フィレット１４が形成されやすいように、また、形成スピードを上昇させるために樹脂封止用加熱ステージを傾斜させてもよい。その後、オーブン中で樹脂の加熱硬化を行う。
さらに、低応力樹脂１２硬化後、樹脂ノズル１５により、高剛性樹脂１６をチップ周辺部に一定量塗布する（図５（ａ））。高剛性樹脂１６が半導体素子周辺端部と前記インターポーザ基板４と前記低応力樹脂１２を被覆するまで放置する（図５（ｂ））。図５（ｂ）は、図５（ａ）のＥ部分の拡大図である。その後、オーブン中で樹脂の加熱硬化を行い、半導体装置が完成する。
このように低応力樹脂に加えて高剛性樹脂により半導体装置を被覆して、封止樹脂を二重構造にすることにより、半導体装置の剛性が向上し、層間絶縁膜の機械的強度が弱くても、樹脂硬化時やパッケージ組立時に加わる応力にも耐えうるパッケージ構造となり、信頼性を向上することができる。
また、高剛性樹脂の特性は、低応力樹脂１２よりも熱膨張係数が小さいものを使用しても良い。この結果、熱膨張係数の小さい樹脂が熱ストレスに対するパッケージ変形に対し支配的になり、環境変化に対する応力発生を抑え、信頼性を向上することができる。
また、高剛性樹脂の構造は以下に示す実施の形態２でも良い。
図６は実施の形態２の高剛性樹脂を備えるＣＳＰを示す断面図である。
低応力樹脂１２硬化後、樹脂ノズル３１５により、高剛性樹脂３１６をチップ上方より一定量塗布する（図６（ａ））。高剛性樹脂３１６が半導体素子上面、周辺端部と前記半導体キヤリアと前記低応力樹脂１２を被覆するまで放置する（図６（ｂ））。図６（ｂ）は、図６（ａ）のＦ部分の拡大図である。その後、オーブン中で樹脂の加熱硬化を行い、半導体装置を完成する。
このように低応力樹脂に加えて高剛性樹脂により半導体装置を被覆して、封止樹脂を二重構造にすることにより、半導体装置の剛性が向上し、層間絶縁膜の機械的強度が弱くても、樹脂硬化時やパッケージ組立時に加わる応力にも耐えうるパッケージ構造となり、信頼性を向上することができる。
また、高剛性樹脂の特性は、低応力樹脂１２よりも熱膨張係数が小さいものを使用しても良い。この結果、熱膨張係数の小さい樹脂が熱ストレスに対するパッケージ変形に対し支配的になり、環境変化に対する応力発生を抑え、信頼性を向上することができる。
本発明の半導体装置は、層間絶縁膜の機械的強度が弱くても、樹脂硬化時やパッケージ組立時に加わる応力にも耐えうるパッケージ構造となり、信頼性を向上することができ、樹脂封止構造を有する半導体装置等に有用である。
（ａ）実施の形態１における半導体装置の平面図 （ｂ）実施の形態１における半導体装置の断面図 （ｃ）実施の形態１の半導体装置における入出力回路部分の拡大断面図 実施の形態１のＣＳＰにおける金属突起を形成する工程を説明する図 実施の形態１におけるＣＳＰの製造工程を説明する工程断面図 実施の形態１のＣＳＰを示す断面図 実施の形態１の高剛性樹脂を備えるＣＳＰを示す断面図 実施の形態２の高剛性樹脂を備えるＣＳＰを示す断面図 （ａ）従来の半導体装置の平面図 （ｂ）従来の半導体装置の断面図 （ｃ）従来の半導体装置における入出力回路部分の拡大断面図 従来のＣＳＰにおける金属突起を形成する工程を説明する図 従来のＣＳＰの製造工程を説明する工程断面図 従来のＣＳＰを示す断面図
符号の説明
１ 半導体素子
２ 周辺ＰＯＥパッド
４ インターポーザ基板
８ 金属突起
９ 導電性接続材料
１０ 電極
１１ 樹脂封止用加熱ステージ
１２ 低応力樹脂
１３ 樹脂ノズル
１４ 樹脂フィレット
１５ 樹脂ノズル
１６ 高剛性樹脂
２０ 最下層メタル
３１ 第１の保護膜
３２ 第２の保護膜
４１ 金属線
４２ 金属ボール
４３ キャピラリー
４４ パッド
４５ 半導体素子
４６ クランプ
４７ 平坦化ツール
６１ パッドメタル
６２ パッドメタル
６３ ビア
７１ 層間絶縁膜
７２ 層間絶縁膜
７３ 層間絶縁膜
７４ 層間絶縁膜
８１ 引出し部メタル
９１ 第１の電源層メタル
９２ シリコン基板
１０１ 半導体素子
１０２ 周辺ＰＯＥパッド
１１０ 最下層メタル
１３１ 第１の保護膜
１３２ 第２の保護膜
１４１ 金属線
１４２ 金属ボール
１４３ キャピラリー
１４４ パッド
１４５ 半導体素子
１４６ クランプ
１４７ 平坦化ツール
１６１ パッドメタル
１６２ パッドメタル
１６３ ビア
１７１ 層間絶縁膜
１７２ 層間絶縁膜
１７３ 層間絶縁膜
１７４ 層間絶縁膜
１８１ 引出し部メタル
１９１ 第１の電源層メタル
１９２ シリコン基板
２０４ インターポーザ基板
２０８ 金属突起
２０９ 導電性接続材料
２１０ 電極
２１１ 樹脂封止用加熱ステージ
２１２ 樹脂
２１３ 樹脂ノズル
２１４ 樹脂フィレット
３１５ 樹脂ノズル
３１６ 高剛性樹脂

Claims (4)

  1. インターポーザ基板に半導体素子を搭載して成る半導体装置であって、
    前記インターポーザ基板と前記半導体素子の間に素子形成層が被覆されるような樹脂フィレットが形成されるように充填被覆される第１の樹脂と、前記第１の樹脂より剛性が高く前記樹脂フィレット上を被覆する第２の樹脂と
    を有することを特徴とする半導体装置。
  2. インターポーザ基板に半導体素子を搭載して成る半導体装置であって、
    前記インターポーザ基板と前記半導体素子の間に素子形成層が被覆されるような樹脂フィレットが形成されるように充填被覆される第１の樹脂と、
    前記第１の樹脂より熱膨張性が低く前記樹脂フィレット上を被覆する第２の樹脂と
    を有することを特徴とする半導体装置。
  3. インターポーザ基板に半導体素子を搭載して成る半導体装置であって、
    前記インターポーザ基板と前記半導体素子の間に素子形成層が被覆されるような樹脂フィレットが形成されるように充填被覆される第１の樹脂と、
    前記第１の樹脂より剛性が高く前記樹脂フィレット上および前記半導体素子を被覆する第２の樹脂と
    を有することを特徴とする半導体装置。
  4. インターポーザ基板に半導体素子を搭載して成る半導体装置であって、
    前記インターポーザ基板と前記半導体素子の間に素子形成層が被覆されるような樹脂フィレットが形成されるように充填被覆される第１の樹脂と、
    前記第１の樹脂より熱膨張性が低く前記樹脂フィレット上および前記半導体素子を被覆する第２の樹脂と
    を有することを特徴とする半導体装置。
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