JP2008035027A - デルタシグマ変調型ｄａ変換装置 - Google Patents

Abstract

【課題】デルタシグマ変調器と、リニアアンプを有した第１のＤＡ変換器と、デジタルアンプを有した第２のＤＡ変換器を備えたデルタシグマ変調型ＤＡ変換装置において、選択したＤＡ変換器に最適なデルタシグマ変調信号を生成することを可能にする。
【解決手段】
信号を量子化する量子化器を有し、所定のサンプリング周波数で動作するデルタシグマ変調器５１と、リニアアンプを有し、デルタシグマ変調器５１の出力が入力される第１のＤＡ変換器６１と、デジタルアンプを有し、デルタシグマ変調器５１の出力が入力される第２のＤＡ変換器６２とを備える。さらに第１および第２のＤＡ変換器６１、６２の何れか一方に選択的にデルタシグマ変調器５１の出力を供給する選択器７１と、量子化器の量子化レベル数およびデルタシグマ変調器５１の伝達関数の次数のいずれか少なくとも一方を選択器７１に連動して選択する制御信号生成器７２とを備える。
【選択図】図１

Description

本発明は、デルタシグマ変調器により変調した信号をＤＡ変換するＤＡ変換装置に関し、特に複数のＤＡ変換器を備えたデルタシグマ変調型ＤＡ変換装置に関するものである。

従来より、高分解能なＤＡ変換装置として、デルタシグマ変調型ＤＡ変換装置が知られており、デジタル・オーディオ機器などに使用されている。

図６は、従来のデルタシグマ変調型ＤＡ変換装置の構成を示すブロック図である。

デジタル信号は、デルタシグマ変調器５１に入力され、十数ビットのデータを数ビットにビット圧縮したＰＤＭ(Pulse Density Modulation)信号に変調される。ＰＤＭ信号はＤＡ変換器５２に入力され、アナログ信号として出力される。また、クロック発生器７３は、クロックＣＫ１およびクロックＣＫ２をデルタシグマ変調器５１およびＤＡ変換器５２に供給する。

デルタシグマ変調器５１の構成例として、図７に縦続形デルタシグマ変調器のブロック図を示す。縦続形デルタシグマ変調器は、クロック発生器７３から供給されるクロックＣＫ１で決まるサンプリング周波数で動作するメインループ１、サブループ２、およびノイズ除去部３から構成される。サンプリング周波数は通常、デジタル入力信号よりも十分高く（１６〜６４倍程度）設定される。

メインループ１は、加算器４、局部量子化器５、減算器６、および遅延器７により構成される。デジタル信号Ｘは、加算器４により、遅延器７を介したフィードバック信号と加算され、局部量子化器５により所定のレベルにビット圧縮される。局部量子化器５のビット圧縮により発生する量子化誤差をＱ１とすると、減算器６の出力は−Ｑ１となり、メインループ１の出力Ｙ１の伝達関数は、
Ｙ１＝Ｘ＋（１−Ｚ^−１）・Ｑ１ …（１）
となる。

一方、加算器８、局部量子化器９、減算器１０、および積分器１１によりサブループ２が構成される。サブループ２への入力信号（＝−Ｑ１）は、加算器８により、積分器１１を介した帰還信号と加算され、局部量子化器９により所定のレベルにビット圧縮される。局部量子化器９のビット圧縮により発生する量子化誤差をＱ２とすると、減算器１０の出力は−Ｑ２となる。したがって積分器１１の伝達関数をＨ（Ｚ）とおくと、サブループ２の出力Ｙ２の伝達関数は、
Ｙ２＝−Ｑ１＋（１−Ｈ（Ｚ））・Ｑ２
となる。

サブループ２の出力Ｙ２は、ノイズ除去部３において微分器１３により微分され、加算器１２によりメインループ１の出力Ｙ１と加算される。したがって、最終的なデルタシグマ変調器の出力Ｙは、
Ｙ＝Ｙ１＋（１−Ｚ^−１）・Ｙ２
＝Ｘ＋（１−Ｚ^−１）・（１−Ｈ（Ｚ））・Ｑ２ …（２）
となる。

局部量子化器５および９は、例えば、局部量子化器５の量子化レベル数が７値で、局部量子化器９の量子化レベル数が３値の場合は、表１、表２に示すとおりの量子化を行なう。なお、出力は１６３８４で規格化している。

局部量子化器５および９の量子化レベル数をＬ１，Ｌ２、局部量子化器９の単位量子化レベルあたりの量子化ノイズをＥ２とおくと、Ｑ２＝Ｅ／（Ｌ１＋Ｌ２）と表すことができるので、式（２）に代入すると、デルタシグマ変調器の出力Ｙは、
Ｙ＝Ｘ＋（１−Ｚ^−１）・（１−Ｈ（ｚ））・Ｅ２／（Ｌ１＋Ｌ２） …（３）
となる。

次に、積分器１１の具体的な構成について説明する。図８は積分器のブロック図である。入力（−Ｑ２）は遅延回路２１に与えられ、遅延回路２２〜２４と順次シフトされていく。乗算器２９〜３２によってｋ１倍、ｋ２倍、ｋ３倍、ｋ４倍された各遅延回路出力と、遅延回路２５〜２８の出力を乗算器３３〜３６によってａ倍、ｂ倍、ｃ倍、ｄ倍した値とが加算器３７〜４３によって加算され出力されるとともに、遅延回路２５に入力される。

したがって、積分器１１の伝達関数Ｈ(Ｚ)は、
Ｈ(Ｚ)＝(k1・Ｚ^−１＋k2・Ｚ^−２＋k3・Ｚ^−３＋k4・Ｚ^−４)／(1+a・Ｚ^−１＋b・Ｚ^−２＋c・Ｚ^−３＋ｄ・Ｚ^−４) …（４）
となる。式（４）を式（３）に代入すると、デルタシグマ変調器の出力Ｙは、
Y＝Ｘ+（１−Ｚ^−１）・(1+(a−k1)・Z⁻¹+(b−k2)・Z⁻²+(c−k3)・Z⁻³+(d−k4)・Z⁻⁴)/( (1+a・Z⁻¹＋b・Z⁻²＋c・Z⁻³＋ｄ・Ｚ^−４)・E2/(L1+L2) …（５）
となる。また、式（４）、（５）から、乗算器２９〜３６の係数ｋ１、ｋ２、ｋ３、ｋ４、ａ、ｂ、ｃ、ｄの値により、積分器１１の次数、すなわちデルタシグマ変調器の伝達関数の次数が決まることがわかる。

積分器１１の係数の設定とデルタシグマ変調器の伝達関数の次数の設定例を表３に示す。また、積分器１１に各係数を代入した場合のデルタシグマ変調器の伝達関数を、式（６）〜（８）に示す。

Ｙ＝Ｘ＋（１−Ｚ^−１）^３・Ｅ２／（Ｌ１＋Ｌ２） …（６）
Ｙ＝Ｘ＋（１−Ｚ^−１）^４／（１−Ｚ^−１＋０．５Ｚ^−２）・Ｅ２／（Ｌ１＋Ｌ２）…（７）
Ｙ＝Ｘ＋（１−Ｚ^−１）^５／（１−２Ｚ^−１＋２Ｚ^−２）・Ｅ２／（Ｌ１＋Ｌ２）…（８）

ここでデルタシグマ変調器のダイナミックレンジについて考える。ダイナミックレンジは、入力信号Ｘの最大振幅と量子化ノイズレベルとの比で表される。例えば、式（６）の場合は、入力信号Ｘの最大振幅をＸｍａｘとおくと、
ダイナミックレンジ＝Ｘｍａｘ／{（１−Ｚ^−１）^３・Ｅ２／（Ｌ１＋Ｌ２）} …（９）
となる。

この結果から、局部量子化器５，９の量子化レベル数（Ｌ１，Ｌ２）および積分器１１の次数が高いほど、高ダイナミックレンジが実現できることがわかる。ただし、デルタシグマ変調器は帰還ループを形成しているため、ループ内に大振幅が入力された場合に、帰還が追いつかなくなり発振してしまうという問題がある。しかも、伝達関数の次数が高いほど入力信号に対する帰還信号の応答が遅くなくなるため、発振を起こしやすくなる。したがって、ダイナミックレンジを上げるために伝達関数の次数を上げすぎても、許容される入力振幅が制限されてしまうため、かえってダイナミックレンジが低下してしまうこともある。

対策としては、高次のデルタシグマ変調器では、量子化器のレベル数を多くして、帰還応答を速くする方法が用いられる。

また、デルタシグマ変調器のダイナミックレンジ（Ｄレンジ）を高くする手段としては、サンプリング周波数を高くし、入力信号Ｘの周波数に対するオーバーサンプリング率（ＯＳＲ）を上げる方法も用いられる。

次に、デルタシグマ変調型ＤＡ変換装置に使用されるデルタシグマ変調器を考えるうえで、重要な項目として、変調率がある。変調率とは、出力Ｙの最大振幅と入力信号Ｘの最大振幅との比を表したものである。具体例として、図７の縦続型デルタシグマ変調器の変調率を考える。メインループ１の局部量子化器５の量子化レベル数をＬ１、サブループ２の量子化器９の量子化レベル数をＬ２とした場合、出力Ｙ１の最大振幅はＬ１、出力Ｙ２の最大振幅はＬ２となる。さらに、Ｌ２は微分器１３を通過後に２（Ｌ２−１）となる。したがって、出力Ｙの最大振幅Ｙｍａｘは、
Ｙｍａｘ＝（Ｌ１−１）＋２（Ｌ２−１） …（１０）
となる。このとき、入力信号Ｘの最大振幅Ｘｍａｘは、
Ｘｍａｘ＝Ｌ１−１ …（１１）
であるため、
変調率＝Ｘｍａｘ／Ｙｍａｘ
＝（Ｌ１−１）／（Ｌ１−１）＋２（Ｌ２−１）
＝（Ｌ１−１）／（Ｌ１＋２Ｌ２−３） …（１２）
となる。

この結果から、例えば、Ｌ１＝９値、Ｌ２＝３値の場合は、変調率＝０．６７となる。そして、図７のデルタシグマ変調器では、メインループの局部量子化器５の量子化レベル数Ｌ１が小さくなるほど、変調率は低くなることがわかる。

例として、量子化レベル数、ＯＳＲ、変調率、Ｄレンジの関係を比較した結果を示す。ここで用いたのは４次のデルタシグマ変調器であり、表中には、デルタシグマ変調器の最終出力レベルＬ（＝Ｌ１＋２Ｌ２−２）も記載してある。

次に、デルタシグマ変調型ＤＡ変換装置に使用されるＤＡ変換器５２の構成について、図９を用いて説明する。ＤＡ変換器５２は、クロック発生部７３から供給されるクロックＣＫ２で決まる周波数で動作するＰＷＭ部５２１と、アンプ部５２２とから構成される。デルタシグマ変調器から出力される多値のＰＤＭ信号は、ＰＷＭ部５２１で２値のＰＷＭ信号に変換され、アンプ部５２２に入力される。

アンプ部５２２は、増幅器５２３とＬＰＦ（ローパスフィルタ）５２４とから構成される。アンプ部５２２に入力されたＰＷＭ信号は、増幅器５２３で増幅され、ＬＰＦ５２４で高周波成分を除去されて、アナログ信号として出力される。

図１０では、ＰＷＭ部５１に７値のＰＤＭ信号が入力した場合のＰＷＭ信号出力の関係を示している。７値のＰＤＭ信号は、デルタシグマ変調器のサンプリング周波数の６倍のクロック周波数で時間軸方向に展開され、２値化される。すなわち、ＰＷＭ信号のクロック周波数は、デルタシグマ変調器のサンプリング周波数と量子化レベル数の積で決まる。

ＤＡ変換器に使用されるアンプ部５２２は、出力段の構成によりいくつかの方式に分類できるが、代表的なものにリニアアンプとデジタルアンプがある。リニアアンプとしては、Ａ級アンプ、Ｂ級アンプ、ＡＢ級アンプなどがよく知られており、デジタルアンプはＤ級アンプとも呼ばれる。リニアアンプの長所として、出力振幅を高くできるが、短所として熱効率が低いという問題がある。一方、デジタルアンプの長所は熱効率が高いという点であるが、短所としては、出力振幅は変調率で制限されてしまうため、出力振幅が低くなるという問題がある。

図１１にＡＢ級方式のリニアアンプの構成を示す。ＰＷＭ信号は、まず、ＬＰＦ５２４で高周波成分を除去され、増幅器５２３に入力される。増幅器５２３に入力された信号はドライブ段６１１で増幅され、差動信号に変換された後、ＡＢ級出力段６１２の出力トランジスタを駆動する。

これに対し、図１２に示したデジタルアンプでは、ＰＷＭ信号は、まず増幅器５２３のドライブ段６１３に入力された後、Ｄ級出力段６１４の出力トランジスタを駆動する。その後、損失の少ないＬＣフィルタで構成されるＬＰＦ５２４により、高周波成分が除去される。

ＡＢ級アンプは、ひずみを発生させないために、出力段にバイアス電流を流す必要がある。一方、Ｄ級方式では、出力トランジスタは、ＯＮからＯＦＦまたはＯＦＦからＯＮへの切り替え時は一瞬電流が流れるが、ＯＮまたはＯＦＦに切り替わった後は電流が流れないため、出力段の損失（発熱）が少なく、高効率を実現できる。

一方、Ｄ級方式は、ＰＷＭ信号をそのまま出力しているため、アナログ信号の最大出力振幅は、出力段の変調率で決まる。したがって、出力パワーを高くしたいときは、デルタシグマ変調器の量子化レベル数を多くし、変調率を高める必要がある。しかし、図１０で説明したように、ＰＷＭ信号のクロック周波数は、デルタシグマ変調器のサンプリング周波数と量子化レベル数の積で決まるため、量子化レベル数を増やすとＰＷＭ信号のクロック周波数も高くなる。ＰＷＭ信号のクロック周波数が高くなると、クロックジッタ、波形なまりの影響を受けやすくなり、アナログ信号に変換後、波形歪みやノイズとなって現れてしまう。一般的には、ＰＷＭ信号のクロック周波数は、１０ＭＨｚ以下にするのがよいため、対策として、デルタシグマの量子化レベル数を増やした分、サンプリング周波数を低くする必要がある。

ＡＢ級アンプを使用する場合は、ＤＡ変換器の構成として、図１３のようなスイッチトキャパシタ型ＤＡ変換器を使用する方法もある。スイッチトキャパシタ型ＤＡ変換器は、容量素子Ｃ１〜Ｃｎと、スイッチＳＷ１〜ＳＷ４、ＳＷ１１〜ＳＷ１ｎと、演算増幅器５２５とクロック生成部５２６とから構成される。また、クロック生成部５２６では、クロックΦ１およびクロックΦ１をインバータ５２７で反転したクロックΦ２を生成する。デルタシグマ変調器から出力されるＰＤＭ信号は、スイッチＳＷ１１〜ＳＷ１ｎに供給され、スイッチの数（＝ｎ個）とＰＤＭ信号のレベル数は同じ値である。

スイッチＳＷ１およびＳＷ４は、クロックΦ１がハイレベルの時に閉状態となり、ローレベルのとき開状態となる。また、スイッチＳＷ１１〜ＳＷ１ｎは、ＰＤＭ信号の各レベルのデジタルデータをＳ１〜Ｓｎとおくと、Ｓ１〜Ｓｎの極性（ハイまたはロー）に応じて、基準電圧源（Ｖｒ_＋，Ｖｒ₋）のいずれかに接続される。また、Ｓ１ｂ〜Ｓｎｂは、Ｓ１〜Ｓｎの反転信号である。

したがって、クロックΦ１がハイレベル（クロックΦ２がローレベル）のとき、容量素子Ｃ１〜Ｃｎの左側は、デジタルデータＳ１〜Ｓｎの極性に応じて、基準電圧源Ｖｒ_＋またはＶｒ₋に接続され、右側は基準電圧源Ｖｒｏに接続されることにより、容量素子Ｃ１〜Ｃｎに電荷が蓄積される。このとき、スイッチＳＷ４も閉状態であるため、容量Ｃｏｕｔの両端は短絡されて、容量Ｃｏｕｔに蓄えられた電荷は放電される。

つぎに、クロックΦ２がハイレベル（クロックΦ１がローレベル）のとき、スイッチＳＷ２およびＳＷ３が閉状態、スイッチＳＷ１、ＳＷ４は開状態となる。このとき、容量素子Ｃ１〜Ｃｎの左側は基準電圧源Ｖｒｏになり、右側も演算増幅器５２５の仮想接地点になるため、同じくＶｒｏとなる。そのため、電荷保存則より、容量素子Ｃ１〜Ｃｎに蓄えられた電荷は容量Ｃｏｕｔに転送され、演算増幅器５２５の出力Ｖｏｕｔとなって現れる。出力Ｖｒ_＋−Ｖｒｏ＝Ｖｒｏ−Ｖｒ₋＝Ｖｒとすると、このスイッチトキャパシタ型ＤＡ変換器の伝達関数は、
Vout={Vr・(S1・C1+ S2・C2+・・・+ Sn・Cn)−Vr・(S1b・C1+ S2b・C2+・・・+ Snb・Cn)}／Cout …（１３）
となる。

スイッチトキャパシタ型ＤＡ変換器に供給されるクロックＣＫ２は、通常、デルタシグマ変調器のサンプリング周波数と等しい値で使用されるため、ＰＷＭを使用した構成と異なり、デルタシグマ変調器の量子化レベル数を多くしても、サンプリング周波数を下げる必要がないという長所がある。
特開平４−０５６４０７号公報 特開２００２−１５８５４８号公報

デジタル・オーディオ機器、特にポータブル機器向けのＤＡ変換装置では、ライン端子とヘッドホン端子の２系統のアナログオーディオ信号出力が必要とされることが多く、その場合、図１４のように構成される。デジタル信号は、デルタシグマ変調器５１に入力され、ＰＤＭ信号に変調される。ＰＤＭ信号はＤＡ変換器６１および６２に入力され、第１のアナログ信号および第２のアナログ信号として出力される。第１のアナログ信号はライン端子、第２のアナログ信号はヘッドホン端子に接続される。ヘッドホン端子への出力は１６Ω負荷時に４０ｍＷ程度の比較的高いパワーが要求されるため、ＤＡ変換器のアンプ部として、熱効率のよいデジタルアンプが適している。一方、ライン端子への出力では、高ダイナミックレンジが必要であるが、出力パワーは１ｍＷ以下と低くて効率は気にならないため、出力振幅を高くできるリニアアンプが適している。したがって、図１４のＤＡ変換器６１のアンプ部にはリニアアンプ、ＤＡ変換器６２のアンプ部にはデジタルアンプを使用することが好ましい。

ここで問題となってくるのは、リニアアンプとデジタルアンプとでデルタシグマ変調器に要求される仕様が異なるという点である。デジタルアンプでは、前述したようにデルタシグマ変調器の変調率をできるだけ高くする必要がある。これに対しリニアアンプでは、出力信号振幅はドライブ段で調節できるため変調率は気にならないが、ライン端子に使用する場合は、ダイナミックレンジとして１６ビット精度（９８ｄＢ）以上が要求される。

しかし、図１４に示した従来のデルタシグマ変調型ＤＡ変換器では、デルタシグマ変調器は一つであるため、例えば、前記の表４を用いて説明すると、デジタルアンプに適したデルタシグマ変調器にするため量子化レベル数を１３値にした場合、変調率は６７％であるので、ヘッドホン端子の出力パワーは約４０ｍＷ（１６Ω負荷、電源電圧３．３Ｖ時）となる。このとき、量子化レベル数が１３値でＰＷＭ信号のクロック周波数を１０ＭＨｚ以下にしようとした場合、デルタシグマ変調器のサンプリング周波数を７７０ｋＨｚ以下にする必要がある。デジタル信号は４４．１ｋＨｚで入力されるため、許容されるオーバーサンプリング率は１６倍以下になる。そのため、デルタシグマ変調器のダイナミックレンジの理論値は９０ｄＢしか出せなく、ライン端子の要求性能を満たすことができない。

デルタシグマ変調器の伝達関数の次数を上げることによりダイナミックレンジを広げる方法も可能であるが、前述したように、伝達関数の次数を上げすぎると、大振幅入力時に発振を起こしやすくなり、かえってダイナミックレンジが低下してしまう。

一方、リニアアンプに適したデルタシグマ変調器にするため、オーバーサンプリング率を３２倍にすると、ＰＷＭ信号のクロック周波数から許容される量子化レベル数は７値以下になるため、変調率は５０％になる。このＰＤＭ信号をＤ級アンプ出力のヘッドホン端子に使用した場合、出力パワーは約２０ｍＷしか出せない。

これらの対策として、ＡＢ級アンプを使用したＤＡ変換器とＤ級アンプを使用したＤＡ変換器に対し、それぞれ専用のデルタシグマ変調器を搭載する方法があるが、消費電力、回路規模が約２倍となるという新たな課題が発生する。

したがって、本発明の目的は、上記した問題点を解決するもので、選択したＤＡ変換器のアンプ構成に応じてデルタシグマ変調器の量子化レベル数、サンプリング周波数、もしくは伝達関数の次数を選択することにより、選択したＤＡ変換器のアンプ構成に最適なデルタシグマ変調信号を生成し、アンプ出力信号の性能を向上させることを可能にしたデルタシグマ変調型ＤＡ変換装置を提供することを目的とする。

上記課題を解決するために、本発明の第１のデルタシグマ変調型ＤＡ変換装置は、量子化レベル数が選択可能で信号を量子化する量子化器を有し、所定のサンプリング周波数で動作するデルタシグマ変調器と、リニアアンプを有し、デルタシグマ変調器の出力が入力される少なくとも一つの第１のＤＡ変換器と、デジタルアンプを有し、デルタシグマ変調器の出力が入力される少なくとも一つの第２のＤＡ変換器と、少なくとも一つの第１のＤＡ変換器および少なくとも一つの第２のＤＡ変換器のうちの何れか一つのＤＡ変換器を選択的に活性化させる第１の選択手段と、量子化器の量子化レベル数を第１の選択手段に連動して選択する第２の選択手段とを備えている。

また、本発明の第２のデルタシグマ変調型ＤＡ変換装置は、伝達関数の次数が選択可能で、所定のサンプリング周波数で動作するデルタシグマ変調器と、リニアアンプを有し、デルタシグマ変調器の出力が入力される少なくとも一つの第１のＤＡ変換器と、デジタルアンプを有し、デルタシグマ変調器の出力が入力される少なくとも一つの第２のＤＡ変換器と、少なくとも一つの第１のＤＡ変換器および少なくとも一つの第２のＤＡ変換器のうちの何れか一つのＤＡ変換器を選択的に活性化させる第１の選択手段と、デルタシグマ変調器の伝達関数の次数を第１の選択手段に連動して選択する第２の選択手段とを備えている。

この構成によれば、選択したＤＡ変換器のアンプ構成に応じてデルタシグマ変調器の量子化レベル数、もしくは伝達関数の次数を選択することにより、選択したＤＡ変換器のアンプ構成に最適なデルタシグマ変調信号を生成し、アンプ出力信号の性能を向上させることを可能にする。

上記構成においては、第１の選択手段に連動して、デルタシグマ変調器のサンプリング周波数を選択する第３の選択手段を備えることが好ましい。

この構成によれば、さらに最適なデルタシグマ変調信号を生成し、アンプ出力信号の性能を向上させることを可能にする。

また、上記構成においては、少なくとも一つの第１のＤＡ変換器および少なくとも一つの第２のＤＡ変換器が各々所定のサンプリング周波数で動作するＰＷＭ変換器を有し、第１の選択手段に連動して、ＰＷＭ変換器のサンプリング周波数を選択する第４の選択手段を備えることが好ましい。

この構成によれば、デルタシグマ変調器のサンプリング周波数と量子化レベル数の積に比例してＰＷＭ変換器のサンプリング周波数は決まるため、デルタシグマ変調器のサンプリング周波数を一定のまま量子化レベル数を変えることが可能である。

また、上記構成においては、第１の選択手段は、デルタシグマ変調器の出力を少なくとも一つの第１のＤＡ変換器および少なくとも一つの第２のＤＡ変換器のうちの何れか一つのＤＡ変換器に選択的に供給する選択器からなる。

また、上記構成においては、第１の選択手段は、少なくとも一つの第１のＤＡ変換器および少なくとも一つの第２のＤＡ変換器のうちの何れか一つのＤＡ変換器へ動作用バイアス電流を供給し、残りへのバイアス電流の供給を停止するパワー制御器であってもよい。

この構成によれば、第１および第２のＤＡ変換器のうち、使用しない方へのバイアス電流供給を遮断するので、消費電力を抑えることができる。

以上に述べたように、デルタシグマ変調器と複数のＤＡ変換器を備えたデルタシグマ変調型ＤＡ変換装置に関し、選択したＤＡ変換器のアンプ構成に応じてデルタシグマ変調器の量子化レベル数、サンプリング周波数、伝達関数の次数を選択することにより、選択したＤＡ変換器のアンプ構成に最適なデルタシグマ変調信号を生成し、アンプ出力信号の性能を向上させることを可能にしたデルタシグマ変調型ＤＡ変換装置が実現できる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

図１に、本発明の第１の実施の形態を示す。デジタル信号は、デルタシグマ変調器５１に入力され、十数ビットのデータが数ビットのＰＤＭ信号に変調された後、選択器７１に入力される。選択器（第１の選択手段に相当する）７１では、制御信号生成器７２から出力される制御信号ＣＳ１により、入力されたＰＤＭ信号をＤＡ変換器６１とＤＡ変換器６２のどちらに出力するかを選択する。

ＤＡ変換器６１は、図１１に示したＡＢ級方式のリニアアンプを有し、ＤＡ変換器６２は、図１２に示したＤ級方式のデジタルアンプを有している。ＤＡ変換器６１または６２に入力されたＰＤＭ信号は、第１のアナログ信号または第２のアナログ信号として出力される。第１のアナログ信号はライン端子、第２のアナログ信号はヘッドホン端子に接続される。また、クロック発生器７３は、第３および第４の選択手段としての機能を含み、制御信号ＣＳ１に応じて、周波数が異なるクロックＣＫ１およびクロックＣＫ２を発生し、それぞれ、デルタシグマ変調器５１およびＤＡ変換器６１、６２に供給する。デルタシグマ変調器５１に対し、サンプリング周波数はクロックＣＫ１で制御でき、量子化レベル数および伝達関数の次数は、制御信号生成器７２から出力される制御信号ＣＳ２、ＣＳ３、ＣＳ４により、制御することが可能である。

また、ＤＡ変換器６１および６２内のＰＷＭ部（ＰＷＭ変換器）のサンプリング周波数は、クロックＣＫ２で制御できる。

次に、クロック発生器７３の機能の詳細を説明する。クロック発生器７３は、デルタシグマ変調器にクロックＣＫ１を、ＤＡ変換器６１および６２にクロックＣＫ２を供給する。クロックＣＫ１によりデルタシグマ変調器のサンプリング周波数が決まり、この周波数を変化させることにより、デルタシグマ変調器のオーバーサンプリング率を制御できる。一方、クロックＣＫ２は、ＤＡ変換器がＰＷＭ型の場合にはＰＷＭ変換器のクロック周波数（サンプリング周波数）を制御（選択）でき、スイッチトキャパシタの場合には、スイッチトキャパシタのスイッチのクロック周波数を制御できる。

第２の選択手段としての機能を含むデルタシグマ変調器５１に供給される制御信号ＣＳ２〜ＣＳ４の機能の詳細を、図２を用いて説明する。デルタシグマ変調器５１は、クロック発生器７３から供給されるクロックＣＫ１で決まるサンプリング周波数で動作するメインループ１、サブループ２、およびノイズ除去部３から構成される。

メインループ１は、加算器４、局部量子化器５、減算器６、および遅延器７により構成される。デジタル信号Ｘは、加算器４により、遅延器７を介したフィードバック信号と加算され、局部量子化器５により所定のレベルにビット圧縮される。局部量子化器（量子化レベル数を選択する第２の選択手段を含む）５は、表５に示すように、制御信号ＣＳ２によって量子化レベル数を制御できる。なお、出力は１６３８４で規格化している。

局部量子化器５により発生する量子化誤差をＱ１とすると、減算器６の出力は−Ｑ１となり、メインループ１の出力Ｙ１の伝達関数は、
Ｙ１＝Ｘ＋（１−Ｚ^−１）・Ｑ１ …（１１）
となる。

一方、加算器８、局部量子化器９、減算器１０、および積分器１１によりサブループ２が構成される。サブループ２への入力信号（＝−Ｑ１）は、加算器８により、積分器１１を介した帰還信号と加算され、局部量子化器９により所定のレベルにビット圧縮される。局部量子化器（量子化レベル数を選択する第２の選択手段を含む）９は、表６に示すように、制御信号ＣＳ３によって量子化レベル数を制御できる。なお、出力は１６３８４で規格化している。

局部量子化器９により発生する量子化誤差をＱ２とすると、減算器１０の出力は−Ｑ２となる。したがって積分器の伝達関数をＨ（Ｚ）とおくと、サブループ２の出力Ｑ２の伝達関数は、
Ｙ２＝−Ｑ１＋（１−Ｈ（Ｚ））・Ｑ２ …（１４）
サブループの出力Ｙ２は、ノイズ除去部３において、微分器１３により微分され、加算器１２によりメインループ１の出力Ｙ１と加算される。よって、デルタシグマ変調器の出力Ｙは、
Ｙ＝Ｙ１＋（１−Ｚ^−１）・Ｙ２
＝Ｘ＋（１−Ｚ^−１）・（１−Ｈ（Ｚ））・Ｑ２ …（１５）
となる。

局部量子化器５および９の量子化レベル数をＬ１，Ｌ２、局部量子化器９の単位量子化レベルあたりの量子化ノイズをＥ２とおくと、Ｑ２＝Ｅ／（Ｌ１＋Ｌ２）となり、デルタシグマ変調器の出力Ｙは、
Ｙ＝Ｘ＋（１−Ｚ^−１）・（１−Ｈ（ｚ））・Ｅ２／（Ｌ１＋Ｌ２） …（１６）
となる。

次に、デルタシグマ変調器の伝達関数の次数を選択する第２の選択手段としての機能を含む積分器１１の具体的な構成について説明する。図３は積分器１１のブロック図である。入力（−Ｑ２）は遅延回路２１に与えられ、遅延回路２２〜２４と順次シフトされていく。乗算器２９〜３２によってｋ１倍、ｋ２倍、ｋ３倍、ｋ４倍された各遅延回路出力と、遅延回路２５〜２８の出力を乗算器３３〜３６によってａ倍、ｂ倍、ｃ倍、ｄ倍した値とが加算器３７〜４３によって加算され出力されるとともに、遅延回路２５に入力される。

したがって、積分器１１の伝達関数Ｈ(Ｚ)は、
Ｈ(Ｚ)＝(k1・Ｚ^−１＋k2・Ｚ^−２＋k3・Ｚ^−３＋k4・Ｚ^−４)／(1+a・Ｚ^−１＋b・Ｚ^−２＋c・Ｚ^−３＋ｄ・Ｚ^−４) …（１７）
となる。その結果、デルタシグマ変調器の出力Ｙは、
Y＝X+（１−Ｚ^−１）・(1+(a−k1)・Z⁻¹+(b−k2)・Z⁻²+(c−k3)・Z⁻³+(d−k4)・Z⁻⁴)/( (1+a・Z⁻¹＋b・Z⁻²＋c・Z⁻³＋ｄ・Ｚ^−４)・Q2 …（１８）
となる。

積分器１１の乗算器１５〜３６の係数ｋ１、ｋ２、ｋ３、ｋ４、ａ、ｂ、ｃ、ｄは、制御信号ＣＳ４により制御することが可能である。デルタシグマ変調器１１の伝達関数の次数は積分器１１の次数で決まるため、制御信号ＣＳ４によりデルタシグマ変調器の伝達関数の次数を選択できることを意味する。例として、表７に、図３の制御信号ＣＳ４と各係数の設定およびデルタシグマ変調器の伝達関数の次数の関係を示す。

デジタル・オーディオ機器、特にポータブル機器向けのＤＡ変換装置では、ライン端子とヘッドホン端子の２系統のアナログオーディオ信号を出力する必要があることは前述した。そのため、図１において、ＤＡ変換器６１のアンプ部には、図１１に示したライン端子に適したＡＢ級アンプを使用し、ＤＡ変換器６２には、図１２に示したヘッドホンアンプ端子に適したＤ級アンプを使用する。

また、ライン端子とヘッドホン端子とが同時に使用されることは無いため、ライン端子を使用するときは、まず、選択器７１により、ＰＤＭ信号がＤＡ変換器６１に出力されるように選択する。このとき、ＤＡ変換器６２の入力は０に固定される。同時に、制御信号ＣＳ１〜ＣＳ４により、デルタシグマ変調器のオーバーサンプリング率、伝達関数の次数は高く、局部量子化器の５，９の量子化レベル数は少なくなるように設定する。その結果、例えば、オーバーサンプリング率を３２倍、デルタシグマ変調器の伝達関数の次数を３次、局部量子化器５，９の量子化レベル数をそれぞれ７値、３値に設定すると、理論値で約１００ｄＢのダイナミックレンジが実現できる。

一方、ヘッドホン端子を使用するときは、まず、選択器７１により、ＰＤＭ信号がＤＡ変換器６２に出力されるように選択する。このとき、ＤＡ変換器６１の入力は０に固定される。また、制御信号ＣＳ１〜ＣＳ４により、要求される変調率に応じて、局部量子化器５，９の量子化レベル数を高く、オーバーサンプリング率は、ＰＷＭのクロック周波数が１０ＭＨｚ以下になるように設定する。その結果、例えば、局部量子化器５，９の量子化レベル数を９値、３値、オーバーサンプリング率を１６倍、伝達関数の次数を４次に設定すると、変調率としては６７％が得られ、ダイナミックレンジは９０ｄＢとなる。

以上の結果から、本発明の構成により、選択したＤＡ変換器に応じてデルタシグマ変調器の量子化レベル数、サンプリング周波数、伝達関数の次数を選択することにより、選択したＤＡ変換器に最適なデルタシグマ変調信号を生成することが可能になる。したがって、アンプ出力信号の性能を向上させることを可能にしたデルタシグマ変調型ＤＡ変換装置が実現できる。

また、デルタシグマ変調器のサンプリング周波数と量子化レベル数の積に比例してＰＷＭ変換器のサンプリング周波数は決まるため、ＰＷＭ変換器のサンプリング周波数を選択する構成を採用すると、デルタシグマ変調器のサンプリング周波数を一定のまま量子化レベル数を変えることが可能である。

図４は、本発明の第２の実施の形態を示している。デジタル信号は、デルタシグマ変調器５１に入力され、ＰＤＭ信号に変調される。ＰＤＭ信号はＤＡ変換器６１およびＤＡ変換器６２に入力され、第１のアナログ信号および第２のアナログ信号を出力する。第１のアナログ信号はライン出力、第２のアナログ信号はヘッドホン端子に接続される。また、クロック発生器７３では、制御信号ＣＳ１に応じて、周波数が異なるクロックＣＫ１およびクロックＣＫ２を発生し、それぞれ、デルタシグマ変調器５１およびＤＡ変換器６１、６２に供給する。デルタシグマ変調器５１のサンプリング周波数はクロックＣＫ１で制御でき、また、制御信号生成器７２から出力される制御信号ＣＳ２、ＣＳ３、ＣＳ４により、量子化レベル数、伝達関数の次数を制御することが可能になる。また、ＤＡ変換器６１およびＤＡ変換器６２は、制御信号ＣＳ１によって制御されるパワー制御器７４から出力されるパワー制御信号ＰＳ１およびＰＳ２に応じて、回路の動作が制御される。具体的には、ライン端子を使用する場合は、ＤＡ変換器６１を動作状態にし、使用しないＤＡ変換器６２の動作は停止させることにより、消費電流を抑えることができる。上記のパワー制御器７４は、表８に示した論理で動作する論理回路から構成される。

図５を用いて、ＤＡ変換器のパワー制御動作を詳しく説明する。ＰＷＭ部５２１のクロックＣＫ２は、パワー制御信号ＰＳ（ＰＳ１またはＰＳ２）により制御できる。すなわち、パワー制御信号ＰＳが“ハイレベル”のときはクロックＣＫ２はそのままＰＷＭ部５２１へ供給され、“ローレベル”のときは、ＰＷＭ部５２１へのクロックＣＫ２もローレベル固定となる。また、アンプ部５２２はアナログ回路で構成されるため、バイアス電流源７５は、アンプ部５２２にバイアス電流を供給しているが、パワー制御信号ＰＳがハイレベルのときは、アンプ部５２２にバイアス電流が供給されるが、ローレベルの時は、アンプ部５２２にバイアス電流を供給しない。したがって、ＤＡ変換器を動作させたい場合は、パワー制御信号として“ハイレベル”を入力し、停止させたいときは、“ローレベル”を入力することにより、使用しないＤＡ変換器のバイアス電流を無くし、消費電流を抑えることができる。

この実施の形態によれば、実施の形態１と同様の効果を奏する他、消費電流を抑えることができるという効果を奏する。

なお、上記各実施の形態では、ＤＡ変換器６１およびＤＡ変換器６２は、それぞれ１個ずつ図示していたが、それぞれ２個以上設けて何れかを選択する構成であってもよい。

本発明にかかるデルタシグマ変調型ＤＡ変換装置は、デルタシグマ変調器と複数のＤＡ変換器を備えたデルタシグマ変調型ＤＡ変換装置に関し、選択したＤＡ変換器に応じてデルタシグマ変調器の量子化レベル数、サンプリング周波数、伝達関数の次数を選択することにより、選択したＤＡ変換器のアンプ構成に最適なデルタシグマ変調信号を生成し、アンプ出力信号の性能を向上させることを可能にしたデルタシグマ変調型ＤＡ変換装置が実現できるという効果を有し、デジタル・オーディオ機器向けのＤ／Ａ変換装置などの信号処理手段等として有用である。

本発明の実施の形態１におけるデルタシグマ変調型ＤＡ変換装置のブロック図である。 図１のデルタシグマ変調器のブロック図である。 図２の積分器のブロック図である。 本発明の実施の形態２におけるデルタシグマ変調型ＤＡ変換装置のブロック図である。 パワー制御機能を有したＤＡ変換器のブロック図である。 従来のデルタシグマ変調型ＤＡ変換装置のブロック図である。 図６のデルタシグマ変調器のブロック図である。 図７の積分器のブロック図である。 ＤＡ変換器のブロック図である。 図９で使用されるＰＷＭ部の動作を説明した図である。 ＡＢ級アンプ部のブロック図である。 Ｄ級アンプ部のブロック図である。 スイッチトキャパシタ型ＤＡ変換器のブロック図である。 他の従来例のデルタシグマ変調型ＤＡ変換装置のブロック図である。

符号の説明

１ メインループ
２ サブループ
３ ノイズ除去部
４ 加算器
５ 局部量子化器
６ 減算器
７ 遅延器
８ 加算器
９ 局部量子化器
１０ 減算器
１１ 積分器
１２ 加算器
１３ 微分器
２１〜２８ 遅延回路
２９〜３６ 乗算器
３７〜４３ 加算器
５１ デルタシグマ変調器
５２ ＤＡ変換器
６１ ＤＡ変換器
６２ ＤＡ変換器
７１ 選択器
７２ 制御信号生成器
７３ クロック発生器
７４ パワー制御器
７５ バイアス電流源
５２１ ＰＷＭ部
５２２ アンプ部
５２３ 増幅器
５２４ ＬＰＦ
５２５ 演算増幅器
５２６ クロック生成部
５２７ インバータ

Claims (6)

1. 量子化レベル数が選択可能で信号を量子化する量子化器を有し、所定のサンプリング周波数で動作するデルタシグマ変調器と、
   リニアアンプを有し、前記デルタシグマ変調器の出力が入力される少なくとも一つの第１のＤＡ変換器と、
   デジタルアンプを有し、前記デルタシグマ変調器の出力が入力される少なくとも一つの第２のＤＡ変換器と、
   前記少なくとも一つの第１のＤＡ変換器および前記少なくとも一つの第２のＤＡ変換器のうちの何れか一つのＤＡ変換器を選択的に活性化させる第１の選択手段と、
   前記量子化器の量子化レベル数を前記第１の選択手段に連動して選択する第２の選択手段とを備えたデルタシグマ変調型ＤＡ変換装置。
2. 伝達関数の次数が選択可能で、所定のサンプリング周波数で動作するデルタシグマ変調器と、
   リニアアンプを有し、前記デルタシグマ変調器の出力が入力される少なくとも一つの第１のＤＡ変換器と、
   デジタルアンプを有し、前記デルタシグマ変調器の出力が入力される少なくとも一つの第２のＤＡ変換器と、
   前記少なくとも一つの第１のＤＡ変換器および前記少なくとも一つの第２のＤＡ変換器のうちの何れか一つのＤＡ変換器を選択的に活性化させる第１の選択手段と、
   前記デルタシグマ変調器の伝達関数の次数を前記第１の選択手段に連動して選択する第２の選択手段とを備えたデルタシグマ変調型ＤＡ変換装置。
3. 前記第１の選択手段に連動して、前記デルタシグマ変調器のサンプリング周波数を選択する第３の選択手段を備えた請求項１または２記載デルタシグマ変調型ＤＡ変換装置。
4. 前記少なくとも一つの第１のＤＡ変換器および前記少なくとも一つの第２のＤＡ変換器が各々所定のサンプリング周波数で動作するＰＷＭ変換器を有し、前記第１の選択手段に連動して、前記ＰＷＭ変換器のサンプリング周波数を選択する第４の選択手段を備えた請求項１、２または３記載のデルタシグマ変調型ＤＡ変換装置。
5. 前記第１の選択手段は、前記デルタシグマ変調器の出力を前記少なくとも一つの第１のＤＡ変換器および前記少なくとも一つの第２のＤＡ変換器のうちの何れか一つのＤＡ変換器に選択的に供給する選択器からなる請求項１〜４の何れか１項記載のデルタシグマ変調型ＤＡ変換装置。
6. 前記第１の選択手段は、前記少なくとも一つの第１のＤＡ変換器および前記少なくとも一つの第２のＤＡ変換器のうちの何れか一つのＤＡ変換器へ動作用バイアス電流を供給し、残りへのバイアス電流の供給を停止するパワー制御器からなる請求項１〜４の何れか１項記載のデルタシグマ変調型ＤＡ変換装置。

Images